JP2009020924A - 半導体集積回路 - Google Patents
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Abstract
【課題】DRAM含むチップとロジックを含むチップとをインダクタ結合により通信する半導体集積回路において、インダクタ結合が本来持つバンド幅を活かすことができる半導体集積回路を提供する。
【解決手段】DRAMを含む第1のチップ1と、ロジックを含む第2のチップ2と、DRAMを含む第1のチップ1に形成され、DRAMのアクセスやリフレッシュを制御するDRAMコントローラ5と、第2のチップ2が第1のチップ1内のDRAM3に対してインダクタ結合方式の信号線6を介してアクセスする手段とを具備している。インダクタ結合が本来持つバンド幅を活かすことができる。
【選択図】図1
【解決手段】DRAMを含む第1のチップ1と、ロジックを含む第2のチップ2と、DRAMを含む第1のチップ1に形成され、DRAMのアクセスやリフレッシュを制御するDRAMコントローラ5と、第2のチップ2が第1のチップ1内のDRAM3に対してインダクタ結合方式の信号線6を介してアクセスする手段とを具備している。インダクタ結合が本来持つバンド幅を活かすことができる。
【選択図】図1
Description
本発明は、2つのチップが1つのパッケージに集積されたマルチチップパッケージの半導体集積回路に関するものである。
DRAMチップとロジックチップとを1つのパッケージに集積するマルチチップパッケージは、従来から知られており、消費電力及び実装面積の削減に有効な半導体集積回路である。ロジックチップには、DRAMのアクセスやリフレッシュを制御するDRAMコントローラが形成されている(特許文献1)。また、DRAMチップとロジックチップとを別のベンダーが開発し、製品に合わせて最適なものを選ぶことによって総合的なコストを下げることができる。
この場合のDRAMチップとロジックチップとを通信する通信路としては、マイクロバンプ方式やワイヤボンディング方式などの電気的に接続する方式がよく用いられている。この構成では、回路的には従来別のパッケージに実装されたロジックとDRAMとを統合しただけであり、ロジックチップとDRAMチップのインターフェースには従来のような一般的なものを用いることができる。
この場合のDRAMチップとロジックチップとを通信する通信路としては、マイクロバンプ方式やワイヤボンディング方式などの電気的に接続する方式がよく用いられている。この構成では、回路的には従来別のパッケージに実装されたロジックとDRAMとを統合しただけであり、ロジックチップとDRAMチップのインターフェースには従来のような一般的なものを用いることができる。
このようなマイクロバンプ方式と比較して非常に高い通信性能と低い消費電力を実現する方式として、インダクタ結合が提案されている。このインダクタ結合をマルチチップパッケージに用いた場合は、ロジックチップに形成されたDRAMコントローラとDRAMチップのDRAM間をインダクタ結合する構成になる。
しかし、従来のDRAMコントローラとDRAM間のプロトコルをインダクタ結合のシステムに適用するにはいくつかの問題がある。
第1に、一般的にはインダクタ結合の動作周波数は、DRAMコントローラ及びDRAM間の周波数と比較して高くすることができる。通信路の動作周波数を高めることでより高いバンド幅を実現することができる。DRAMコントローラとDRAM間の信号線の動作周波数は、原則としてDRAMの動作周波数に合わせなければならず、インダクタ結合が本来持つバンド幅を活かすことができない。
しかし、従来のDRAMコントローラとDRAM間のプロトコルをインダクタ結合のシステムに適用するにはいくつかの問題がある。
第1に、一般的にはインダクタ結合の動作周波数は、DRAMコントローラ及びDRAM間の周波数と比較して高くすることができる。通信路の動作周波数を高めることでより高いバンド幅を実現することができる。DRAMコントローラとDRAM間の信号線の動作周波数は、原則としてDRAMの動作周波数に合わせなければならず、インダクタ結合が本来持つバンド幅を活かすことができない。
第2に、インダクタ結合は従来のマイクロバンプ方式とは異なり、通信路にレイテンシが生じる。DRAMコントローラとDRAM間のプロトコルは、通信路のレイテンシがないことを前提に定められており、ロジックチップの設計の際にDRAMコントローラを予め想定されるすべてのレイテンシに対応させなければならず、上記第1の問題点である通信路の動作周波数が変わる可能性があることを考えると設計は困難を極める。
第3に、非接触のインダクタ結合は、電磁波ノイズなどによる誤動作の可能性があり、信頼性の点で問題がある。そこで、DRAMチップに、DRAMコントローラからの信号誤りを検出する誤り検出回路を設けて再送を行うことが考えられる。しかし、この構成では誤りを検出してから再送するまでの間DRAMへのアクセスを行うことができない。ECCビットが付加されたDRAMを用いてデータの誤り訂正を行うことも考えられるが、その方法ではアドレスや制御信号の誤りを検出することができない。
第3に、非接触のインダクタ結合は、電磁波ノイズなどによる誤動作の可能性があり、信頼性の点で問題がある。そこで、DRAMチップに、DRAMコントローラからの信号誤りを検出する誤り検出回路を設けて再送を行うことが考えられる。しかし、この構成では誤りを検出してから再送するまでの間DRAMへのアクセスを行うことができない。ECCビットが付加されたDRAMを用いてデータの誤り訂正を行うことも考えられるが、その方法ではアドレスや制御信号の誤りを検出することができない。
第4に、インダクタ結合の動作周波数を上げてDRAMチップとロジックチップ間のバンド幅を増やす場合に、単純にデータの幅を広げるのではなく、複数のDRAMとDRAMコントローラを用意することでアクセス競合時のレイテンシを低減することができる。しかし、この場合は予めDRAMコントローラの数を決めなければならず、汎用性の点で問題がある。また、読み出しデータ線と書き込みデータ線をそれぞれのDRAMに対して用意しなければならないため、実効バンド幅を上げづらいという問題がある。
特開2003−77296号公報
本発明は、DRAMを含むチップとロジックを含むチップとをインダクタ結合により通信する半導体集積回路において、インダクタ結合が本来持つバンド幅を活かすことができる半導体集積回路を提供する。
本発明の半導体集積回路の一態様は、DRAMを含む第1のチップと、ロジックを含む第2のチップと、前記DRAMを含むチップに形成され、前記DRAMのアクセスやリフレッシュを制御するDRAMコントローラと、前記第2のチップが前記第1のチップ内の前記DRAMに対してインダクタ結合方式の信号線を介してアクセスする手段とを具備していることを特徴としている。
DRAMを含むチップとロジックを含むチップとをインダクタ結合により通信する半導体集積回路において、インダクタ結合が本来持つバンド幅を活かすことができる。
以下、実施例を参照して発明の実施の形態を説明する。
図1を参照して実施例1を説明する。図1は、この実施例で説明する半導体集積回路であるDRAM積層マルチチップパッケージの概略平面図である。
DRAMチップ(第1のチップ)1とロジックチップ(第2のチップ)2とからなるマルチチップモジュールは、積層され、樹脂封止体などのパッケージ10によって封止されている。チップ1、2間は、インダクタ結合6により通信が行われる。ロジックチップ2にはDRAMへのアクセスを必要とするロジック4が形成されている。DRAMチップ1にはDRAM(DRAMマクロ)3及びDRAMのアクセスやリフレッシュを制御するDRAMコントローラ5が形成されている。DRAM3とDRAMコントローラ5とは配線7により電気的に接続されている。ロジック4とDRAMコントローラ5との間は、前述したインダクタ結合6により通信が行われる。
前述の様に、インダクタ間の共振特性を利用した無線接続(インダクタ結合)は、マイクロバンプ方式と比較して高い通信性能と低い消費電力を実現する方式としてチップ間の無線接続に用いられる。図8は、チップ間のインダクタ結合を説明する斜視図である。チップ1は、発信回路を含むチップであり、チップ2は、受信回路を含むチップである。チップ1及びチップ2にはそれぞれ表面にスパイラルインダクタL1、L2が形成されており、そのインダクタL1、L2を対向するようにチップ1及びチップ2を対向配置する。
DRAMチップ(第1のチップ)1とロジックチップ(第2のチップ)2とからなるマルチチップモジュールは、積層され、樹脂封止体などのパッケージ10によって封止されている。チップ1、2間は、インダクタ結合6により通信が行われる。ロジックチップ2にはDRAMへのアクセスを必要とするロジック4が形成されている。DRAMチップ1にはDRAM(DRAMマクロ)3及びDRAMのアクセスやリフレッシュを制御するDRAMコントローラ5が形成されている。DRAM3とDRAMコントローラ5とは配線7により電気的に接続されている。ロジック4とDRAMコントローラ5との間は、前述したインダクタ結合6により通信が行われる。
前述の様に、インダクタ間の共振特性を利用した無線接続(インダクタ結合)は、マイクロバンプ方式と比較して高い通信性能と低い消費電力を実現する方式としてチップ間の無線接続に用いられる。図8は、チップ間のインダクタ結合を説明する斜視図である。チップ1は、発信回路を含むチップであり、チップ2は、受信回路を含むチップである。チップ1及びチップ2にはそれぞれ表面にスパイラルインダクタL1、L2が形成されており、そのインダクタL1、L2を対向するようにチップ1及びチップ2を対向配置する。
DRAMコントローラとDRAM間の信号線の動作周波数は、原則としてDRAMの動作周波数に合わせなければならないので、DRAMコントローラとDRAM間の通信路にインダクタ結合を持ってきたのでは、インダクタ結合が本来持つバンド幅を活かすことができない。この実施例では、DRAMコントローラとDRAM間の信号線は、通常の配線7を用いてDRAMの動作周波数に合わせ、チップ間の通信はインダクタ結合により行う。したがって、通信路の動作周波数を高めることにより高いバンド幅を実現することができる。さらに、インダクタ結合の動作周波数を上げることによってより高いバンド幅を実現することができる。また、インダクタ結合により同一のバンド幅をより少ない信号線で実現できる。ロジックチップを複数のレイテンシに対応しない設計とする事ができる。
次に、図2を参照して実施例2を説明する。
図2は、この実施例で説明する半導体集積回路であるDRAM積層マルチチップパッケージの概略平面図である。DRAMチップ(第1のチップ)1とロジックチップ(第2のチップ)2からなるマルチチップモジュールは、積層され、樹脂封止体などのパッケージ10に封止されている。チップ1、2間は、インダクタ結合6により通信路が形成されている。ロジックチップ2にはDRAMへのアクセスを必要とするロジック4と、ロジック4の周波数とインダクタ結合の周波数を相互変換する周波数変換回路8とを備える。ロジック4と周波数変換回路8は、配線により通信路が形成されている。
図2は、この実施例で説明する半導体集積回路であるDRAM積層マルチチップパッケージの概略平面図である。DRAMチップ(第1のチップ)1とロジックチップ(第2のチップ)2からなるマルチチップモジュールは、積層され、樹脂封止体などのパッケージ10に封止されている。チップ1、2間は、インダクタ結合6により通信路が形成されている。ロジックチップ2にはDRAMへのアクセスを必要とするロジック4と、ロジック4の周波数とインダクタ結合の周波数を相互変換する周波数変換回路8とを備える。ロジック4と周波数変換回路8は、配線により通信路が形成されている。
DRAMチップ1にはDRAM(DRAMマクロ)3及びDRAMのアクセスやリフレッシュを制御するDRAMコントローラ5が形成されている。DRAM3とDRAMコントローラ5とは配線7により電気的に接続されている。ロジック4とDRAMコントローラ5との間は、前述したインダクタ結合6により通信が行われる。DRAMチップ1には、インダクタ結合の周波数とプロトコル制御回路の周波数を相互変換する周波数変換回路9と、DRAM3とDRAM3に対するアクセスやリフレッシュを制御するDRAMコントローラ5とを備える。DRAMコントローラ5と周波数変換回路9とは、配線11により通信路が形成されている。
DRAMチップ1で生成された送信信号は、周波数変換回路9によって高速、シリアル化され、インダクタ結合6を構成するDRAMチップ側の送信回路、受信回路によって相手のロジックチップ2に到達し、周波数変換回路8によって低速、パラレル化されて相手側のプロトコル制御回路に到達する。
DRAMチップ1で生成された送信信号は、周波数変換回路9によって高速、シリアル化され、インダクタ結合6を構成するDRAMチップ側の送信回路、受信回路によって相手のロジックチップ2に到達し、周波数変換回路8によって低速、パラレル化されて相手側のプロトコル制御回路に到達する。
この実施例では、DRAMコントローラとDRAM間の信号線は、通常の配線7を用いてDRAMの動作周波数に合わせ、チップ間の通信をインダクタ結合により行う。したがって、通信路すなわちインダクタ結合の動作周波数をDRAMコントローラ、DRAMよりも高くすることでより高いバンド幅を実現することができる。もしくは同一のバンド幅をより少ない信号線で実現できる。
インダクタ結合は、従来のマイクロバンプ方式とは異なり、通信路においてレイテンシが生じる。DRAMコントローラ、DRAM間のプロトコルは、通信路のレイテンシがないことを前提に定められており、DRAMコントローラとDRAM間をインダクタ結合による通信路を形成すると、ロジックチップの設計の際にDRAMコントローラを予め想定されるすべてのレイテンシに対応させなければならず、通信路の動作周波数が変わる可能性があることを考えると、設計は困難を極めるが、この実施例のようにDRAMコントローラをDRAMチップに配置するように構成すると、ロジックチップの設計の際にDRAMコントローラを予め想定される全てのレイテンシに対応させなくてよい。また、帯域を上げる事ができ、もしくは同一の帯域での信号線数を減らす事ができる。
インダクタ結合は、従来のマイクロバンプ方式とは異なり、通信路においてレイテンシが生じる。DRAMコントローラ、DRAM間のプロトコルは、通信路のレイテンシがないことを前提に定められており、DRAMコントローラとDRAM間をインダクタ結合による通信路を形成すると、ロジックチップの設計の際にDRAMコントローラを予め想定されるすべてのレイテンシに対応させなければならず、通信路の動作周波数が変わる可能性があることを考えると、設計は困難を極めるが、この実施例のようにDRAMコントローラをDRAMチップに配置するように構成すると、ロジックチップの設計の際にDRAMコントローラを予め想定される全てのレイテンシに対応させなくてよい。また、帯域を上げる事ができ、もしくは同一の帯域での信号線数を減らす事ができる。
図3を参照して実施例3を説明する。図3は、この実施例で説明する半導体集積回路であるDRAM積層マルチチップパッケージの概略平面図である。DRAMチップ(第1のチップ)1とロジックチップ(第2のチップ)2とからなるマルチチップモジュールは、積層され、樹脂封止体などのパッケージ10により封止されている。チップ1、2間は、インダクタ結合6により通信が行われる。ロジックチップ2にはDRAMへのアクセスを必要とするロジック4及び受信データの誤りを検出する誤り検出回路12が形成されている。DRAMチップ1にはDRAM(DRAMマクロ)3、DRAMのアクセスやリフレッシュを制御するDRAMコントローラ5及び受信データの誤りを検出する誤り検出回路13が形成されている。DRAM3とDRAMコントローラ5とは配線7により通信路が形成されている。ロジック4とDRAMコントローラ5との間は、誤り検出回路13、12を介して、インダクタ結合14、15により通信が行われる。
この実施例では、DRAMコントローラとDRAM間の信号線は、通常の配線7を用いてDRAMの動作周波数に合わせ、チップ間の通信をインダクタ結合により行う。したがって、通信路すなわちインダクタ結合の動作周波数をDRAMコントローラ、DRAMより高くすることで高いバンド幅を実現することができる。もしくは同一のバンド幅をより少ない信号線で実現できる。
非接触で信号をやり取りするインダクタ結合は、電磁波ノイズなどによる誤動作の可能性がある。そこで、この可能性を正すために誤り検出、再送を行うことが考えられる。ロジックチップにロジックとDRAMコントローラがあり、DRAMチップのDRAMとロジックとの間には誤り検出回路を介してインダクタ結合方式の通信路を備えた従来の構成では誤りを検出してから再送するまでの間、DRAMへのアクセスを行うことができない。ECCビットが付加されたDRAMを用いてデータの誤り訂正を行うことが考えられるが、その方法ではアドレスや制御信号の誤りを検出することができない。この実施例においては、誤り検出、再送を行う場合において、誤り検出回路により誤りを検出してから再送するまでの間に、DRAMへのアクセスを行うことが可能になり、誤り検出時の性能低下を抑える事ができる(図3参照)。
図4を参照して実施例4を説明する。図4は、この実施例で説明する半導体集積回路であるDRAM積層マルチチップパッケージの概略平面図である。
DRAMチップ(第1のチップ)1とロジックチップ(第2のチップ)2とからなるマルチチップモジュールは、積層され、樹脂封止体などのパッケージ10によって封止されている。チップ1、2間は、インダクタ結合14、15による通信路が形成されている。ロジックチップ2にはDRAMへのアクセスを必要とするロジック4が形成されている。DRAMチップ1には複数のDRAM(DRAMマクロ)3、DRAMのアクセスやリフレッシュを制御する複数のDRAMコントローラ5及びロジック4からの信号及びロジック4への信号を選択するスイッチ16が形成されている。複数のDRAM3と複数のDRAMコントローラ5とはそれぞれ各配線7により電気的に接続されている。ロジック4とスイッチ16との間は、インダクタ結合14、15により通信路が形成されている。
DRAMチップ(第1のチップ)1とロジックチップ(第2のチップ)2とからなるマルチチップモジュールは、積層され、樹脂封止体などのパッケージ10によって封止されている。チップ1、2間は、インダクタ結合14、15による通信路が形成されている。ロジックチップ2にはDRAMへのアクセスを必要とするロジック4が形成されている。DRAMチップ1には複数のDRAM(DRAMマクロ)3、DRAMのアクセスやリフレッシュを制御する複数のDRAMコントローラ5及びロジック4からの信号及びロジック4への信号を選択するスイッチ16が形成されている。複数のDRAM3と複数のDRAMコントローラ5とはそれぞれ各配線7により電気的に接続されている。ロジック4とスイッチ16との間は、インダクタ結合14、15により通信路が形成されている。
この実施例では、DRAMコントローラとDRAM間の信号線は、通常の配線7を用いてDRAMの動作周波数に合わせ、チップ間の通信をインダクタ結合により行う。したがって、通信路すなわちインダクタ結合の動作周波数をDRAMコントローラ、DRAMより高くすることで高いバンド幅を実現することができる。もしくは同一のバンド幅をより少ない信号線で実現できる。
インダクタ結合の動作周波数を上げてDRAMチップとロジックチップ間のバンド幅を増やす場合、単純にデータの幅を広げるのではなく、複数のDRAMとDRAMコントローラを用意することでアクセス競合時のレイテンシを低減することができる。しかし、この場合は予めDRAMコントローラの数を決めなければならないので汎用性の点で問題がある。また、読み出しデータ線と書き込みデータ線をそれぞれのDRAMに対して用意しなければならないために実効バンド幅を上げ難い。この実施例では、複数のDRAMマクロとDRAMコントローラを用いる場合、DRAMコントローラをDRAMチップ側に用意することによってチップ間の信号線をDRAM間で共有し、実効帯域を上げることができる。
次に、図5乃至図7を参照して実施例5を説明する。
図5は、この実施例で説明する半導体集積回路であるDRAM積層マルチチップパッケージの概略平面図、図6は、この半導体集積回路にデータ書き込みを説明するフロー図、図7は、この半導体集積回路にデータ読み出しを説明するフロー図である。
DRAMチップ(第1のチップ)1とロジックチップ(第2のチップ)2とからなるマルチチップモジュールは、積層され、樹脂封止体などのパッケージ10によって封止されている。チップ1、2間は、インダクタ結合14、15による通信路が形成されている。ロジックチップ2にはDRAMへのアクセスを必要とするロジック4が形成されている。
図5は、この実施例で説明する半導体集積回路であるDRAM積層マルチチップパッケージの概略平面図、図6は、この半導体集積回路にデータ書き込みを説明するフロー図、図7は、この半導体集積回路にデータ読み出しを説明するフロー図である。
DRAMチップ(第1のチップ)1とロジックチップ(第2のチップ)2とからなるマルチチップモジュールは、積層され、樹脂封止体などのパッケージ10によって封止されている。チップ1、2間は、インダクタ結合14、15による通信路が形成されている。ロジックチップ2にはDRAMへのアクセスを必要とするロジック4が形成されている。
ロジックチップ2にはDRAM3へのアクセスを必要とするロジック4と、複数のDRAM3へのアクセスを同時に管理し、転送されたデータの誤りを訂正することができるプロトコル制御回路18と、ロジック4の周波数とインダクタ結合14、15の周波数を相互変換する周波数変換回路20、21とを備える。
DRAMチップ1には、インダクタ結合14、15の周波数とプロトコル制御回路19の周波数を相互変換する周波数変換回路22、23と、複数のアクセスを同時に管理し、転送されたデータの誤りを訂正することができるプロトコル制御回路19と、DRAM3とDRAM3に対するアクセスやリフレッシュを制御する複数のDRAMコントローラ5をそれぞれ備える。
DRAMチップ1には、インダクタ結合14、15の周波数とプロトコル制御回路19の周波数を相互変換する周波数変換回路22、23と、複数のアクセスを同時に管理し、転送されたデータの誤りを訂正することができるプロトコル制御回路19と、DRAM3とDRAM3に対するアクセスやリフレッシュを制御する複数のDRAMコントローラ5をそれぞれ備える。
ロジック4からのDRAM3へのアクセス信号と書き込みデータ信号、DRAM3からロジック4への読み出しデータ信号は、それぞれの側プロトコル制御回路18、19によって特定のプロトコルに変換される。そのプロトコルは、複数のトランザクションのリクエストの転送とデータの転送、エラー検出通知情報の転送をインターリーブして行えるスプリットトランザクション方式をサポートするものとする。
それぞれの側のプロトコル制御回路18、19によって生成された送信信号は、周波数変換回路20、23によって高速、シリアル化され、インダクタ結合14、15の送信回路、受信回路によって相手のチップ1、2に到達し、周波数変換回路22、21によって低速、パラレル化されて相手側のプロトコル制御回路19、18に到達する。プロトコル制御回路18、19では、受信データについて誤り検出を行い、誤り時にはデータ再送要求を相手側チップ1、2に送る。誤りがない場合には規定の処理を行う。
それぞれの側のプロトコル制御回路18、19によって生成された送信信号は、周波数変換回路20、23によって高速、シリアル化され、インダクタ結合14、15の送信回路、受信回路によって相手のチップ1、2に到達し、周波数変換回路22、21によって低速、パラレル化されて相手側のプロトコル制御回路19、18に到達する。プロトコル制御回路18、19では、受信データについて誤り検出を行い、誤り時にはデータ再送要求を相手側チップ1、2に送る。誤りがない場合には規定の処理を行う。
トランザクションの処理のフローを説明する。
まず、図6を参照してデータ書き込みを説明する。(1)ロジック4から書き込みリクエストが出力する。(2)この出力をロジック側プロトコル制御回路18が受け付ける。(3)書き込みリクエスト信号(アドレス、バースト長)をDRAMチップ1側に転送する。(4)DRAMチップ1側に転送エラーがある場合(Y)、(5)DRAMチップ1側からロジックチップ2側に転送エラーを通知し、再度書き込みリクエスト信号をDRAMチップ1側に転送する。DRAMチップ1側に転送エラーが無い場合(N)には、(6)書き込みデータ信号がDRAMチップ1側に転送される。(7)DRAMチップ1側に転送エラーがある場合には(Y)、(8)DRAMチップ1側からロジックチップ2側に転送エラーを通知し、再度書き込みリクエスト信号をDRAMチップ1側に転送する。DRAMチップ1側に転送エラーが無い場合(N)には、(9)全データを転送したか確認する。全データを転送していない場合、(6)に戻り、書き込みデータ信号をDRAMチップ1側に転送し、全データを転送した場合(Y)、(10)DRAMコントローラ5に書き込みリクエストを出力する。(11)このリクエストによりDRAM3に書き込みが終了する。
まず、図6を参照してデータ書き込みを説明する。(1)ロジック4から書き込みリクエストが出力する。(2)この出力をロジック側プロトコル制御回路18が受け付ける。(3)書き込みリクエスト信号(アドレス、バースト長)をDRAMチップ1側に転送する。(4)DRAMチップ1側に転送エラーがある場合(Y)、(5)DRAMチップ1側からロジックチップ2側に転送エラーを通知し、再度書き込みリクエスト信号をDRAMチップ1側に転送する。DRAMチップ1側に転送エラーが無い場合(N)には、(6)書き込みデータ信号がDRAMチップ1側に転送される。(7)DRAMチップ1側に転送エラーがある場合には(Y)、(8)DRAMチップ1側からロジックチップ2側に転送エラーを通知し、再度書き込みリクエスト信号をDRAMチップ1側に転送する。DRAMチップ1側に転送エラーが無い場合(N)には、(9)全データを転送したか確認する。全データを転送していない場合、(6)に戻り、書き込みデータ信号をDRAMチップ1側に転送し、全データを転送した場合(Y)、(10)DRAMコントローラ5に書き込みリクエストを出力する。(11)このリクエストによりDRAM3に書き込みが終了する。
次に、図7を参照してデータ読み出しを説明する。(1)ロジック4から読み出しリクエストが出力する。(2)この出力をロジック側プロトコル制御回路18が受け付ける。(3)読み出しリクエスト信号(アドレス、バースト長)をDRAMチップ1側に転送する。(4)DRAMチップ1側に転送エラーがある場合(Y)、(5)DRAMチップ1側からロジックチップ2側に転送エラーを通知し、再度読み出しリクエスト信号をDRAMチップ1側に転送する。DRAMチップ1側に転送エラーが無い場合(N)には、(6)DRAMコントローラ5に読み出しリクエストが出力される。(7)このリクエストによりDRAM3からデータが取得される。(8)DRAMチップ1側から読み出しデータ信号がロジックチップ2側に転送される。(9)ロジックチップ2側に転送エラーがあるか確認する。ロジックチップ2側に転送エラーがある場合(Y)には、(10)ロジックチップ2側からDRAMチップ1側に転送エラーを通知し、再度DRAMチップ1側からロジックチップ側に読み出しデータ信号を転送する。ロジックチップ2側に転送エラーが無い場合(N)には、(11)全データを転送したか確認する。全データを転送していない場合、(8)に戻り、読み出しデータ信号をロジックチップ2側に転送しする。(12)全データを転送した場合読み出しが終了する。
上記書き込み及び読み出し方法において、DRAMコントローラの各DRAMへのアクセスと、ロジックチップからのDRAMチップへのデータ送信、誤り検出、データ再送と、DRAMチップからロジックチップへのデータ送信、誤り検出、データ再送は並行して行われる。また、書き込みデータの送信よりも読み出しリクエストの送信を優先することにより、読み出しレイテンシを低減することができる。
1・・・DRAMチップ 2・・・ロジックチップ
3・・・DRAM(DRAMマクロ) 4・・・ロジック
5・・・DRAMコントローラ 6、14、15・・・インダクタ結合
7、11、17・・・配線
8、9、20、21、22、23・・・周波数変換回路
10・・・パッケージ 12、13・・・誤り検出回路
16・・・スイッチ
18・・・プロトコル制御回路及び誤り検出回路
19・・・プロトコル制御回路、誤り検出回路及びライトバッファ
3・・・DRAM(DRAMマクロ) 4・・・ロジック
5・・・DRAMコントローラ 6、14、15・・・インダクタ結合
7、11、17・・・配線
8、9、20、21、22、23・・・周波数変換回路
10・・・パッケージ 12、13・・・誤り検出回路
16・・・スイッチ
18・・・プロトコル制御回路及び誤り検出回路
19・・・プロトコル制御回路、誤り検出回路及びライトバッファ
Claims (4)
- DRAMを含む第1のチップと、
ロジックを含む第2のチップと、
前記DRAMを含むチップに形成され、前記DRAMのアクセスやリフレッシュを制御するDRAMコントローラと、
前記第2のチップが前記第1のチップ内の前記DRAMに対してインダクタ結合方式の信号線を介してアクセスする手段とを具備していることを特徴とする半導体集積回路。 - 前記インダクタ結合方式の信号線の周波数は、前記DRAMの周波数と異なることを特徴とする請求項1に記載の半導体集積回路。
- 前記第1のチップ及び前記第2のチップの少なくともいずれか一方にチップ間通信の誤りを検出する回路を具備したことを特徴とする請求項1又は請求項2に記載の半導体集積回路。
- 前記第1のチップに形成された前記DRAM及び前記DRAMコントローラは、それぞれ複数備えていることを特徴とする請求項1乃至請求項3のいずれかに記載の半導体集積回路。
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Publication number | Priority date | Publication date | Assignee | Title |
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CN111371632A (zh) * | 2018-12-25 | 2020-07-03 | 阿里巴巴集团控股有限公司 | 通信方法、装置、设备及存储介质 |
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