TW201333710A - 利用封裝體上的輸入／輸出介面之於封裝體中的封裝晶片至晶粒的互連技術 - Google Patents

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Abstract

用於使積體電路晶粒互連的設備。在第一晶粒上包括有第一組單端發送器電路。此等發送器電路在阻抗上有匹配且不具有均等化作用。在第二晶粒上包括有一第一組單端接收器電路。此等接收器電路不具有終止作用且不具有均等化作用。在第一組發送器電路與第一組接收器電路之間耦接有數個傳導線路。此等傳導線路的長度有匹配。第一晶粒、第一組單端發送器電路、第二晶粒、第一組單端接收器電路、及傳導線路係設置在第一封裝體內。在第一晶粒上包括有第二組單端發送器電路。此等發送器電路在阻抗上有匹配且不具有均等化作用。從第二組發送器電路所發送的資料係依據資料匯流排反轉(DBI)體制而被發送。在第三晶粒上包括有第二組單端接收器電路。此等接收器電路具有終止作用。在第二組發送器電路與第二組接收器電路之間耦接有數個傳導線路。此等傳線路的長度有匹配，並且第二組接收器電路係設置在第二封裝體內。

Description

利用封裝體上的輸入/輸出介面之於封裝體中的封裝晶片至晶粒的互 連技術 發明領域
本發明的數個實施例係有關輸入/輸出架構和介面。更尤其是，本發明的數個實施例係有關高帶寬封裝體上的輸入/輸出架構和介面。
發明背景
使用習知輸入/輸出(input/output,I/O)介面的晶片間之高帶寬互連需要相當大的電力和晶片面積。因此，在需要較小晶片面積和/或較少電力消耗的應用中，這些習知介面是不合意的。
發明概要
依據本發明的一個實施例，係特地提出一種設備，其包含：在一第一晶粒上的一第一組數個單端發送器電路，其中該等發送器電路在阻抗上有匹配且不具有均等化作用；在一第二晶粒上的一第一組數個單端接收器電路，其中該等接收器電路不具有終止作用且不具有均等化作用；在該第一組數個發送器電路與該第一組數個單端接收器電路之間的第一複數個傳導線路，其中該等複數個傳導線路的長度有匹配，其中該第一晶粒、該第一組數個單端發送器電路、該第二晶粒、該第一組數個單端接收器電路、及該等第一複數個傳導線路係設置在一第一封裝體 內；在該第一晶粒上的一第二組數個單端發送器電路，其中該等發送器電路在阻抗上有匹配且不具有均等化作用，其中從該第二組發送器電路所發送的資料係依據一個資料匯流排反轉(DBI)體制而被發送；在一第三晶粒上的一第二組數個單端接收器電路，其中該等接收器電路具有終止作用；以及在該第二組數個發送器電路與該第二組數個接收器電路之間的第二複數個傳導線路，其中該等複數個傳導線路的長度有匹配，並且該第二組數個接收器電路係設置在一第二封裝體內。
依據本發明的另一個實施例，係特地提出一種輸入板運算裝置，其包含：一個觸控式螢幕介面；在一第一晶粒上的一第一組數個單端發送器電路，其中該等發送器電路在阻抗上有匹配且不具有均等化作用；在一第二晶粒上的一第一組數個單端接收器電路，其中該等接收器電路不具有終止作用且不具有均等化作用；在該第一組數個發送器電路與該第一組數個單端接收器電路之間的第一複數個傳導線路，其中該等複數個傳導線路的長度有匹配，其中該第一晶粒、該第一組數個單端發送器電路、該第二晶粒、該第一組數個單端接收器電路、及該等第一複數個傳導線路係設置在一第一封裝體內；在該第一晶粒上的一第二組數個單端發送器電路，其中該等發送器電路在阻抗上有匹配且不具有均等化作用，其中從該第二組發送器電路所發送的資料係依據一個資料匯流排反轉(DBI)體制而被發送；在一第三晶粒上的一第二組數個單端接收器電路， 其中該等接收器電路具有終止作用；以及在該第二組數個發送器電路與該第二組數個接收器電路之間的第二複數個傳導線路，其中該等複數個傳導線路的長度有匹配，並且該第二組數個接收器電路係設置在一第二封裝體內。
依據本發明的又一個實施例，係特地提出一種系統，其包含：一個全向性天線；在一第一晶粒上的一第一組數個單端發送器電路，其中該等發送器電路在阻抗上有匹配且不具有均等化作用；在一第二晶粒上的一第一組數個單端接收器電路，其中該等接收器電路不具有終止作用且不具有均等化作用；在該第一組數個發送器電路與該第一組數個單端接收器電路之間的第一複數個傳導線路，其中該等複數個傳導線路的長度有匹配，其中該第一晶粒、該第一組數個單端發送器電路、該第二晶粒、該第一組數個單端接收器電路、及該等第一複數個傳導線路係設置在一第一封裝體內；在該第一晶粒上的一第二組數個單端發送器電路，其中該等發送器電路在阻抗上有匹配且不具有均等化作用，其中從該第二組發送器電路所發送的資料係依據一個資料匯流排反轉(DBI)體制而被發送；在一第三晶粒上的一第二組數個單端接收器電路，其中該等接收器電路具有終止作用；以及在該第二組數個發送器電路與該第二組數個接收器電路之間的第二複數個傳導線路，其中該等複數個傳導線路的長度有匹配，並且該第二組數個接收器電路係設置在一第二封裝體內。
100、230‧‧‧封裝體
120、140‧‧‧晶片
125、145、215、240‧‧‧發送器
130、150、210、245‧‧‧接收器
175‧‧‧間隙
200‧‧‧主機
220‧‧‧線路
235‧‧‧封裝體介面
250‧‧‧邏輯緩衝器
260‧‧‧動態隨機存取記憶體(DRAM)堆疊
275、395‧‧‧裝置
300、610‧‧‧處理器
310、380‧‧‧資料匯流排
315、385‧‧‧命令/控制匯流排
320、390‧‧‧邊帶匯流排
330、334‧‧‧資料線路
332、336、340、352‧‧‧時鐘線路
342‧‧‧同位/校正線路
344‧‧‧讀取DBI線路
346‧‧‧命令匯流排
348‧‧‧寫入DBI線路
350‧‧‧CBI線路
360、362‧‧‧INIT線路
364‧‧‧熱資訊線路
366、368‧‧‧TAP線路
400、500‧‧‧來源
405、445、450、505、545、550‧‧‧電容器
415、515‧‧‧電晶體
430、530‧‧‧發送線路
440、540‧‧‧電阻器
600‧‧‧電子系統
605‧‧‧匯流排
620‧‧‧動態儲存體裝置/記憶體
630‧‧‧唯讀記憶體(ROM)和/或靜態儲存體裝置
640‧‧‧儲存體裝置
650‧‧‧顯示器裝置
660‧‧‧輸入裝置
670‧‧‧感測器
680‧‧‧網路介面
685‧‧‧天線
687‧‧‧網路纜線
係藉由範例方式，而非限制方式，而在隨附圖式的圖畫中對本發明的數個實施例作例示，在隨附圖式中，相似的參考號碼係指涉類似元件。
圖1是一個多晶片封裝體(multichip package,MCP)的一個實施例之方塊圖，此多晶片封裝體具有在至少兩個晶片間的數個封裝體上輸入輸出(on-package input/output,OPIO)介面。
圖2是在數個經封裝部件之間的一個介面的一個實施例之方塊圖。
圖3是在數個部件之間的一個介面內之連接的一個實施例。
圖4是對於本文中所論述之介面在有電流流動時的一個終止作用配置的一個實施例之電路圖。
圖5是對於本文中所論述之介面在無電流流動時的一個終止作用配置的一個實施例之電路圖。
圖6是一個電子系統的一個實施例之方塊圖。
較佳實施例之詳細說明
在下面的說明中，係提出許多特定細節。然而，本發明的數個實施例係可在沒有這些特定細節的情況下實行。在其他情況中，並未詳細示出習知的電路、結構和技術，以避免混淆對本說明的理解。
於此所說明的，是藉由以非常低的電力、面積和潛時而在多晶片封裝體(Multi Chip Package,MCP)中 之晶片之間提供非常高帶寬I/O來解決習知I/O介面之問題的一種封裝體上輸入輸出(On-Package I/O,OPIO)介面。OPIO對於，例如，以相較於習知I/O而言的數量級較低每位元電力和每帶寬面積效率而使一個處理器與記憶體(eDRAM/DRAM)、另一個處理器、一個晶片組、一個圖形處理器、或在一個MCP中的任何其他晶片互連這方面可以是很有用處的。
於本文中所說明之介面的許多實施例包括下列部件中之一或多者：(1)在具有相當小的晶粒對晶粒間隙的一個MCP中之數個IC晶片之間的一個單端高速I/O介面(例如，CMOS介面)；(2)不具有終止作用或具有非常微弱的終止作用、且不具有均等化作用的一個阻抗有匹配發送器(例如，CMOS發送器)；(3)配合長度有匹配選路而用於信號叢集以使每針腳抗扭斜最小化或消除每針腳抗扭斜的一個經轉送時鐘信號；及/或(4)用於提供較低墊件電容和較高資料率的經縮減靜電放電(electrostatic discharge,ESD)保護(例如，70伏特(V))。
在MCP中的封閉晶片集成致能非常短長度有匹配I/O軌跡，其進而使得於本文中所述的OPIO架構能夠利用簡化的單端I/O和計時電路而於高帶寬運行，以減少電力、面積和潛時。在一個實施例中，具有最小凸塊間距(pitch)的高速單端I/O可減少針對所需帶寬的凸塊有限矽面積。
在一個實施例中，對於不具有接收器終止作用或具有微弱的接收器終止作用、且不具有均等化作用的 CMOS發送器和接收器的使用可減少I/O電力。由於謹慎的長度有匹配選路減少時鐘電力係可達成具有經轉送時鐘每信號叢集的簡化計時和無每針腳抗扭斜。因此，於本文中所述的這些OPIO架構提供晶片間之在非常低電力、面積和潛時之時的高帶寬。具有OPIO的MCP提供不具有相當高之電力和面積的產品、處理程序和晶粒面積經常性負荷的彈性。於本文中所述的這些OPIO架構可亦針對較低資料率時之小型狀因子行動應用而被延伸到具有完整ESD保護的封閉分立封裝體。係可在較高資料率時使用多層級(例如，M-PAM)發信號以將時鐘頻率保持在低狀態。
圖1是一個多晶片封裝體(MCP)的一個實施例之方塊圖，此多晶片封裝體具有在至少兩個晶片間的數個封裝體上輸入輸出(OPIO)介面。圖1的範例例示出帶有介面的兩個晶片；然而，係可利用於本文中所述的技術來使一個封裝體中的任何數量之晶片互連。
封裝體100可係可含有複數個積體電路晶片的任何類型的封裝體。在圖1之範例中，封裝體100含有晶片120和晶片140。這些晶片可為，例如，處理器、記憶體晶片、圖形處理器等等。
在一個實施例中，晶片120包括數個OPIO發送器125和數個OPIO接收器130。類似地，晶片140包括數個OPIO發送器145和數個OPIO接收器150。發送器125與接收器150耦接，且發送器145與接收器130耦接。
在一個實施例中，在晶片120和晶片140之間的 間隙175相當小。在一個實施例中，間隙175小於20毫米(mm)。在一個實施例中，間隙175小於10毫米。在一個實施例中，間隙175大約是3毫米。在其他數個實施例中，間隙175可係小於3毫米。一般而言，間隙175越小，在晶片間可提供的帶寬就越大。
在一個實施例中，在發送器125與接收器150之間的和在發送器145與接收器130之間的介面是單端的相當高速的介面。在一個實施例中，這些介面是在晶片120與晶片140之間的CMOS介面。在一個實施例中，發送器125和發送器145是阻抗有匹配CMOS發送器，且不提供終止作用或均等化作用。在一個實施例中，發送器125和發送器145是阻抗有匹配CMOS發送器，且提供非常微弱的終止作用或均等化作用。
在一個實施例中，一個經轉送時鐘信號係針對一個信號叢集背發送。在一個實施例中，係在這些發送器和這些接收器之間提供長度有匹配選路。在一個實施例中，對於在晶片120和140之間的這些介面係提供最小靜電放電(ESD)保護(跟70伏特(Volt)一樣小)。
在一個實施例中，對於不具有接收器終止作用或微弱的接收器終止作用、且不具有均等化作用的CMOS發送器和接收器的使用可減少I/O電力。由於謹慎的長度有匹配選路減少時鐘電力係可達成具有經轉送時鐘每信號叢集的簡化計時和無每針腳抗扭斜。因此，於本文中所說明的這些架構以非常低的電力、面積和潛時而提供晶片間之 高帶寬。
於本文中所說明的這些架構可亦針對較低資料率時之小型狀因子行動應用而被延伸到具有完整ESD保護的封閉分立封裝體。係可在較高資料率時使用多層級(例如，M-PAM)發信號以將時鐘頻率保持在低狀態。
利用習知輸入/輸出(I/O)介面而將一個處理器連接至一個外部記憶體晶粒需要相當大的電力和晶片面積，並且無法針對高效能處理器快取或所橋接的電力、面積和/或潛時提供足夠的帶寬。晶粒上快取記憶體僅可提供部份的解決方案。
係可使用於本文中所說明的架構來，例如，在單一個封裝體內將一個晶粒上的一個處理器核心連接到在另一個晶粒上的一個記憶體或快取，來以低電力消耗提供非常高的帶寬。此記憶體可為，例如，一個動態隨機存取記憶體(dynamic random access memory,DRAM)、一個嵌入式DRAM(embedded DRAM,eDRAM)、堆疊式DRAM、非依電性記憶體(例如，快閃記憶體、相變記憶體(phase change memory,PCM))等等。在一個實施例中，於本文中所說明的這些介面可提供相較於傳統I/O介面的數量級較低每位元能量和每帶寬面積效率。
於本文中所說明之架構的許多實施例包括下列部件中之一或多者。利用一個高帶寬低電力介面(例如針對圖1所說明的這個介面)而連接的一個處理器晶粒和一或多個記憶體晶粒(例如，DRAM、eDRAM、堆疊式DRAM、 快閃、PCM)。在一個實施例中，係可將複數個記憶體裝置(例如，DRAM、eDRAM、堆疊式DRAM、快閃、PCM)連接至單一個高帶寬低電力介面。在一個實施例中，係可利用一個邏輯電路來將複數個較低帶寬連接(例如，複數個通矽孔(through silicon via,TSV))介面組合到單一個高帶寬低電力介面中。在另一個實施例中，這些記憶體裝置可係，例如，堆疊式DRAM惑堆疊式非依電性記憶體。
處理器晶粒和一或多個記憶體或快取晶粒在一個多晶片封裝體內的封閉集成可支援利用高速I/O介面而致能高帶寬低電力發送的短長度有匹配I/O介面。這些介面可利用減少電力、面積和潛時的簡化單端線路和計時電路。具有最小凸塊間隙的高速單端I/O介面減少對於所支援之帶寬的凸塊有限矽面積。由於減少時鐘電力的長度有匹配選路，具有經每信號叢集轉送之時鐘的簡化計時可提供無每針腳抗扭斜。
圖1的介面被最佳化來操作於在一個封裝體內被設置地相當近的兩個晶粒之間。然而，可能會有將一個晶粒與一個經封裝部件耦接以同樣駐於含納晶片120和晶片140的封裝體內的需要。當對一個經封裝晶粒提供一個介面時，必須要考慮不同的物理特性。
於本文中所說明的這些介面可提供高帶寬、低電力，以將一個經封裝晶粒連接至，例如，可能是座落在此封裝體內的一個記憶體裝置(動態隨機存取記憶體(DRAM)、堆疊式DRAM)。在一個實施例中，一或多個 晶粒可在被組裝到另一個封裝體內之前先被封裝。此封裝體可為，例如，一個球柵陣列(ball grid array,BGA)封裝體或是一個晶圓等級封裝體。
由於此額外封裝行為，這些裝置可能會經受比未經封裝的嵌入式DRAM(eDRAM)更高的串音及更長的通道，以容納在一個整合式散熱器外面的記憶體堆疊。接下來的介面可係建立在上面所說明的OPIO架構上，以在維持封裝體內互連的高帶寬低電力本質的同時容許具有較高串音和較長長度的通道。
圖2是在數個經封裝部件之間的一個介面的一個實施例之方塊圖。圖2的這個範例包括在一個封裝體內的一個主機(例如，一個處理器)，此封裝體與被含納在另一個封裝體內的一個裝置(例如，一或多個記憶體部件)耦接。圖1的介面一般係使用在單一個封裝體內；然而，係可將類似的概念應用到在數個封裝體之間的介面。
圖2的介面在主機200與裝置275之間提供一個高帶寬低電力介面和架構。在一個實施例中，裝置275內的一或多個部件可係使用圖1的介面。圖2的範例包括一個堆疊式記憶體裝置；然而，亦可支援其他類型的裝置。
在圖2的範例中，主機200和裝置275是被分開封裝的。這些封裝體可為，例如，可被組裝在另一個封裝體上或內的球柵陣列(BGA)封裝體或晶圓等級封裝體。由於此額外封裝行為，這些裝置可能會遭受增大的串音和更長的通道。圖2的架構在維持類似於圖1之介面的一個高帶 寬低電力介面的同時支援這些通道。
在一個實施例中，圖2的介面包括一個可調諧來源終止接收器、對資料/命令的資料匯流排反轉(data bus inversion,DBI)編碼、一個感測放大器接收器、和/或一個差分經轉送時鐘(用以克服時鐘雜訊和接收器訓練)。
在一個實施例中，主機200包括透過一個封裝體介面(例如，BGA)和數條線路220而與裝置275耦接的發送器215和接收器210。裝置封裝體230包括與線路220耦接的對應接收器245和發送器240。
在一個實施例中，發送器240和接收器245係透過封裝體介面235而與線路220耦接。封裝體介面235提供在封裝體230與邏輯緩衝器250之間的一個介面。在一個實施例中，邏輯緩衝器250使用針對圖1所說明的介面而與DRAM堆疊260耦接。
圖3是在數個部件之間的一個介面內之連接的一個實施例。圖3的這個範例只不過是一種組態。亦可利用於本文中所說明的這些概念來支援許多其他替代體。在一個實施例中，圖3的這個組態係可配合圖2之介面使用；然而，它也可配合圖1的介面來使用。
處理器300可具有對應於資料匯流排310、命令/控制匯流排315和邊帶匯流排320的數個發送器和數個接收器。裝置395亦具有針對資料匯流排380、命令/控制匯流排385和邊帶匯流排390的對應的數個發送器和數個接收器。
在一個實施例中，此資料匯流排可包括從裝置 395到處理器300的72個資料線路，330，和四個時鐘線路，332，以及從處理器300到裝置395的72個資料線路，334，和四個時鐘線路，336。這些資料線路和/或時鐘線路可被組織成數個叢集。在數個替代實施例中，係可支援不同數量的資料線路和/或時鐘線路。
在一個實施例中，此命令/控制匯流排可包括從裝置395到處理器300的一個時鐘線路，340，一個同位/校正線路，342，和四個讀取DBI線路，344，以及從處理器300到裝置395的四個寫入DBI線路，348，一個CBI線路，350，和一個時鐘線路，352。在一個實施例中，命令匯流排346將命令從處理器300發送到裝置395。在數個替代實施例中，係可支援不同數量的線路。
在一個實施例中，此邊帶匯流排可係從裝置395到處理器300的INIT線路，362，和TAP線路，368，以及從裝置395到處理器300的INIT線路，360，和熱資訊線路，364，和TAP線路，366。在數個替代實施例中，係可支援不同數量的邊帶線路。
圖4是對於本文中所論述之介面在有電流流動時的一個終止作用配置的一個實施例之電路圖。圖4例示出當有一個低電壓被施加到電晶體415之閘極以容許電流從供應來源400流經發送線路430以發送一個資訊位元時的情況。
電阻器440代表接收器終止作用，且電容器445代表接收器的電容負載。在一個實施例中，此接收器終止 作用是在50到100歐姆(Ohm)的範圍內。在一個實施例中，此接收器終止作用是可調諧的。此接收裝置亦包括電力來源400，且電容器450代表此裝置之電容。此接收裝置亦包括電力來源400，且電容器405和450代表此I/O電力網路的電容。
圖5是對於本文中所論述之介面在無電流流動時的一個終止作用配置的一個實施例之電路圖。圖5例示出當有高電壓被施加至電晶體515之閘極來避免電流從供應來源500流經發送線路530以發送一個資訊位元時的情況。
電阻器540代表接收器終止作用，且電容器545代表接收器的電容負載。在一個實施例中，此接收器終止作用是在50到100歐姆的範圍內。在一個實施例中，此接收器終止作用是可調諧的。此接收裝置亦包括電力來源500，且電容器550代表此裝置之電容。此接收裝置亦包括電力來源500，且電容器505和550代表此I/O電力網路的電容。
在一個實施例中，一個資料匯流排反轉(DBI)體制係配合於本文中所述的這些介面而使用。此DBI體制可被操作來減少介面的整體電力消耗。在一個實施例中，此DBI體制係每DBI位元使用18個位元，以使得最多有9個途徑同時切換。亦可使用其他DBI體制。
在一個實施例中，經由於本文中所述的這些介面而轉送的這些時鐘信號可以是不同的時鐘信號。這可提供比使用單端時鐘信號更低的電力消耗和更少的複雜度。在一個實施例中，係可配合此介面而使用相位取樣器訓 練。
圖6是一個電子系統的一個實施例之方塊圖。例示於圖6中的此電子系統係意欲要代表某個範圍的電子系統(不管是有線或無線)，包括，例如，一個輸入板裝置、一個智慧型電話、一個桌上型電腦系統、一個膝上型電腦系統等等。替代電子系統可包括更多、更少和/或不同的部件。
例示於圖6中的這些部件中之一或多者可係使用於本文中所述的OPIO架構而互連。例如，可使複數個處理器晶片互連，或者是一個處理器與一個快取記憶體或動態隨機存取記憶體，等等。
電子系統600包括匯流排605或其他通訊裝置以傳遞資訊，並包括可處理資訊的耦接至匯流排605的一或數個處理器610。電子系統600可包括複數個處理器和/或共處理器。電子系統600進一步可包括耦接至匯流排605且可儲存資訊和可由處理器610執行之指令的隨機存取記憶體(random access memory,RAM)或其他動態儲存體裝置620(稱之為記憶體)。記憶體620可亦被用來在一或多個處理器610執行指令的期間內儲存暫時變數或其他中間資訊。
電子系統600可亦包括耦接至匯流排605的可為處理器610儲存靜態資訊和指令的唯讀記憶體(read only memory,ROM)和/或其他靜態儲存體裝置630。資料儲存體裝置640可亦耦接至匯流排605以儲存資訊和指令。資料儲存體裝置640，例如磁碟或光碟和對應驅動器，可被耦接 至電子系統600。
電子系統600可亦經由匯流排605而耦接至顯示器裝置650以對使用者顯示資訊，此顯示器裝置650可為任何類型的顯示器裝置，例如，一個觸控式螢幕。輸入裝置660可為任何類型的介面和/或裝置，以使得使用者能夠提供輸入給電子系統600。輸入裝置可包括硬式按鈕和/或軟式按鈕、語音或喇叭輸入，以傳遞資訊和命令選擇給一或數個處理器610。
電子系統600可進一步包括數個感測器670，其可被用來支援由電子系統600所提供的功能。感測器670可包括，例如，一個迴轉儀、一個鄰近感測器、一個光線感測器等等。可係支援任何數量的感測器和感測器類型。
電子系統600進一步可包括一或數個網路介面680，以提供對於網路，例如區域網路，的取用。網路介面680可包括，例如，具有天線685(其可表示一或多個天線)的一個無線網路介面。網路介面680可亦包括，例如，一個有線網路介面，用以經由網路纜線687而與遠端裝置通訊，網路纜線687可為，例如，一個乙太網(Ethernet)纜線、一個同軸纜線、一個光纖纜線、一個串連纜線、或一個並聯纜線。
在一個實施例中，網路介面680可提供對一個區域網路的取用(例如，藉由遵照IEEE 802.11b和/或IEEE 802.11g和/或IEEE 802.11n標準)，且/或此無線網路介面可提供對於個人區域網路的取用(例如，藉由遵照藍牙 (Bluetooth)標準)。可亦支援其他無線網路介面和/或協定。
IEEE 802.11b對應於在1999年九月16日所通過的標題為「區域和都會區域網路，第11部：無線LAN媒體取用控制(MAC)和實體層(PHY)規格：在2.4 GHz頻帶中的較高速實體層延伸(Local and Metropolitan Area Networks,Part 11：Wireless LAN Medium Access Control (MAC)and Physical Layer(PHY)Specifications：Higher-Speed Physical Layer Extension in the 2.4 GHz Band)」的IEEE Std.802.11b-1999及其相關文件。IEEE 802.11g對應於在2003年六月27日所通過的標題為「區域和都會區域網路，第11部：無線LAN媒體取用控制(MAC)和實體層(PHY)規格，修訂6：在2.4 GHz頻帶中的進一步較高速率延伸(Local and Metropolitan Area Networks,Part 11：Wireless LAN Medium Access Control(MAC)and Physical Layer(PHY)Specifications,Amendment 6：Further Higher Rate Extension in the 2.4 GHz Band)」的IEEE Std.802.11g-2003及其相關文件。藍牙協定係說明於由藍牙技術聯盟公司(Bluetooth Special Interest Group,Inc.)在2001年二月22日所公佈的「藍牙系統之規格：核心(Specification of the Bluetooth System：Core)，第1.1版」中。可亦支援藍牙標準之相關聯的以及先前的或後來的版本。
除了經由無線LAN標準的通訊以外，或是取代於經由無線LAN標準的通訊，網路介面680可係利用，例如， 分時多重存取(Time Division,Multiple Access(TDMA)協定、全球行動通訊系統(Global System for Mobile Communications,GSM)協定、分碼多重存取(Code Division,Multiple Access,CDMA)協定、和/或其他類型的無線通訊協定，而提供無線通訊。
於本說明書中之對於「一個實施例」或「一實施例」的指涉係指，配合此實施例所說明的一個特定特徵、結構或特性係被包括在本發明的至少一個實施例中。出現在本說明書中多處的「在一個實施例中」此詞語並不必然全係指相同的實施例。
雖然已就數個實施例來說明本發明，但熟於此技者會可識出，本發明並不受限於所說明的這些實施例，而係可藉由落於後附申請專利範圍之精神與範疇內的修改體和取代體來實施。因此，本說明應該被看作是例示性的，而非限制性。
230‧‧‧封裝體
200‧‧‧主機
210、245‧‧‧接收器
215、240‧‧‧發送器
220‧‧‧線路
235‧‧‧封裝體介面
250‧‧‧邏輯緩衝器
260‧‧‧動態隨機存取記憶體(DRAM)堆疊
275‧‧‧裝置

Claims (19)

  1. 一種設備，其包含：在一第一晶粒上的一第一組數個單端發送器電路，其中該等發送器電路在阻抗上有匹配且不具有均等化作用；在一第二晶粒上的一第一組數個單端接收器電路，其中該等接收器電路不具有終止作用且不具有均等化作用；在該第一組數個發送器電路與該第一組數個單端接收器電路之間的第一複數個傳導線路，其中該等複數個傳導線路的長度有匹配，其中該第一晶粒、該第一組數個單端發送器電路、該第二晶粒、該第一組數個單端接收器電路、及該等第一複數個傳導線路係設置在一第一封裝體內；在該第一晶粒上的一第二組數個單端發送器電路，其中該等發送器電路在阻抗上有匹配且不具有均等化作用，其中從該第二組發送器電路所發送的資料係依據一個資料匯流排反轉(DBI)體制而被發送；在一第三晶粒上的一第二組數個單端接收器電路，其中該等接收器電路具有終止作用；以及在該第二組數個發送器電路與該第二組數個接收器電路之間的第二複數個傳導線路，其中該等複數個傳導線路的長度有匹配，並且該第二組數個接收器電路係設置在一第二封裝體內。
  2. 如申請專利範圍第1項之設備，其中該第一封裝體包含一個球柵陣列(BGA)封裝體。
  3. 如申請專利範圍第1項之設備，其中該第一封裝體包含一個ASIC封裝體。
  4. 如申請專利範圍第1項之設備，其進一步包含：在該第一晶粒上的一第二組數個單端接收器電路，其中該等接收器電路不具有終止作用且不具有均等化作用；在該第二晶粒上的一第二組數個單端發送器電路，其中該等發送器電路在阻抗上有匹配且不具有均等化作用；以及在該第二組數個發送器電路與該第二組數個接收器電路之間的複數個傳導線路，其中該等複數個傳導線路的長度有匹配。
  5. 如申請專利範圍第1項之設備，其中該第一晶粒包含至少一個處理器核心，該設備進一步包含與該處理器核心耦接的一個觸控式螢幕介面。
  6. 如申請專利範圍第1項之設備，其中在該第一晶粒與該第二晶粒之間的間隙小於20毫米。
  7. 如申請專利範圍第1項之設備，其中該間隙等於或小於1.5毫米。
  8. 如申請專利範圍第1項之設備，其中該第一晶粒、該第二晶粒、及該等複數個傳導線路全係設置在單一個積體封裝體內；及與。
  9. 一種輸入板運算裝置，其包含：一個觸控式螢幕介面；在一第一晶粒上的一第一組數個單端發送器電路，其中該等發送器電路在阻抗上有匹配且不具有均等化作用；在一第二晶粒上的一第一組數個單端接收器電路，其中該等接收器電路不具有終止作用且不具有均等化作用；在該第一組數個發送器電路與該第一組數個單端接收器電路之間的第一複數個傳導線路，其中該等複數個傳導線路的長度有匹配，其中該第一晶粒、該第一組數個單端發送器電路、該第二晶粒、該第一組數個單端接收器電路、及該等第一複數個傳導線路係設置在一第一封裝體內；在該第一晶粒上的一第二組數個單端發送器電路，其中該等發送器電路在阻抗上有匹配且不具有均等化作用，其中從該第二組發送器電路所發送的資料係依據一個資料匯流排反轉(DBI)體制而被發送；在一第三晶粒上的一第二組數個單端接收器電路，其中該等接收器電路具有終止作用；以及在該第二組數個發送器電路與該第二組數個接收器電路之間的第二複數個傳導線路，其中該等複數個傳導線路的長度有匹配，並且該第二組數個接收器電路係設置在一第二封裝體內。
  10. 如申請專利範圍第9項之輸入板，其進一步包含：在該第一晶粒上的一第二組數個單端接收器電路，其中該等接收器電路不具有終止作用且不具有均等化作用；在該第二晶粒上的一第二組數個單端發送器電路，其中該等發送器電路在阻抗上有匹配且不具有均等化作用；以及在該第二組數個發送器電路與該第二組數個接收器電路之間的複數個傳導線路，其中該等複數個傳導線路的長度有匹配。
  11. 如申請專利範圍第9項之輸入板，其進一步包含：用於通訊的一個天線。
  12. 如申請專利範圍第9項之輸入板，其中在該第一晶粒與該第二晶粒之間的間隙小於20毫米。
  13. 如申請專利範圍第9項之輸入板，其中該間隙等於或小於1.5毫米。
  14. 如申請專利範圍第9項之輸入板，其中該第一晶粒、該第二晶粒、及該等複數個傳導線路全係設置在單一個積體封裝體內。
  15. 一種系統，其包含：一個全向性天線；在一第一晶粒上的一第一組數個單端發送器電路，其中該等發送器電路在阻抗上有匹配且不具有均等化作用； 在一第二晶粒上的一第一組數個單端接收器電路，其中該等接收器電路不具有終止作用且不具有均等化作用；在該第一組數個發送器電路與該第一組數個單端接收器電路之間的第一複數個傳導線路，其中該等複數個傳導線路的長度有匹配，其中該第一晶粒、該第一組數個單端發送器電路、該第二晶粒、該第一組數個單端接收器電路、及該等第一複數個傳導線路係設置在一第一封裝體內；在該第一晶粒上的一第二組數個單端發送器電路，其中該等發送器電路在阻抗上有匹配且不具有均等化作用，其中從該第二組發送器電路所發送的資料係依據一個資料匯流排反轉(DBI)體制而被發送；在一第三晶粒上的一第二組數個單端接收器電路，其中該等接收器電路具有終止作用；以及在該第二組數個發送器電路與該第二組數個接收器電路之間的第二複數個傳導線路，其中該等複數個傳導線路的長度有匹配，並且該第二組數個接收器電路係設置在一第二封裝體內。
  16. 如申請專利範圍第15項之系統，其進一步包含：在該第一晶粒上的一第二組數個單端接收器電路，其中該等接收器電路不具有終止作用且不具有均等化作用；在該第二晶粒上的一第二組數個單端發送器電路， 其中該等發送器電路在阻抗上有匹配且不具有均等化作用；以及在該第二組數個發送器電路與該第二組數個接收器電路之間的複數個傳導線路，其中該等複數個傳導線路的長度有匹配。
  17. 如申請專利範圍第15項之系統，其中該第一晶粒包含至少一個處理器核心，該設備進一步包含與該處理器核心耦接的一個觸控式螢幕介面。
  18. 如申請專利範圍第15項之系統，其中在該第一晶粒與該第二晶粒之間的間隙小於20毫米。
  19. 如申請專利範圍第15項之系統，其中該第一晶粒、該第二晶粒、及該等複數個傳導線路全係設置在單一個積體封裝體內。
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