KR20140102702A - 온-패키지 입/출력 인터페이스들을 이용한 패키지 내의 다이에 대한 패키징된 칩의 인터커넥션 - Google Patents

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토드 에이. 힌크
주오구오 우
아론 마틴
앤드류 더블유. 마트윅
존 비. 할버트
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인텔 코오퍼레이션
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Abstract

집적 회로 다이들을 인터커넥트하기 위한 장치들이 개시된다. 싱글-엔드형 송신기 회로들의 제1 세트는 제1 다이 상에 포함된다. 송신기 회로들은 임피던스 매칭되고 이퀄라이제이션을 갖지 않는다. 싱글-엔드형 수신기 회로들의 제1 세트는 제2 다이 상에 포함된다. 수신기 회로들은 터미네이션 및 이퀄라이제이션을 갖지 않는다. 전도성 라인들은 송신기 회로들의 제1 세트와 수신기 회로들의 제1 세트 사이에 연결된다. 전도성 라인들의 길이들은 매칭된다. 제1 다이, 싱글-엔드형 송신기 회로들의 제1 세트, 제2 다이, 싱글-엔드형 수신기 회로들의 제1 세트 및 전도성 라인들은 제1 패키지 내에 배치된다. 싱글-엔드형 송신기 회로들의 제2 세트는 제1 다이 상에 포함된다. 송신기 회로들은 임피던스 매칭되고 이퀄라이제이션을 갖지 않는다. 송신기 회로들의 제2 세트로부터 송신된 데이터는 DBI(data bus inversion) 스킴에 따라 송신된다. 싱글-엔드형 수신기 회로들의 제2 세트는 제3 다이 상에 포함된다. 수신기 회로들은 터미네이션을 갖는다. 전도성 라인들은 송신기 회로들의 제2 세트와 수신기 회로들의 제2 세트 사이에 연결된다. 전도성 라인들의 길이들은 매칭되고, 수신기 회로들의 제2 세트는 제2 패키지 내에 배치된다.

Description

온-패키지 입/출력 인터페이스들을 이용한 패키지 내의 다이에 대한 패키징된 칩의 인터커넥션{INTERCONNECTION OF A PACKAGED CHIP TO A DIE IN A PACKAGE UTILIZING ON-PACKAGE INPUT/OUTPUT INTERFACES}
본 발명의 실시예들은 입/출력 아키텍처들 및 인터페이스들에 관한 것이다. 더 구체적으로, 본 발명의 실시예들은 고대역폭 온-패키지 입/출력 아키텍처들 및 인터페이스들에 관한 것이다.
종래의 입/출력(I/O) 인터페이스들을 이용한 칩들 사이의 고대역폭 인터커넥션들은 현저한 전력 및 칩 영역을 요구한다. 따라서, 더 작은 칩 영역들 및/또는 감소된 전력 소비를 요구하는 응용들에서, 이러한 종래의 인터페이스들은 바람직하지 않다.
본 발명의 실시예들은 한정이 아닌, 예로서 예시되고, 첨부된 도면들의 도식들에서 유사한 참조 번호들은 유사한 엘리먼트들을 지칭한다.
도 1은 적어도 2개의 칩 사이에서의 온-패키지 입/출력(OPIO) 인터페이스들을 갖는 멀티칩 패키지(MCP)의 일 실시예의 블록도.
도 2는 패키징된 컴포넌트들 사이의 인터페이스의 일 실시예의 블록도.
도 3은 컴포넌트들 사이의 인터페이스 내의 접속들의 일 실시예의 도면.
도 4는 전류가 흐르는 경우의 본원에 논의된 인터페이스에 대한 터미네이션(termination) 배열의 일 실시예의 회로도.
도 5는 전류가 흐르지 않는 경우의 본원에 논의된 인터페이스에 대한 터미네이션 배열의 일 실시예의 회로도.
도 6은 전자 시스템의 일 실시예의 블록도.
이하의 설명에서, 다수의 특정 상세가 기술된다. 그러나, 본 발명의 실시예들은 이러한 특정 상세 없이 실시될 수 있다. 그외의 예시들에서, 공지된 회로들, 구조들 및 기법들은 본 설명의 이해를 모호하게 하지 않기 위해 상세히 도시되지 않았다.
매우 낮은 전력, 영역 및 지연을 갖는 멀티 칩 패키지(MCP) 내의 칩들 사이의 매우 높은 대역폭 I/O를 제공함으로써 종래의 I/O 인터페이스들의 문제들을 해결하는 온-패키지 I/O(OPIO) 인터페이스가 본원에 설명된다. OPIO는, 예를 들어, 종래의 I/O와 비교해 한 자릿수 더 낮은 비트당 에너지 및 대역폭당 영역 효율들로 프로세서를 메모리(eDRAM/DRAM), 또 다른 프로세서, 칩 셋, 그래픽 프로세서, 또는 MCP 내의 임의의 그외의 칩에 인터커넥트하는 데 유용할 수 있다.
본원에 설명된 인터페이스들의 다양한 실시예들은 이하의 컴포넌트들: (1) 비교적 작은 다이 대 다이 간격을 갖는 MCP 내의 IC 칩들 사이의 싱글-엔드형(single-ended), 고속 I/O 인터페이스(예를 들어, CMOS 인터페이스); (2) 터미네이션을 갖지 않거나 또는 매우 약한 터미네이션을 갖고, 이퀄라이제이션을 갖지 않는 임피던스 매칭된(matched) 송신기(예를 들어, CMOS 송신기); (3) 핀마다의 디-스큐(per pin de-skew)를 최소화 또는 제거하기 위한 길이 매칭된 라우팅(routing)을 갖는 신호들의 클러스터에 대한 포워딩된 클록 신호; 및/또는 (4) 더 낮은 패드 용량들 및 더 높은 데이터 레이트들을 제공하기 위한 감소된 정전기 방전(ESD) 보호(예를 들어, 70 V)들 중 하나 이상을 포함한다.
MCP에서의 근접한 칩 조립(close chip assembly)은 매우 짧은 길이 매칭된 I/O 트레이스들을 가능하게 하고, 이는 차례로 본원에 설명된 OPIO 아키텍처들이 간략화된 싱글-엔드형 I/O 및 클록킹(clocking) 회로들을 이용하여 고대역폭에서 작동하여 전력, 영역 및 지연을 감소시키는 것을 가능하게 한다. 일 실시예에서, 최소한의 범프 피치를 갖는 고속, 싱글-엔드형 I/O는 요구되는 대역폭에 대한 범프 제한된 실리콘 영역을 감소시킨다.
일 실시예에서, 약한 수신기 터미네이션을 갖거나 또는 갖지 않고, 이퀄라이제이션을 갖지 않는 CMOS 송신기 및 수신기의 이용은 I/O 전력을 감소시킬 수 있다. 신호들의 클러스터마다의 포워딩된 클록을 갖는 간략화된 클록킹, 및 핀마다의 디-스큐가 없는 것(no per pin de-skew)은 클록 전력을 감소시키는 주의 깊은 길이 매칭된 라우팅으로 인해 달성될 수 있다. 따라서, 본원에 설명된 OPIO 아키텍처들은 매우 낮은 전력, 영역 및 지연에서 칩들 사이에 고대역폭을 제공한다. OPIO를 갖는 MCP는 현저한 전력 및 영역 오버헤드 없이 제품, 프로세스 및 다이 영역 유연성을 제공한다. 본원에 설명된 OPIO 아키텍처들은 또한 더 낮은 데이터 레이트들에서 작은 폼 팩터(form factor) 모바일 응용들을 위한 완전한 ESD 보호를 갖는 근접한 별개의 패키지들까지 확장될 수 있다. 클록 주파수를 낮게 유지하기 위해 더 높은 데이터 레이트들에서 멀티-레벨(예를 들어, M-PAM) 시그널링이 이용될 수 있다.
도 1은 적어도 2개의 칩 사이의 온-패키지 입/출력(OPIO) 인터페이스들을 갖는 멀티칩 패키지(MCP)의 일 실시예의 블록도이다. 도 1의 예시는 인터페이스들을 갖는 2개의 칩을 예시하지만; 패키지 내의 임의의 수의 칩들이 본원에 설명된 기법들을 이용하여 인터커넥트될 수 있다.
패키지(100)는 다수의 집적 회로 칩을 포함할 수 있는 임의의 타입의 패키지일 수 있다. 도 1의 예시에서, 패키지(100)는 칩(120) 및 칩(140)을 포함한다. 이러한 칩들은, 예를 들어, 프로세서들, 메모리 칩들, 그래픽 프로세서들 등일 수 있다.
일 실시예에서, 칩(120)은 OPIO 송신기들(125) 및 OPIO 수신기들(130)을 포함한다. 마찬가지로, 칩(140)은 OPIO 송신기들(145) 및 OPIO 수신기들(150)을 포함한다. 송신기들(125)은 수신기들(150)과 연결되고, 송신기들(145)은 수신기들(130)과 연결된다.
일 실시예에서, 칩(120)과 칩(140) 사이의 간격(175)은 비교적 작다. 일 실시예에서, 간격(175)은 20 mm 미만이다. 일 실시예에서, 간격(175)은 10 mm 미만이다. 일 실시예에서, 간격(175)은 약 3 mm이다. 그외의 실시예들에서, 간격(175)은 3 mm 미만일 수 있다. 일반적으로, 간격(175)이 더 작을수록, 칩들 사이에 제공될 수 있는 대역폭은 더 크다.
일 실시예에서, 송신기(125)와 수신기(150) 사이의, 및 송신기(145)와 수신기(130) 사이의 인터페이스들은 싱글-엔드형의, 비교적 고속 인터페이스들이다. 일 실시예에서, 인터페이스들은 칩(120)과 칩(140) 사이의 CMOS 인터페이스들이다. 일 실시예에서, 송신기들(125 및 145)은 임피던스 매칭된 CMOS 송신기들이고, 터미네이션 또는 이퀄라이제이션은 제공되지 않는다. 일 실시예에서, 송신기들(125 및 145)은 임피던스 매칭된 CMOS 송신기들이고, 매우 약한 터미네이션이 제공되고, 이퀄라이제이션은 제공되지 않는다.
일 실시예에서, 포워딩된 클록 신호는 신호들의 클러스터에 대해 송신된다. 일 실시예에서, 길이 매칭된 라우팅이 송신기들과 수신기들 사이에 제공된다. 일 실시예에서, (70 볼트만큼 작은) 최소한의 정전기 방전(ESD) 보호가 칩들(120 및 140) 사이의 인터페이스들에 제공된다.
일 실시예에서, 약한 수신기 터미네이션을 갖거나 또는 갖지 않고, 이퀄라이제이션을 갖지 않는 CMOS 송신기 및 수신기의 이용은 I/O 전력을 감소시킬 수 있다. 신호들의 클러스터마다의 포워딩된 클록을 갖는 간략화된 클록킹, 및 핀마다의 디스큐가 없는 것은 클록 전력을 감소시키는 주의 깊은 길이 매칭된 라우팅으로 인해 달성될 수 있다. 따라서, 본원에 설명된 아키텍처들은 매우 낮은 전력, 영역 및 지연에서 칩들 사이에 고대역폭을 제공한다.
본원에 설명된 아키텍처들은 또한 더 낮은 데이터 레이트들에서 작은 폼 팩터 모바일 응용들을 위한 완전한 ESD 보호를 갖는 근접한 별개의 패키지들까지 확장될 수 있다. 클록 주파수를 낮게 유지하기 위해 더 높은 데이터 레이트들에서 멀티-레벨(예를 들어, M-PAM) 시그널링이 이용될 수 있다.
종래의 입/출력(I/O) 인터페이스들을 이용하여 프로세서 다이를 외부 메모리 다이에 접속하는 것은 현저한 전력 및 칩 영역을 필요로하고, 할당된(budgeted) 전력, 영역 및/또는 지연 내에서 고성능 프로세서 캐시 또는 메모리에 대한 충분한 대역폭을 제공하지 못할 수 있다. 온-다이 캐시 메모리들은 부분적인 솔루션만을 제공할 수 있다.
전술한 아키텍처는, 예를 들어, 매우 높은 대역폭과 함께 낮은 전력 소비를 제공하도록 단일 패키지 내에서 하나의 다이 상의 프로세서 코어를 또 다른 다이 상의 메모리 또는 캐시에 접속하는 데 이용될 수 있다. 메모리는, 예를 들어, DRAM(dynamic random access memory), eDRAM(embedded DRAM), 스택형 DRAM, 비휘발성 메모리(예를 들어, 플래시 메모리, 상 변화 메모리(PCM)) 등일 수 있다. 일 실시예에서, 본원에 설명된 인터페이스들은 전통적인 I/O 인터페이스들과 비교해 한 자릿수 더 낮은 비트당 에너지 및 대역폭당 영역 효율들을 제공할 수 있다.
본원에 설명된 아키텍처들의 다양한 실시예들은 이하 중 하나 이상을 포함할 수 있다. 프로세서 다이 및 고대역폭, 저전력 인터페이스, 예를 들어, 도 1에 관해 설명된 인터페이스를 이용하여 접속된 하나 이상의 메모리 다이들(예를 들어, DRAM, eDRAM, 스택형 DRAM, 플래시, PCM). 일 실시예에서, 다수의 메모리 디바이스(예를 들어, DRAM, eDRAM, 스택형 DRAM, 플래시, PCM)가 단일 고대역폭, 저전력 인터페이스에 접속될 수 있다. 일 실시예에서, 로직 회로는 다수의 저대역폭 접속, 예를 들어, 다수의 실리콘 관통 비아(TSV) 인터페이스를 단일 고대역폭, 저전력 인터페이스로 결합하는 데 이용될 수 있다. 또 다른 실시예에서, 메모리 디바이스들은, 예를 들어, 스택형 DRAM 또는 스택형 비휘발성 메모리일 수 있다.
멀티-칩 패키지 내의 프로세서 다이 및 하나 이상의 메모리 또는 캐시 다이들의 근접 조립은 고속 I/O 인터페이스를 이용하여 고대역폭, 저전력 송신을 가능하게 하는 짧은, 길이 매칭된 I/O 인터페이스들을 지원할 수 있다. 이러한 인터페이스들은 전력, 영역 및 지연을 감소시키는 간략화된 싱글-엔드형 라인들 및 클록킹 회로들을 이용할 수 있다. 최소한의 범프 피치를 갖는 고속 싱글-엔드형 I/O 인터페이스들은 지원된 대역폭에 대해 범프 제한된 실리콘 영역을 감소시킨다. 신호들의 클러스터마다의 포워딩된 클록을 갖는 간략화된 클록킹은 클록 전력을 감소시키는 길이 매칭된 라우팅으로 인해 핀마다의 디스큐를 제공하지 않을 수 있다.
도 1의 인터페이스는 패키지 내에서 비교적 근접하게 위치된 2개의 다이 사이에서 동작하도록 최적화된다. 그러나, 또한 패키지 하우징 칩(120) 및 칩(140) 내에 있도록 다이를 패키징된 컴포넌트와 연결할 필요가 있을 수 있다. 패키징된 다이에 인터페이스를 제공하는 경우, 상이한 물리적 특성들이 고려되어야 한다.
본원에 설명된 인터페이스들은 패키징된 다이를, 예를 들어, 패키지 내에 놓일 수 있는 메모리 디바이스(DRAM(dynamic random access memory), 스택형 DRAM)에 접속하는 데에 고대역폭, 저전력을 제공할 수 있다. 일 실시예에서, 또 다른 패키지 내에 조립되기 전에 하나 이상의 다이가 패키징될 수 있다. 패키지는, 예를 들어, 볼 그리드 어레이(BGA) 패키지 또는 웨이퍼 레벨 패키지일 수 있다.
부가적인 패키징으로 인해, 이러한 디바이스들은 패키징되지 않은 eDRAM(embedded DRAM)과 비교해 더 높은 혼선(crosstalk) 및 집적된 열 분산기 외부의 메모리 스택을 수용하기 위한 더 긴 채널들을 경험할 수 있다. 이하의 인터페이스들은, 인-패키지(in-package) 인터커넥트의 고대역폭, 저전력 성질을 유지하면서, 더 높은 간섭 및 더 긴 길이들을 갖는 채널들을 허용하도록 전술한 OPIO 아키텍처 상에 만들어질 수 있다.
도 2는 패키징된 컴포넌트들 사이의 인터페이스의 일 실시예의 블록도이다. 도 2의 예시는 별개의 패키지에 하우징된 디바이스(예를 들어, 하나 이상의 메모리 컴포넌트)와 연결된 하나의 패키지 내의 호스트(예를 들어, 프로세서)를 포함한다. 도 1의 인터페이스는 일반적으로 단일 패키지 내에서 이용되지만; 유사한 컨셉들이 패키지들 사이의 인터페이스에 적용될 수 있다.
도 2의 인터페이스는 호스트(200)와 디바이스(275) 사이에 고대역폭, 저전력 인터페이스 및 아키텍처를 제공한다. 일 실시예에서, 디바이스(275) 내의 하나 이상의 컴포넌트가 도 1의 인터페이스를 이용할 수 있다. 도 2의 예시는 스택형 메모리 디바이스를 포함하지만; 그외의 타입들의 디바이스들이 또한 지원될 수 있다.
도 2의 예시에서, 호스트(200) 및 디바이스(275)는 별개로 패키징된다. 패키지들은, 예를 들어, 또 다른 패키지 상에 또는 내에 조립될 수 있는 볼 그리드 어레이(BGA) 패키지들 또는 웨이퍼 레벨 패키지들일 수 있다. 부가적인 패키징으로 인해, 이러한 디바이스들은 증가된 간섭 및 더 긴 채널들을 겪을 수 있다. 도 2의 아키텍처는 도 1의 인터페이스와 유사한 고대역폭, 저전력 인터페이스를 유지하며 이러한 채널들을 지원한다.
일 실시예에서, 도 2의 인터페이스는 튜닝가능한 소스-터미네이트된(source-terminated) 수신기, 데이터/커맨드들의 DBI(data bus inversion) 인코딩, 감지 증폭기 수신기, 및/또는 (클록 잡음 및 수신기 트레이닝(training)을 극복하기 위한) 차동 포워딩된 클록을 포함한다.
일 실시예에서, 호스트(200)는 패키지 인터페이스(예를 들어, BGA) 및 라인들(220)을 통해 디바이스(275)와 연결된 송신기(215) 및 수신기(210)를 포함한다. 디바이스 패키지(230)는 라인들(220)과 연결된 상대(counterpart) 수신기(245) 및 송신기(240)를 포함한다.
일 실시예에서, 송신기(240) 및 수신기(245)는 패키지 인터페이스(235)를 통해 라인들(220)과 연결된다. 패키지 인터페이스(235)는 패키지(230)와 로직 버퍼(250) 사이에 인터페이스를 제공한다. 일 실시예에서, 로직 버퍼(250)는 도 1에 관해 설명된 인터페이스를 이용하여 DRAM 스택(260)과 연결된다.
도 3은 컴포넌트들 사이의 인터페이스 내의 접속들의 일 실시예이다. 도 3의 예시는 하나의 구성일 뿐이다. 다수의 그외의 대안이 또한 본원에 설명된 컨셉들을 이용하여 지원될 수 있다. 일 실시예에서, 도 3의 구성은 도 2의 인터페이스와 함께 이용될 수 있지만; 그것은 또한 도 1의 인터페이스와 함께 이용될 수 있다.
프로세서(300)는 데이터 버스(310), 커맨드/컨트롤 버스(315) 및 측파대 버스(320)에 대응하는 송신기들 및 수신기들을 가질 수 있다. 디바이스(395)는 또한 데이터 버스(380), 커맨드/컨트롤 버스(385) 및 측파대 버스(390)에 대해 대응하는 송신기들 및 수신기들을 갖는다.
일 실시예에서, 데이터 버스는 디바이스(395)로부터 프로세서(300)로의 72개의 데이터 라인(330) 및 4개의 클록 라인(332), 및 프로세서(300)로부터 디바이스(395)로의 72개의 데이터 라인(334) 및 4개의 클록 라인(336)을 포함할 수 있다. 데이터 라인들 및/또는 클록 라인들은 클러스터들로서 조직될 수 있다. 대안의 실시예들에서, 상이한 수의 데이터 라인들 및/또는 클록 라인들이 지원될 수 있다.
일 실시예에서, 커맨드/컨트롤 버스는 디바이스(395)로부터 프로세서(300)로의 클록 라인(340), 패리티/정정 라인들(342) 및 4개의 판독 DBI 라인(344), 및 프로세서(300)로부터 디바이스(395)로의 4개의 기입 DBI 라인(348), 하나의 CBI 라인(350) 및 하나의 클록 라인(352)을 포함할 수 있다. 일 실시예에서, 커맨드 버스(346)는 프로세서(300)로부터 디바이스(395)로 커맨드들을 송신한다. 대안의 실시예들에서, 상이한 수의 라인들이 지원될 수 있다.
일 실시예에서, 측파대 버스는 프로세서(300)로부터 디바이스(395)로의 INIT 라인들(362) 및 TAP 라인(368), 및 디바이스(395)로부터 프로세서(300)로의 INIT 라인(360), 열 정보 라인(364) 및 TAP 라인(366)을 포함할 수 있다. 대안의 실시예에서, 상이한 수의 측파대 라인들이 지원될 수 있다.
도 4는 전류가 흐르는 경우의 본원에 논의된 인터페이스에 대한 터미네이션 배열의 일 실시예의 회로도이다. 도 4는 정보의 비트를 송신하도록 전류가 공급원(400)으로부터 송신 라인(430)을 통해 흐르는 것을 허용하도록 저전압이 트랜지스터(415)의 게이트에 인가되는 경우의 상태를 예시한다.
저항기(440)는 수신기 터미네이션을 나타내고, 커패시터(445)는 수신기의 용량성 부하를 나타낸다. 일 실시예에서, 수신기 터미네이션은 50 내지 100 Ohm의 범위 내이다. 일 실시예에서, 수신기 터미네이션은 튜닝가능하다. 수신하는 디바이스는 또한 전원(400) 및 디바이스의 커패시턴스를 나타내는 커패시터(450)를 포함한다. 수신하는 디바이스는 또한 전원(400) 및 I/O 전력 회로망의 커패시턴스를 나타내는 커패시터들(405 및 450)을 포함한다.
도 5는 전류가 흐르지 않는 경우의 본원에 논의된 인터페이스에 대한 터미네이션 배열의 일 실시예의 회로도이다. 도 5는 정보의 비트를 송신하도록 전류가 공급원(500)으로부터 송신 라인(530)을 통해 흐르는 것을 방지하도록 고전압이 트랜지스터(515)의 게이트에 인가되는 컨디션을 예시한다.
저항기(540)는 수신기 터미네이션을 나타내고 커패시터(545)는 수신기의 용량성 부하를 나타낸다. 일 실시예에서, 수신기 터미네이션은 50 내지 100 Ohm의 범위 내이다. 일 실시예에서, 수신기 터미네이션은 튜닝가능하다. 수신하는 디바이스는 또한 전원(500) 및 디바이스의 커패시턴스를 나타내는 커패시터(550)를 포함한다. 수신하는 디바이스는 또한 전원(500) 및 I/O 전력 회로망의 커패시턴스를 나타내는 커패시터들(505 및 550)을 포함한다.
일 실시예에서 DBI(data bus inversion) 스킴이 본원에 설명된 인터페이스들과 함께 이용된다. DBI 스킴은 인터페이스의 전체 전력 소비를 감소시키도록 동작할 수 있다. 일 실시예에서, 최대 9개의 레인(lane)이 동시에 스위칭하도록 DBI 스킴은 DBI 비트당 18 비트를 이용한다. 그외의 DBI 스킴들이 또한 이용될 수 있다.
일 실시예에서 본원에 설명된 인터페이스들을 통해 포워징된 클록 신호들은 차동 클록 신호들일 수 있다. 이는 싱글-엔드형 클록 신호의 이용보다 낮은 전력 소비 및 적은 복잡도를 제공할 수 있다. 일 실시예에서, 위상 샘플러 트레이닝(phase sampler training)이 인터페이스와 함께 이용될 수 있다.
도 6은 전자 시스템의 일 실시예의 블록도이다. 도 6에 예시된 전자 시스템은, 예를 들어, 태블릿 디바이스, 스마트폰, 데스크톱 컴퓨터 시스템, 랩톱 컴퓨터 시스템 등을 포함하는 (유선 또는 무선) 전자 시스템들의 범위를 나타내도록 의도된다. 대안의 전자 시스템들은 더 많은, 더 적은 및/또는 상이한 컴포넌트들을 포함할 수 있다.
도 6에 예시된 컴포넌트들 중 하나 이상은 본원에 설명된 OPIO 아키텍처들을 이용하여 인터커넥트될 수 있다. 예를 들어, 다수의 프로세서 칩들, 또는 프로세서 및 캐시 메모리 또는 DRAM(dynamic random access memory) 등이 인터커넥트될 수 있다.
전자 시스템(600)은 정보를 통신하기 위한 그외의 통신 디바이스 또는 버스(605), 및 정보를 처리할 수 있는, 버스(605)에 연결된 프로세서(들)(610)를 포함한다. 전자 시스템(600)은 다수의 프로세서 및/또는 코프로세서(co-processor)를 포함할 수 있다. 전자 시스템(600)은, 버스(605)에 연결되고, 프로세서(610)에 의해 실행될 수 있는 명령어들 및 정보를 저장할 수 있는, RAM(random access memory) 또는 (메모리로서 지칭되는) 그외의 동적 저장 디바이스(620)를 더 포함할 수 있다. 메모리(620)는 또한 프로세서(들)(610)에 의한 명령어들의 실행 동안의 일시적인 변수들 또는 그외의 중간(intermediate) 정보를 저장하는 데 이용될 수 있다.
전자 시스템(600)은 또한 프로세서(610)에 대한 정적 정보 및 명령어들을 저장할 수 있는, 버스(605)에 연결된 ROM(read only memory) 및/또는 그외의 정적 저장 디바이스(630)를 포함할 수 있다. 데이터 저장 디바이스(640)는 정보 및 명령어들을 저장하도록 버스(605)에 연결될 수 있다. 자기 디스크 또는 광 디스크와 같은 데이터 저장 디바이스(640) 및 대응하는 드라이브가 전자 시스템(600)에 연결될 수 있다.
전자 시스템(600)은 또한 버스(605)를 통해 디스플레이 디바이스(650)에 연결될 수 있고, 이는 사용자에게 정보를 디스플레이하기 위한 임의의 타입의 디스플레이 디바이스, 예를 들어, 터치 스크린일 수 있다. 입력 디바이스(660)는 사용자가 입력을 전자 시스템(600)에 제공하는 것을 허용하기 위한 임의의 타입의 인터페이스 및/또는 디바이스일 수 있다. 입력 디바이스는 정보 및 커맨드 선택들을 프로세서(들)(610)와 통신하기 위한, 하드 버튼들 및/또는 소프트 버튼들, 음성 또는 스피커 입력을 포함할 수 있다.
전자 시스템(600)은 전자 시스템(600)에 의해 제공된 기능성을 지원하는 데 이용될 수 있는 센서들(670)을 더 포함할 수 있다. 센서들(670)은, 예를 들어, 자이로스코프, 근접 센서, 광 센서 등을 포함할 수 있다. 임의의 수의 센서들 및 센서 타입들이 지원될 수 있다.
전자 시스템(600)은 근거리 통신망(local area network)과 같은, 네트워크에 대한 액세스를 제공하기 위한 네트워크 인터페이스(들)(680)를 더 포함할 수 있다. 네트워크 인터페이스(들)(680)는, 예를 들어, 하나 이상의 안테나(들)를 나타낼 수 있는, 안테나(685)를 갖는 무선 네트워크 인터페이스를 포함할 수 있다. 네트워크 인터페이스(들)(680)는 또한, 예를 들어, 이더넷 케이블, 동축 케이블, 광섬유 케이블, 직렬 케이블, 또는 병렬 케이블일 수 있는, 네트워크 케이블(687)을 통해 원격 디바이스들과 통신하기 위한, 예를 들어, 유선 네트워크 인터페이스를 포함할 수 있다.
일 실시예에서, 네트워크 인터페이스(들)(680)는, 예를 들어, IEEE 802.11b 및/또는 IEEE 802.11g 및/또는 IEEE 802.11n 표준들을 따름으로써 근거리 통신망에 대한 액세스를 제공할 수 있고, 및/또는 무선 네트워크 인터페이스는, 예를 들어, 블루투스 표준들을 따름으로써 개인 영역 통신망(personal area network)에 대한 액세스를 제공할 수 있다. 그외의 무선 네트워크 인터페이스들 및/또는 프로토콜들이 또한 지원될 수 있다.
IEEE 802.11b는 1999년 9월 16일 승인된, "Local and Metropolitan Area Networks, Part 11: Wireless LAN Medium Access Control(MAC) and Physical Layer(PHY) Specifications: Higher-Speed Physical Layer Extension in the 2.4 GHz Band"라 칭해지는 IEEE Std. 802.11b-1999뿐만 아니라 관련된 문서들에 대응한다. IEEE 802.11g는 2003년 6월 27일 승인된, "Local and Metropolitan Area Networks, Part 11: Wireless LAN Medium Access Control(MAC) and Physical Layer(PHY) Specifications, Amendment 6: Further Higher Rate Extension in the 2.4 GHz Band"라 칭해지는 IEEE Std. 802.11g-2003뿐만 아니라 관련된 문서들에 대응한다. 블루투스 프로토콜들은, Bluetooth Special Interest Group, Inc.에 의해 2001년 2월 22일 발행된, "Specification of the Bluetooth System: Core, Version 1.1"에 설명된다. 블루투스 표준의 이전 또는 후속 버전뿐만 아니라 관련된 것들이 또한 지원될 수 있다.
무선 LAN 표준들을 통한 통신에 더하여, 또는 대신에, 네트워크 인터페이스(들)(680)는, 예를 들어, TDMA(Time Division, Multiple Access) 프로토콜들, GSM(Global System for Mobile Communications) 프로토콜들, CDMA(Code Division, Multiple Access(CDMA) 프로토콜들, 및/또는 임의의 그외의 타입의 무선 통신 프로토콜을 이용하여 무선 통신을 제공할 수 있다.
"일 실시예" 또는 "실시예"에 대한 명세서 내의 참조는 실시예와 관련되어 설명된 특정 특징, 구조, 또는 특성이 본 발명의 적어도 일 실시예에 포함된다는 것을 의미한다. 명세서 내의 다양한 위치들에서 구절 "일 실시예에서"의 출현은 반드시 모두 동일한 실시예를 지칭하지는 않는다.
본 발명이 몇몇 실시예들에 관하여 설명되었지만, 당업자들은 본 발명이 설명된 실시예들에 한정되는 것이 아니라, 첨부된 특허청구범위의 기술적 사상 및 범위 내에서 수정 및 변형과 함께 실시될 수 있다는 것을 인식할 것이다. 설명은 따라서 한정하는 대신 예시적인 것으로서 간주된다.

Claims (19)

  1. 제1 다이 상의 싱글-엔드형(single-ended) 송신기 회로들의 제1 세트 - 상기 송신기 회로들은 임피던스 매칭되고, 이퀄라이제이션(equalization)을 갖지 않음 - ,
    제2 다이 상의 싱글-엔드형 수신기 회로들의 제1 세트 - 상기 수신기 회로들은 터미네이션(termination) 및 이퀄라이제이션을 갖지 않음 - ,
    상기 송신기 회로들의 제1 세트와 상기 수신기 회로들의 제1 세트 사이의 제1 복수의 전도성 라인 - 상기 복수의 전도성 라인의 길이들은 매칭되고, 상기 제1 다이, 상기 싱글-엔드형 송신기 회로들의 제1 세트, 상기 제2 다이, 상기 싱글-엔드형 수신기 회로들의 제1 세트 및 상기 제1 복수의 전도성 라인은 제1 패키지 내에 배치됨 - ,
    상기 제1 다이 상의 싱글-엔드형 송신기 회로들의 제2 세트 - 상기 송신기 회로들은 임피던스 매칭되고 이퀄라이제이션을 갖지 않고, 상기 송신기 회로들의 제2 세트로부터 송신된 데이터는 DBI(data bus inversion) 스킴에 따라 송신됨 - ,
    제3 다이 상의 싱글-엔드형 수신기 회로들의 제2 세트 - 상기 수신기 회로들은 터미네이션을 가짐 - , 및
    상기 송신기 회로들의 제2 세트와 상기 수신기 회로들의 제2 세트 사이의 제2 복수의 전도성 라인 - 상기 복수의 전도성 라인의 길이들은 매칭되고, 상기 수신기 회로들의 제2 세트는 제2 패키지 내에 배치됨 - ,
    을 포함하는 장치.
  2. 제1항에 있어서,
    상기 제1 패키지는 볼 그리드 어레이(BGA) 패키지를 포함하는 장치.
  3. 제1항에 있어서,
    상기 제1 패키지는 ASIC 패키지를 포함하는 장치.
  4. 제1항에 있어서,
    상기 제1 다이 상의 싱글-엔드형 수신기 회로들의 제2 세트 - 상기 수신기 회로들은 터미네이션 및 이퀄라이제이션을 갖지 않음 - ,
    상기 제2 다이 상의 싱글-엔드형 송신기 회로들의 제2 세트 - 상기 송신기 회로들은 임피던스 매칭되고, 이퀄라이제이션을 갖지 않음 - , 및
    상기 송신기 회로들의 제2 세트와 상기 수신기 회로들의 제2 세트 사이의 복수의 전도성 라인 - 상기 복수의 전도성 라인의 길이들은 매칭됨 -
    을 더 포함하는 장치.
  5. 제1항에 있어서,
    상기 제1 다이는 적어도 프로세서 코어를 포함하고, 상기 장치는 상기 프로세서 코어와 연결되는 터치 스크린 인터페이스를 더 포함하는 장치.
  6. 제1항에 있어서,
    상기 제1 다이와 상기 제2 다이 사이의 간격은 20 mm 미만인 장치.
  7. 제1항에 있어서,
    상기 간격은 1.5 mm 이하인 장치.
  8. 제1항에 있어서,
    상기 제1 다이, 상기 제2 다이 및 상기 복수의 전도성 라인은 모두 단일 집적 회로 패키지 내에 배치되는 장치.
  9. 터치 스크린 인터페이스,
    제1 다이 상의 싱글-엔드형 송신기 회로들의 제1 세트 - 상기 송신기 회로들은 임피던스 매칭되고, 이퀄라이제이션을 갖지 않음 - ,
    제2 다이 상의 싱글-엔드형 수신기 회로들의 제1 세트 - 상기 수신기 회로들은 터미네이션 및 이퀄라이제이션을 갖지 않음 - ,
    상기 송신기 회로들의 제1 세트와 상기 수신기 회로들의 제1 세트 사이의 제1 복수의 전도성 라인 - 상기 복수의 전도성 라인의 길이들은 매칭되고, 상기 제1 다이, 상기 싱글-엔드형 송신기 회로들의 제1 세트, 상기 제2 다이, 상기 싱글-엔드형 수신기 회로들의 제1 세트 및 상기 제1 복수의 전도성 라인은 제1 패키지 내에 배치됨 - ,
    상기 제1 다이 상의 싱글-엔드형 송신기 회로들의 제2 세트 - 상기 송신기 회로들은 임피던스 매칭되고 이퀄라이제이션을 갖지 않고, 상기 송신기 회로들의 제2 세트로부터 송신된 데이터는 DBI 스킴에 따라 송신됨 - ,
    제3 다이 상의 싱글-엔드형 수신기 회로들의 제2 세트 - 상기 수신기 회로들은 터미네이션을 가짐 - , 및
    상기 송신기 회로들의 제2 세트와 상기 수신기 회로들의 제2 세트 사이의 제2 복수의 전도성 라인 - 상기 복수의 전도성 라인의 길이들은 매칭되고, 상기 수신기 회로들의 제2 세트는 제2 패키지 내에 배치됨 - ,
    을 포함하는 태블릿 컴퓨팅 디바이스.
  10. 제9항에 있어서,
    상기 제1 다이 상의 싱글-엔드형 수신기 회로들의 제2 세트 - 상기 수신기 회로들은 터미네이션 및 이퀄라이제이션을 갖지 않음 - ,
    상기 제2 다이 상의 싱글-엔드형 송신기 회로들의 제2 세트 - 상기 송신기 회로들은 임피던스 매칭되고 이퀄라이제이션을 갖지 않음 - , 및
    상기 송신기 회로들의 제2 세트와 상기 수신기 회로들의 제2 세트 사이의 복수의 전도성 라인 - 상기 복수의 전도성 라인의 길이들은 매칭됨 -
    을 더 포함하는 태블릿 컴퓨팅 디바이스.
  11. 제9항에 있어서,
    통신을 위한 안테나를 더 포함하는 태블릿 컴퓨팅 디바이스.
  12. 제9항에 있어서,
    상기 제1 다이와 상기 제2 다이 사이의 간격은 20 mm 미만인 태블릿 컴퓨팅 디바이스.
  13. 제9항에 있어서
    상기 간격은 1.5 mm 이하인 태블릿 컴퓨팅 디바이스.
  14. 제9항에 있어서,
    상기 제1 다이, 상기 제2 다이 및 상기 복수의 전도성 라인은 모두 단일 집적 회로 패키지 내에 배치되는 태블릿 컴퓨팅 디바이스.
  15. 전방향성(omnidirectional) 안테나,
    제1 다이 상의 싱글-엔드형 송신기 회로들의 제1 세트 - 상기 송신기 회로들은 임피던스 매칭되고 이퀄라이제이션을 갖지 않음 - ,
    제2 다이 상의 싱글-엔드형 수신기 회로들의 제1 세트 - 상기 수신기 회로들은 터미네이션 및 이퀄라이제이션을 갖지 않음 - ,
    상기 송신기 회로들의 제1 세트와 상기 수신기 회로들의 제1 세트 사이의 제1 복수의 전도성 라인 - 상기 복수의 전도성 라인의 길이들은 매칭되고, 상기 제1 다이, 상기 싱글-엔드형 송신기 회로들의 제1 세트, 상기 제2 다이, 상기 싱글-엔드형 수신기 회로들의 제1 세트 및 상기 제1 복수의 전도성 라인은 제1 패키지 내에 배치됨 - ,
    상기 제1 다이 상의 싱글-엔드형 송신기 회로들의 제2 세트 - 상기 송신기 회로들은 임피던스 매칭되고 이퀄라이제이션을 갖지 않고, 상기 송신기 회로들의 제2 세트로부터 송신된 데이터는 DBI 스킴에 따라 송신됨 - ,
    제3 다이 상의 싱글-엔드형 수신기 회로들의 제2 세트 - 상기 수신기 회로들은 터미네이션을 가짐 - , 및
    상기 송신기 회로들의 제2 세트와 상기 수신기 회로들의 제2 세트 사이의 제2 복수의 전도성 라인 - 상기 복수의 전도성 라인의 길이들은 매칭되고, 상기 수신기 회로들의 제2 세트는 제2 패키지 내에 배치됨 -
    을 포함하는 시스템.
  16. 제15항에 있어서,
    상기 제1 다이 상의 싱글-엔드형 수신기 회로들의 제2 세트 - 상기 수신기 회로들은 터미네이션 및 이퀄라이제이션을 갖지 않음 - ,
    상기 제2 다이 상의 싱글-엔드형 송신기 회로들의 제2 세트 - 상기 송신기 회로들은 임피던스 매칭되고 이퀄라이제이션을 갖지 않음 - , 및
    상기 송신기 회로들의 제2 세트와 상기 수신기 회로들의 제2 세트 사이의 복수의 전도성 라인 - 상기 복수의 전도성 라인의 길이들은 매칭됨 -
    을 더 포함하는 시스템.
  17. 제15항에 있어서,
    상기 제1 다이는 적어도 프로세서 코어를 포함하고, 상기 시스템은 상기 프로세서 코어와 연결되는 터치 스크린 인터페이스를 더 포함하는 시스템.
  18. 제15항에 있어서,
    상기 제1 다이와 상기 제2 다이 사이의 간격은 20 mm 미만인 시스템.
  19. 제15항에 있어서,
    상기 제1 다이, 상기 제2 다이 및 상기 복수의 전도성 라인은 모두 단일 집적 회로 패키지 내에 배치되는 시스템.
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