TWI566100B - 接地參考單端記憶體內連線 - Google Patents

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TWI566100B
TWI566100B TW103112097A TW103112097A TWI566100B TW I566100 B TWI566100 B TW I566100B TW 103112097 A TW103112097 A TW 103112097A TW 103112097 A TW103112097 A TW 103112097A TW I566100 B TWI566100 B TW I566100B
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grs
memory
interface circuit
circuit
coupled
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威廉Ｊ 達立
約翰Ｗ 波頓
湯瑪士 哈斯汀 吉爾三世
布賽克 科多 哈蘭尼
卡爾 湯瑪斯 葛雷
Original Assignee
輝達公司
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Description

接地參考單端記憶體內連線
本發明有關數位發信，且更明確而言，有關接地參考單端發信。
連續若干代的計算系統通常要求較高效能，且在許多情況中要求縮小尺寸及減少總耗電。典型的計算系統包括中央處理單元、圖形處理單元、及高容量記憶體子系統，諸如一或多個動態隨機存取記憶體(DRAM)裝置。為達成高度整合及微型化，習用計算系統將一或多個一般用途中央處理單元(CPU)核心及一或多個圖形處理單元(GPU)核心整合在耦合至一或多個DRAM晶片的單一處理器系統晶片上。通常實施一或多個層級的高速快取記憶體以減少與存取DRAM中儲存之資料相關聯的相對較長平均延時。第一階快取通常布置實體接近處理器系統晶片內的各核心，以提供對快取資料的相對較快存取。可在處理器系統晶片中在與各核心的增加實體距離處整合額外的快取記憶體等級，以在各第一階快取及DRAM之間提供較大但通常稍微比較慢的快取記憶體集區。
習用晶片上內連線發信的特徵為即使在較高記憶體等級下仍具有相對較慢傳播速度。對於互連處理器核心至快取記憶體所需的較長晶片上跡線，相對較慢傳播速度變得越來越顯著。結果，增加在快取記憶體及有關處理器核心之間的實體距離亦增加存取延時，因而導致系統效能整個降低。
因此，需要改良與先前技術相關聯的發信及/或其他問題。
提供一種用於傳輸信號的系統。系統包含第一處理單元、快取記憶體、及封裝。第一處理單元包含第一接地參考單端發信(GRS)介面電路，及第二處理單元包含第二GRS介面電路。快取記憶體包含第三及第四GRS介面電路。封裝包含一或多個電跡線，其將第一GRS介面耦合至第三GRS介面及將第二GRS介面耦合至第四GRS介面，其中第一GRS介面電路、第二GRS介面電路、第三GRS介面電路、及第四GRS介面電路各經組態以藉由放電在一跡線及接地網路之間的電容器，沿著一或多個電跡線之該一跡線傳輸脈衝。
100‧‧‧接地參考單端發信(GRS)系統
102‧‧‧接地參考單端發信(GRS)系統
105‧‧‧信號線
107‧‧‧接地網路
110‧‧‧GRS傳輸器
112‧‧‧資料驅動器
114‧‧‧資料驅動器
116‧‧‧輸出信號Vout
120‧‧‧襯墊
122‧‧‧襯墊
124‧‧‧襯墊
126‧‧‧襯墊
130‧‧‧GRS接收器
132‧‧‧放大器輸出信號
150‧‧‧GRS傳輸器
152‧‧‧資料驅動器
154‧‧‧資料驅動器
162‧‧‧資料驅動器
172‧‧‧資料驅動器
190‧‧‧多晶片模組(MCM)封裝
262‧‧‧差信號
264‧‧‧輸入信號Vin
266‧‧‧輸入信號GRef
268‧‧‧時脈信號CLK
270‧‧‧GRS接收器單元
272‧‧‧負邊緣觸發正反器
274‧‧‧正邊緣觸發正反器
282‧‧‧輸出信號D1
284‧‧‧輸出信號D0
300‧‧‧收發器對
310‧‧‧收發器單元
312‧‧‧參考時脈
313‧‧‧傳輸資料時脈
314‧‧‧傳輸資料
315‧‧‧接收資料時脈
316‧‧‧接收資料
318‧‧‧接收時脈
322‧‧‧GRS傳輸器
324‧‧‧GRS傳輸器
326‧‧‧GRS接收器
328‧‧‧GRS接收器
332‧‧‧可調整相位延遲
334‧‧‧串聯器
336‧‧‧解串器
338‧‧‧可調整相位延遲
342‧‧‧襯墊
344‧‧‧襯墊
346‧‧‧襯墊
348‧‧‧襯墊
352‧‧‧信號線
354‧‧‧信號線
356‧‧‧信號線
358‧‧‧信號線
362‧‧‧襯墊
364‧‧‧襯墊
366‧‧‧襯墊
368‧‧‧襯墊
370‧‧‧收發器單元
373‧‧‧接收資料時脈
374‧‧‧接收資料
375‧‧‧傳輸資料時脈
376‧‧‧傳輸資料
382‧‧‧GRS接收器
383‧‧‧局部參考時脈
384‧‧‧GRS接收器
386‧‧‧GRS傳輸器
388‧‧‧GRS傳輸器
394‧‧‧解串器
396‧‧‧串聯器
400‧‧‧GRS系統
412‧‧‧晶片
413‧‧‧核心
414‧‧‧晶片
420‧‧‧襯墊
422‧‧‧凸塊
424‧‧‧襯墊
426‧‧‧襯墊
428‧‧‧焊球
430‧‧‧襯墊
432‧‧‧凸塊
434‧‧‧襯墊
436‧‧‧信號線
440‧‧‧襯墊
442‧‧‧凸塊
444‧‧‧襯墊
460‧‧‧GRS收發器
462‧‧‧局部傳輸信號
464‧‧‧GRS收發器
466‧‧‧局部傳輸信號
468‧‧‧信號線
470‧‧‧GRS收發器
472‧‧‧局部傳輸信號
474‧‧‧GRS收發器
476‧‧‧局部傳輸信號
478‧‧‧信號線
500‧‧‧多晶片模組
501‧‧‧多晶片模組
502‧‧‧多晶片模組
503‧‧‧多晶片模組
505‧‧‧多晶片模組
510‧‧‧處理器
512‧‧‧記憶體電路
520‧‧‧GRS鏈路
522‧‧‧GRS鏈路
524‧‧‧GRS鏈路
530‧‧‧處理器核心
531‧‧‧介面匯流排
532‧‧‧GRS介面電路
534‧‧‧GRS介面電路
536‧‧‧仲裁單元
537‧‧‧介面匯流排
538‧‧‧記憶庫
540‧‧‧路由器電路
542‧‧‧GRS介面電路
544‧‧‧GRS介面電路
548‧‧‧GRS介面電路
549‧‧‧GRS介面電路
546‧‧‧交叉開關
566‧‧‧GRS鏈路
572‧‧‧記憶體晶片
574‧‧‧GRS鏈路
580‧‧‧信號
581‧‧‧貫穿晶粒通孔
582‧‧‧信號
583‧‧‧貫穿晶粒通孔
584‧‧‧旋轉中心
600‧‧‧系統
601‧‧‧中央處理器
602‧‧‧通訊匯流排
604‧‧‧主記憶體
606‧‧‧圖形處理器
608‧‧‧顯示器
610‧‧‧次要儲存器
612‧‧‧輸入裝置
CLK‧‧‧時脈信號
C0-C4‧‧‧電容器
C0A-C0B‧‧‧電容器
C1A-C1B‧‧‧電容器
D0‧‧‧輸入資料信號
D1‧‧‧輸入資料信號
inv1-inv3‧‧‧反相器
n1-n2‧‧‧場效電晶體
R1-R4‧‧‧電阻器
RRx‧‧‧終端電阻器
RTx‧‧‧終端電阻器
S01-S06‧‧‧開關
S11-S16‧‧‧開關
S0A-S0H‧‧‧開關
S1A-S1H‧‧‧開關
S20-S24‧‧‧開關
S30-S33‧‧‧開關
S40-S42‧‧‧開關
圖1A根據一具體實施例圖解接地參考單端發信(GRS)系統，其實施基於飛行電容器電荷幫浦的GRS傳輸器；圖1B根據一具體實施例圖解在預充電狀態及兩個不同資料相依驅動狀態中之資料驅動器的操作； 圖1C根據一具體實施例圖解GRS系統，其實施基於雙電容器電荷幫浦的GRS傳輸器；圖1D根據一具體實施例圖解在預充電狀態中之資料驅動器的操作；圖1E根據一具體實施例圖解在不同資料相依驅動狀態中之資料驅動器的操作；圖1F根據一具體實施例圖解基於飛行電容器電荷幫浦之接地參考單端資料驅動器的操作；圖1G根據一具體實施例圖解基於雙電容器電荷幫浦之接地參考單端資料驅動器的操作；圖2A根據一具體實施例圖解例示性接地參考單端接收器；圖2B根據一具體實施例圖解例示性接地參考單端接收器，其經組態以解多工進入資料；圖3根據一具體實施例圖解一對例示性收發器，其經組態以實施接地參考單端發信；圖4A根據一具體實施例圖解多晶片模組封裝的橫截面，該封裝經組態以透過信號線互連兩個晶片；圖4B根據一具體實施例圖解接地參考單端發信系統，其經組態以透過嵌入多晶片模組封裝中的信號線傳輸資料；圖5A根據一具體實施例圖解多晶片模組，其包含兩個處理器與兩個記憶體電路互連以形成點對點拓撲； 圖5B根據一具體實施例圖解多晶片模組，其包含兩個或兩個以上處理器核心與兩個或兩個以上記憶庫互連以形成點對點拓撲；圖5C根據一具體實施例圖解多晶片模組，其包含兩個處理器透過路由器電路與兩個記憶體電路互連；圖5D根據一具體實施例圖解多晶片模組，其包含四個處理器透過兩個路由器電路之網路與四個記憶體電路互連；圖5E根據一具體實施例詳細圖解路由器電路；圖5F根據一具體實施例圖解處理器在多晶片模組內透過多晶片模組封裝耦合至記憶體電路的橫截面圖；圖5G根據一具體實施例圖解組織記憶體晶片信號以便形成堆疊的例示性技術；及圖6圖解可實施各種先前具體實施例之各種架構及/或功能的例示性系統。
提供一種用於在處理器及記憶體裝置之間進行高速、單端發信的技術。接地參考驅動器傳輸具有由對應邏輯狀態決定之極性的脈衝。脈衝穿越信號路徑且由接地參考放大器接收，接地參考放大器放大脈衝以解譯為習用邏輯信號。一組接地參考驅動器及接地參考放大器實施在處理器內的高速介面及在一或多個耦合至處理器之記憶體裝置內的對應介面。高速介面有利地改良在處理器內 的記憶體頻寬，實現高於習用記憶體發信技術所提供的效能及密度系統。
本發明具體實施例實施的系統包含耦合至多晶片封裝的處理器晶片及一或多個記憶體晶片。在處理器晶片及一或多個記憶體晶片之間的內連線透過多晶片封裝路由。至少一個內連線經組態以實施接地參考單端發信(GRS)鏈路。
GRS鏈路實施電荷幫浦驅動器，其經組態以在相關聯信號線上傳輸接地參考脈衝。在一實施方案中，正電荷脈衝指示邏輯一，而負電荷脈衝指示邏輯零。電荷幫浦驅動器藉由強迫瞬變信號電流及接地電流為局部平衡，及藉由每半個時脈週期從電源汲取固定電荷量(與正在傳輸的資料無關)，消除一般與單端發信相關聯的同步切換雜訊(SSN)。脈衝由共同閘極放大器級(經組態以使用局部接地信號作為輸入參考)接收及放大。此組態實質免除共同模式雜訊(單端發信中的主要傳輸錯誤來源)。第二放大器級將給定的接收脈衝轉譯為全擺動邏輯電壓，從而允許所接收脈衝由習用邏輯電路正確解譯為一個或兩個邏輯狀態。在一具體實施例中，GRS接收器包含共同閘極放大器級、第二放大器級、及兩個儲存元件(諸如正反器，其經組態以在交替時脈相位期間擷取接收資料)。
GRS收發器包括GRS驅動器及GRS接收器。GRS收發器透過GRS驅動器傳輸傳出資料及透過GRS接收器接收傳入資料。等時GRS收發器亦可傳輸對傳出資料具有固定相位關係的計時資訊，並可接收對傳入資料具有固定相位關係的計時資訊。
圖1A根據一具體實施例圖解接地參考單端發信(GRS)系統100，其實施基於飛行電容器電荷幫浦的GRS傳輸器110。GRS系統100包括GRS傳輸器110、傳輸路徑(包含信號線105及接地網路107)、及GRS接收器130。在一具體實施例中，GRS傳輸器110包含兩個資料驅動器112、114。輸入資料信號D0及D1基於時脈信號CLK被提交至GRS傳輸器110。資料驅動器112經組態以擷取與輸入D0相關聯的邏輯狀態，及在CLK較低時用對應於輸入D0之邏輯狀態的脈衝驅動輸出信號Vout 116於信號線105上。同樣地，資料驅動器114經組態以擷取與輸入D1相關聯的邏輯狀態，及在CLK較高時用對應於D1之邏輯狀態的脈衝驅動輸出信號Vout 116於信號線105上。沿著信號線105形成對應於來自輸入D0及D1的輸入資料序列的脈衝序列。脈衝序列參照於具有可低於習用邏輯電壓擺動之電壓擺動的接地。GRS接收器130經組態以放大來自信號線105的進入脈衝序列及將脈衝轉譯為習用邏輯電壓擺動，故脈衝可正確解譯為放大器輸出信號132上的邏輯信號。例如，沿著信號線105的脈衝序列可具有正或負一百毫伏的標稱振幅，而若耦合至放大器輸出信號132的邏輯在一千兩百毫伏正供應軌上操作，則放大器輸出信號132可具有相對於接地之一千兩百毫伏至零伏的對應電壓擺動。
在一具體實施例中，GRS傳輸器110在傳輸器晶片上製造，及GRS接收器130在與傳輸器晶片不同的接收器晶片上製造。襯墊120包含接合襯墊，其經組態以將來自傳輸器晶片的輸出信號 Vout 116耦合至信號線105，信號線105被製造為在多晶片模組(MCM)封裝190內的阻抗控制跡線。襯墊122包含接合襯墊，其經組態以將在傳輸器晶片內的局部接地信號耦合至在MCM封裝190內製造的接地網路107。同樣地，襯墊124包含接合襯墊，其經組態以將信號線105耦合至用於接收器晶片內之GRS接收器130的輸入信號，及襯墊126包含接合襯墊，其經組態以將接地網路107耦合至在接收器晶片內的局部接地。終端電阻器RTx耦合在輸出信號Vout 116及在傳輸器晶片內的局部接地之間以吸收進入信號，諸如反射或感應雜訊信號。終端電阻器RRx在輸入上耦合至GRS接收器130以同樣吸收接收器晶片的進入信號。
資料驅動器112包含電容器C0、及開關S01至S06。開關S01使電容器C0的第一節點能夠耦合至正供應軌，而開關S02使電容器C0的第二節點能夠耦合至局部接地網。對資料驅動器112而言，在CLK等於邏輯“1”值時界定的預充電狀態期間，開關S01及S02起作用(閉合)。開關S03使電容器C0的第一節點能夠耦合至GND，而開關S06電容器C0的第二節點使能夠耦合至GND。開關S04使電容器C0的第一節點能夠耦合至Vout 116，而開關S05使電容器C0的第二節點能夠耦合至Vout 116。當CLK等於邏輯“0”值時，開關S04及S06在資料驅動器112將邏輯“1”值驅動至Vout 116時起作用，或開關S03及S05在資料驅動器112將邏輯“0”值驅動至Vout 116時起作用。資料驅動器114包含實質上相等電路拓撲， 只是CLK的意義相反，致使資料驅動器114在CLK等於邏輯“0”值時處於預充電狀態及在CLK等於邏輯“1”值時驅動Vout 116。
在一具體實施例中，開關S01至S06及開關S11至S16係使用單晶互補金屬氧化物半導體(CMOS)裝置製造，諸如增強模式n-通道及p-通道場效電晶體(FET)。在不脫離本發明具體實施例的範疇及精神下，可實施任何技術上可行的邏輯電路拓撲，以將開關S01-S06及開關S11-S16驅動成個別起作用或不起作用狀態。
圖1B根據一具體實施例圖解在預充電狀態及兩個不同資料相依驅動狀態中之資料驅動器112的操作。如圖所示，當CLK等於邏輯“1”值時，資料驅動器112處於預充電狀態，藉此開關S01及S02起作用，且電容器C0充電至大約對應於正供應軌(諸如“VDD”供應軌)的電壓。所有開關S03-S06在預充電狀態期間均不起作用(斷開)。當CLK等於邏輯“0”值時，開關S03-S06中的兩個經組態以將電容器C0耦合至Vout 116，以傳輸具有對應於D0之邏輯值之極性的脈衝。為驅動邏輯“0”值，開關S03及S05被驅動成起作用，藉此耦合相對於接地的負電荷於Vout 116上。為驅動邏輯“1”值，開關S04及S06被驅動成起作用，藉此耦合相對於接地的正電荷於Vout 116上。
圖1C根據一具體實施例圖解GRS系統102，其實施基於雙電容器電荷幫浦的GRS傳輸器150。GRS系統102包括GRS傳輸器150、傳輸路徑(包含信號線105及接地網路107)、及GRS接收器130。在一具體實施例中，GRS傳輸器150包含兩個資料驅動器 152及154。GRS系統102的操作實質上與上文在圖1A及1B中說明之GRS系統100的操作相等，唯資料驅動器152及154的內部拓撲及操作不同。
資料驅動器152包含電容器C0A及C0B、以及開關S0A至S0H。開關S0A使電容器C0A的第一節點能夠耦合至正供應軌，而開關S0C使第一節點能夠耦合至局部接地網。開關S0B使電容器C0A的第二節點能夠耦合至Vout 116，而開關S0D使第二節點能夠耦合至局部接地網。同樣地，開關S0E使電容器C0B的第一節點能夠耦合至正供應軌，而開關S0G使第一節點能夠耦合至局部接地網。開關S0F使電容器C0B的第二節點能夠耦合至Vout 116，而開關S0H使第二節點能夠耦合至局部接地網。
當CLK等於邏輯“1”值時，界定資料驅動器152的預充電狀態。在預充電狀態期間，開關S0A、S0D、S0G、及S0H被驅動成起作用，將電容器C0A預充電至對應於相對於局部接地網之正供應軌的電壓，且預充電電容器C0B以大約沒有任何電荷。當CLK等於邏輯“0”值時，不是電容器C0A耦合至Vout 116以產生負脈衝，就是電容器C0B耦合至Vout 116以產生正脈衝，如下文參考圖1E說明。資料驅動器154包含實質上相等電路拓撲，只是CLK的意義相反，致使資料驅動器154在CLK等於邏輯“0”值時處於預充電狀態及在CLK等於邏輯“1”值時驅動Vout 116。
在一具體實施例中，開關S0A至S0H及開關S1A至S1H係使用單晶CMOS裝置製造，諸如增強模式n-通道及p-通道 FET。在不脫離本發明具體實施例的範疇及精神下，可實施任何技術上可行的邏輯電路拓撲，以將開關S0A-S0H及開關S1A-S1H驅動成個別起作用或不起作用狀態。
圖1D根據一具體實施例圖解在預充電狀態中之資料驅動器152的操作。如圖所示，當CLK等於邏輯“1”值時，開關S0A起作用，將電容器C0A的第一節點耦合至正供應軌，且開關S0D起作用，將電容器C0A的第二節點耦合至局部接地網。同時，開關S0G起作用，將電容器C0B的第一節點耦合至接地，且開關S0H起作用，將電容器C0B的第二節點耦合至接地。在此預充電狀態結束時，電容器C0B係實質上放電。
圖1E根據一具體實施例圖解在不同資料相依驅動狀態中之資料驅動器152的操作。如圖所示，當CLK等於邏輯“0”值及D0等於邏輯“0”值時，開關S0C及S0B經組態以將電容器C0A耦合至Vout 116，以傳輸具有負極性的脈衝。替代地，當CLK等於邏輯“0”值及D0等於邏輯“1”值時，開關S0E及S0F經組態以將電容器C0B耦合至Vout 116，以傳輸具有正極性的脈衝。於此，假設正供應軌至局部接地網具有適當高頻電容耦合，以強迫使瞬變返回電流結合正脈衝的驅動Vout 116通過局部接地網。
現將針對可視設計者或使用者需要而實施或不實施上述構造的各種選擇性架構及特徵，提出更多的解說性資訊。請特別注意，以下資訊是為了解說的目的而提出，因此不應以任何方式被 視為具有限制性。可視需要在排除或包含所述其他特徵的情況下併入任何以下特徵。
圖1F根據一具體實施例圖解基於飛行電容器電荷幫浦之接地參考單端資料驅動器162的操作。資料驅動器162的一或多個實例可經組態以在GRS傳輸器內操作為資料驅動器。例如，資料驅動器162的實例可經組態以取代在圖1A之GRS傳輸器110內的資料驅動器112而操作。同樣地，資料驅動器162的實例可經組態以取代資料驅動器114而操作。
資料驅動器162包括電容器C2、及開關S20、S21、S22、S23、及S24，其經組態以在預充電階段期間預充電電容器C2，及在資料輸出階段期間使電容器C2放電至Vout 116中。在一具體實施例中，資料驅動器162的第一實例經組態以在時脈信號處於邏輯“0”狀態時在預充電階段中操作，及在時脈信號處於邏輯“1”狀態時在資料輸出階段中操作。資料驅動器162的第二實例經組態以在時脈信號處於邏輯“1”狀態時在預充電階段中操作，及在時脈信號處於邏輯“0”狀態時在資料輸出階段中操作。
當資料驅動器162的各實例處於預充電階段時，若D0處於邏輯“1”狀態，則開關S22及S21起作用，而開關S20、S23、及S24不起作用。在預充電階段中時，若D0處於邏輯“0”狀態，則開關S20及S23起作用，而開關S21、S22、及S24不起作用。在資料輸出階段期間，開關S21及S24起作用，而開關S20、S22、及S23不起作用。總之，在預充電階段期間用正或負極性電荷預充電飛 行電容器C2。在資料輸出階段期間，則透過接地及Vout 116將電荷放電。
圖1G根據一具體實施例圖解基於雙電容器電荷幫浦之接地參考單端資料驅動器172的操作。資料驅動器172的一或多個實例可經組態以在GRS傳輸器內操作為資料驅動器。例如，資料驅動器172的實例可經組態以取代在圖1A之GRS傳輸器110內的資料驅動器112而操作。同樣地，資料驅動器162的實例可經組態以取代資料驅動器114而操作。
資料驅動器172包括電容器C3、C4、及開關S30、S31、S32、S33、S40、S41、及S42，其經組態以在預充電階段期間預充電電容器C3及C4，及在資料輸出階段期間將電容器C3、C4之一者放電至Vout 116中。在一具體實施例中，資料驅動器172的第一實例經組態以在時脈信號處於邏輯“0”狀態時在預充電階段中操作，及在時脈信號處於邏輯“1”狀態時在資料輸出階段中操作。資料驅動器172的第二實例經組態以在時脈信號處於邏輯“1”狀態時在預充電階段中操作，及在時脈信號處於邏輯“0”狀態時在資料輸出階段中操作。
當資料驅動器172的各實例處於預充電階段時，開關S30、S33、S40、及S41起作用，及開關S31、S32、及S42不起作用。在資料輸出階段期間，若D0處於邏輯“0”狀態，則開關S31及S32起作用，從而允許電容器C3將負極性電荷放電至Vout 116中。同時，開關S30、S33、及S40-S42不起作用。在資料輸出階段 期間，若D0處於邏輯“1”狀態，則開關S41及S42起作用，從而允許電容器C4將正極性電荷放電至Vout 116中。同時，開關S40及S30-S33不起作用。
圖2A根據一具體實施例圖解例示性GRS接收器130。如圖所示，GRS接收器130接收輸入信號Vin 264及GRef 266，並產生放大器輸出信號132。在一具體實施例中，在Vin 264具有相對於GRef 266之正電壓的到達脈衝表示邏輯“1”，及在Vin 264具有相對於GRef 266之負電壓的到達脈衝表示邏輯“0”。GRS接收器130放大在輸入信號Vin 264及GRef 266之間的差動電壓，以產生對應的差信號262。在一具體實施例中，GRS接收器130經設計以偏壓差信號262以反相器inv3的切換臨限值為中心，因而放大差信號262以根據習用邏輯電壓位準產生放大器輸出信號132。
在一具體實施例中，GRS接收器130包含電阻器R1至R4、反相器inv1至inv3、電容器C2、及場效電晶體n1及n2。電阻器R2及R4可使用任何技術上可行技術實施為可變電阻器。可變電阻器之一例示性實施方案提供電阻值之數位控制且包含一組以並聯組態連接的n-通道FET。各n-通道FET由來自用以建立電阻值之控制字的不同數位控制信號控制。若將控制字定義為二進制數，則在適當設定n-通道FET之大小的情況下，該組n-通道FET的對應電阻值可為單調。在實際實施方案中，電阻器R2及R4被調諧以平衡進入脈衝的終端及由GRS接收器130注入Vin 264及GRef 266的電流。從二進制碼字映射至電阻值的單調簡化達成平衡終端所需的任 何所要數位修整。可實施任何技術上可行技術以調整電阻器R2及R4以達成平衡終端。
電阻器R1及R3亦可使用任何技術上可行技術實施。例如，電阻器R1及R3可實施為被適當偏壓的p-通道FET。反相器inv1及inv2提供增益，而電容器C2用以穩定由反相器inv1及inv2結合電阻器R1及FET n1形成的迴圈。
圖2B根據一具體實施例圖解例示性GRS接收器單元270，其經組態以解多工進入資料。GRS接收器單元270包含GRS接收器130、及儲存元件，儲存元件經組態以擷取及儲存放大器輸出信號132在交替時脈相位上的邏輯狀態，以解多工在輸入信號Vin 264(參考輸入信號GRef 266)上表示為到達脈衝的輸入資料。各輸出信號D0 284及輸出信號D1 282以到達資料脈衝的一半頻率呈現擷取的輸入資料。
在一具體實施例中，儲存元件包含正邊緣觸發正反器274及負邊緣觸發正反器272。如圖所示，正邊緣觸發正反器274經組態以在時脈信號CLK 268的上升邊緣期間擷取D0，而負邊緣觸發正反器272經組態以在CLK 268的下降邊緣期間擷取D1。此組態假設CLK 268及放大器輸出信號132一起轉變及正反器272及274需要比保持時間更多的設定時間。在替代具體實施例中，在CLK 268的下降邊緣擷取D0，而在CLK 268的上升邊緣擷取D1。在其他替代具體實施例中，儲存元件包含位準敏感鎖存器而非正反器。
圖3根據一具體實施例圖解例示性收發器對300，其經組態以實施GRS發信。如圖所示，收發器對300包括收發器單元310透過信號線352、354、356、及358耦合至收發器單元370。信號線352、354、356、及358可製造為嵌入在MCM封裝190內的控制阻抗跡線。收發器310經組態以接收以信號線之一半資料傳輸速率操作的參考時脈312。可調整相位延遲332可在傳輸參考時脈312至GRS傳輸器322、GRS傳輸器324、及串聯器334之前，引入可調整相位延遲。
如圖所示，GRS傳輸器322經組態以透過襯墊342、信號線352、及襯墊362將循序“01”型樣傳輸至GRS接收器382。在一具體實施例中，此“01”型樣以透過襯墊344、信號線354、及襯墊364從GRS傳輸器324傳輸至GRS接收器384之資料的實質上相同相位傳輸。串聯器334以低於參考時脈312的頻率但以對應的較寬平行寬度接收傳輸資料314。例如，若參考時脈312經組態以按10GHz操作，及串聯器334經組態以將十六位元字多工成透過GRS傳輸器324傳輸的兩個位元，則十六位元字可以10GHz除以八或1.25GHz的速率到達。於此，傳輸資料時脈313可由串聯器334產生以按到達傳輸資料314之時序傳送的1.25GHz操作。在此實例中，參考時脈312具有100pS週期，及由GRS傳輸器322及324傳輸的各不同位元具有50pS的單位間隔。
GRS接收器382透過信號線352接收參考時脈312的相位延遲版本並產生局部參考時脈383，其可耦合至GRS接收器384 以擷取信號線354上的到達脈衝。局部參考時脈383亦可耦合至解串器394以擷取及解多工來自GRS接收器384的資料。延伸以上實例，GRS接收器384可擷取局部參考時脈383之交替時脈相位上的到達脈衝(按10GHz操作)，以每100pS產生兩個位元。解串器394經組態以解多工包含來自GRS接收器384之兩個位元的循序資料及產生速率為1.25GHz的對應十六位元字。十六位元字被呈現為接收資料374。解串器394可產生接收資料時脈373以反映接收資料374的適當計時。接收資料374表示傳輸資料314的本機副本。在一具體實施例中，解串器394經組態以沿著字邊界對準到達資料。熟習本技術者將明白，平行資料的串聯化及解串化將需要沿著字邊界對準平行資料，及在不脫離本發明具體實施例的範疇及精神下，本技術中熟知技術可由收發器單元370或相關聯的邏輯實施。
串聯器396擷取到達傳輸資料376及串聯化資料以由GRS傳輸器386透過信號線356傳輸。在一具體實施例中，串聯器396基於局部參考時脈383產生傳輸資料時脈375作為到達傳輸資料376的計時參考。GRS接收器326擷取從信號線356到達的資料，及解串器336將資料解多工成呈現為接收資料316的字。GRS傳輸器388經組態以透過襯墊368、信號線358、及襯墊348將循序“01”型樣傳輸至GRS接收器328。在一具體實施例中，此“01”型樣以透過襯墊366、信號線356、及襯墊346從GRS傳輸器386傳輸至GRS接收器326之資料的實質上相同相位傳輸。GRS接收器328及可調整相位延遲338基於循序“01”型樣產生接收時脈318。在一具 體實施例中，接收資料時脈315由解串器336產生以反映接收資料316的適當計時。
可使用任何技術上可行技術決定可調整相位延遲332及可調整相位延遲338的正確相位延遲值。例如，可調整相位延遲332及可調整相位延遲338的相位延遲值可在鏈路調訓階段期間掃過一系列相位延遲值，藉此決定在調訓期間對應於實質上最小位元錯誤率的相位延遲並用於一般鏈路操作。
儘管在此圖解說明用於在收發器單元310及收發器單元370之間傳輸資料的等時計時模型，但在不脫離本發明具體實施例的範疇及精神下，可實施任何技術上可行計時模型。
圖4A根據一具體實施例圖解MCM封裝190的橫截面，其經組態以透過信號線436使晶片412及晶片414互連。如圖所示，晶片412至少透過接合襯墊420及430、晶片連接凸塊422及432、及接合襯墊424及434耦合至MCM封裝190。同樣地，晶片414至少透過接合襯墊440、晶片連接凸塊442、及接合襯墊444耦合至MCM封裝190。在一具體實施例中，襯墊430、襯墊434、及凸塊432包含圖1A的襯墊120。此外，襯墊440、襯墊444、及凸塊442包含襯墊124，及信號線436包含信號線105。在晶片412內的晶片上信號可透過襯墊420、凸塊422、襯墊424、及襯墊426路由以用於外部連接至印刷電路板(未顯示)。襯墊426耦合至焊球428，其經組態以電及機械耦合襯墊426至電路板上的接合襯墊。MCM封裝190可包括結構及介電核心413。
MCM封裝190可以任何技術上可行材料製造，包括(但不限於)有機纖維、有機聚合物、有機層板、合成物、環氧基板、環氧黏著劑、陶瓷、塑膠、矽或半導體晶性化合物、或任何其組合或合成物。在一具體實施例中，包含MCM封裝190的不同內連線層係分開製造再層壓在一起。在一具體實施例中，將信號線436製造為在MCM封裝190內的阻抗控制跡線。在特定實施方案中，將信號線436製造為阻抗控制條線。
圖4B根據一具體實施例圖解GRS系統400，其經組態以透過製造在圖3之MCM封裝190內的信號線468傳輸資料。如圖所示，GRS收發器460透過信號線468耦合至GRS收發器464。在一具體實施例中，GRS收發器460包含GRS收發器310的實例，及GRS收發器464包含GRS收發器370的實例。在此具體實施例中，局部傳輸信號462至少包含傳輸資料314、接收資料316、及參考時脈312，及局部傳輸信號466包含至少接收資料374及傳輸資料376。在GRS收發器460及GRS收發器464之間的傳輸圖解透過MCM封裝190的晶片間通訊。在特定案例中，由GRS發信促進晶片內通訊。如圖所示，GRS收發器470透過信號線478耦合至GRS收發器474以提供在晶片412內的晶片內通訊。在一具體實施例中，GRS收發器470包含GRS收發器310的實例，及GRS收發器474包含GRS收發器370的實例。
在替代具體實施例中，GRS收發器460及GRS收發器464可包含一或多個GRS傳輸器(諸如GRS傳輸器110)及一或多個 GRS接收器(諸如GRS接收器130)的不同組合。例如，GRS收發器460可實施任意數目的GRS傳輸器以傳輸資料，或可實施在給定GRS傳輸器內之任意數目的資料驅動器以產生對資料進行編碼的脈衝。
本發明具體實施例藉由在圖1A-4B的MCM封裝190內透過封裝內信號線(諸如圖4A的信號線436)將記憶體電路互連至一或多個用戶端，提供對特定記憶體電路之減少的平均存取延時。如技術中已知，具有隔開中繼器之線路的典型晶片上傳播速度的特徵為大約1.4μm/ps。相反地，典型封裝級傳播速度(諸如由信號線436提供)可為大約150μm/ps，這表示相比於晶片上信號線的100倍傳播速度優點。傳播速度之此差異使封裝內信號線能夠有利地對以與用戶端(諸如處理器核心)增加的實體距離布置的記憶體電路提供較低存取延時。例如，在典型處理器系統晶片中，各處理核心可能需要長度為20mm至30mm的跡線，導致使用晶片上內連線的往返時間存取延時為至少28-41ns。若各處理器按1.25GHz操作，則此存取延時表示大約30至50個週期，這還沒將目標記憶體電路所需的額外週期計算在內。相反地，封裝內發信可提供小於1.0ns的往返時間飛行時間延時。亦可實施資料串聯化以減少造成額外延時但對32位元字之資料小於1.0ns的封裝內信號計數。
在一具體實施例中，一或多個處理核心耦合至一或多個記憶體電路，其經組態以操作為處理核心的快取記憶體。以下在圖5A至5E中圖解處理核心及記憶體電路的不同互連拓撲。在一具體實施例中，快取記憶體包含靜態隨機存取記憶體(SRAM)。
圖5A根據一具體實施例圖解多晶片模組500，其包含兩個處理器510與兩個記憶體電路512互連以形成點對點拓撲。記憶體電路512實施快取記憶體，其可由處理器510共用。記憶體電路512透過GRS鏈路520耦合至處理器510。MCM封裝190提供包含GRS鏈路520的信號線，諸如圖4A的信號線436。
如圖所示，處理器510(0)透過GRS鏈路520(0)耦合至記憶體電路512(0)及透過GRS鏈路520(2)耦合至記憶體電路512(1)。同樣地，處理器510(1)透過GRS鏈路520(1)耦合至記憶體電路512(0)及透過GRS鏈路520(3)耦合至記憶體電路512(1)。此組態表示點對點拓撲，因各用戶端處理器510對各記憶體電路512具有直接鏈路。處理器510透過對應的GRS收發器(未顯示)(諸如圖3之收發器單元310的實例)耦合至相關聯的GRS鏈路520。這些GRS收發器整合在對應的處理器510內。同樣地，記憶體電路512透過對應的GRS收發器(未顯示)(諸如收發器單元370的實例)耦合至相關聯的GRS鏈路520。這些GRS收發器整合在對應的記憶體電路512內。
在一具體實施例中，處理器510及記憶體電路512製造在耦合至MCM封裝190的相同晶片內。在其他具體實施例中，處理器510(0)及510(1)係獨立製造之耦合至MCM封裝190的晶片。在特定其他具體實施例中，記憶體電路512(0)及512(1)亦係獨立製造之耦合至MCM封裝190的晶片。
在特定具體實施例中，處理器510經組態以產生分開交易，及記憶體電路512經組態以回應於分開交易。分開交易通訊規範使在處理器510內的多個核心能夠產生及告示多個請求，其可在記憶體電路512處理其他請求時維持待決。
圖5B根據一具體實施例圖解多晶片模組501，其包含兩個或兩個以上處理器核心530與兩個或兩個以上記憶庫538互連以形成點對點拓撲。如圖所示，各核心530透過互連路徑(包含GRS介面電路532、對應的GRS介面電路534及相關聯的仲裁單元536)耦合至各記憶庫538。在一具體實施例中，記憶庫538實施快取記憶體庫。
各核心530可包含一般用途中央處理單元(CPU)的一或多個實例或圖形處理單元(GPU)的一或多個實例。各核心透過介面匯流排531耦合至一組GRS介面電路532。各GRS介面電路532透過相關聯的GRS鏈路522耦合至對應的GRS介面電路534。各GRS鏈路522包含嵌入在MCM封裝190內的信號線，諸如圖4A的信號線436。仲裁器536耦合至與特定記憶庫538相關聯的GRS介面電路534。仲裁單元536經組態以在從GRS介面電路534接收的存取請求中選擇及排程請求以供記憶庫538處理。仲裁單元536將所選擇請求告示記憶庫538，及藉由透過相應GRS介面電路534告示確認，完成所選擇請求的交易。仲裁單元536透過介面匯流排537耦合至記憶庫538。
在一具體實施例中，介面匯流排531及介面匯流排537實施習用邏輯位準，而GRS鏈路522實施先前說明的GRS發信。介面匯流排531上來自核心530的傳出資料被串聯化以在GRS鏈路522上傳輸，而GRS鏈路522上的傳入資料被解串化以透過介面匯流排531傳輸至核心530。到達GRS介面電路534的串聯化資料被解串化以由仲裁單元536處理。仲裁單元536經組態以透過介面匯流排537將包含存取請求的解串化資料傳輸至對應的記憶庫538。仲裁單元536亦經組態以將來自對應記憶庫538的回覆資料傳輸回發出相關聯存取請求的核心530。在一具體實施例中，各GRS介面電路532實施圖3之收發器單元310的實例，及各GRS介面電路534實施收發器單元370的實例。
在一具體實施例中，核心530及相關聯的GRS介面電路532製造於相同的晶片上。在特定具體實施例中，記憶庫538、仲裁單元536及相關聯的介面電路534製造於與核心530相同的晶片上。在此類具體實施例中，GRS鏈路522提供在核心530及記憶庫538之間的較低存取延時。在其他具體實施例中，記憶庫538、仲裁單元536及相關聯的介面電路534製造於與核心530不同的第二晶片上。在此類具體實施例中，GRS鏈路522提供在核心530及記憶庫538之間的較低存取延時。此外，各晶片可小於包含核心及記憶庫二者的晶片。在又其他具體實施例中，包含記憶庫538的快取記憶體單元、相關聯的仲裁單元536、及相關聯的GRS介面電路534製造於獨立晶片上。在特定具體實施例中，一或多個核心530製造 於獨立晶片上，及一或多個快取記憶體單元製造於獨立晶片上。在以上各具體實施例中，各獨立晶片耦合至MCM封裝190。
在特定具體實施例中，核心530經組態以產生分開交易，及仲裁單元536經組態以回應於分開交易。分開交易通訊規範使在核心530內的多個執行緒處理器能夠產生及告示多個請求，其可在由仲裁單元536及記憶庫538處理其他請求時維持待決。
圖5C根據一具體實施例圖解多晶片模組502，其包含兩個處理器510透過路由器電路540與兩個記憶體電路512互連。記憶體電路512實施快取記憶體，其可在處理器510中共用。記憶體電路512及處理器510透過GRS鏈路524耦合至路由器電路540。路由器電路540路由在處理器510及記憶體電路512之間的通訊。
在此為圖解目的顯示兩個處理器510及兩個記憶體電路512，但一般技術者應瞭解，在不脫離本發明具體實施例的範疇及精神下，可實施任意數目的處理器及任意數目的記憶體電路。
MCM封裝190提供包含GRS鏈路524的信號線，諸如圖4A的信號線436。如圖所示，處理器510(0)透過GRS鏈路524(0)耦合至路由器電路540，及處理器510(1)透過GRS鏈路524(2)耦合至路由器電路540。記憶體電路512(0)透過GRS鏈路524(1)耦合至路由器電路540，及記憶體電路512(1)透過GRS鏈路524(3)耦合至路由器電路540。路由器540從處理器510接收存取請求，及將各存取請求傳輸至相應記憶體電路512。當記憶體電路512對給定存取請求產生回覆時，路由器540將回覆傳輸回發出存取請求的處理器。
處理器510透過對應的GRS收發器(未顯示)(諸如圖3之收發器單元310的實例)耦合至相關聯的GRS鏈路524。這些GRS收發器整合在對應的處理器510內。同樣地，記憶體電路512透過對應的GRS收發器(未顯示)(諸如收發器單元370的實例)耦合至相關聯的GRS鏈路520。這些GRS收發器整合在對應的記憶體電路512內。
在一具體實施例中，處理器510、路由器電路540、及記憶體電路512製造於相同晶片內並耦合至MCM封裝190。GRS鏈路524包含在MCM封裝190內的跡線。在其他具體實施例中，處理器510(0)及510(1)係獨立製造之耦合至MCM封裝190的晶片。在特定其他具體實施例中，記憶體電路512(0)及512(1)亦係獨立製造之耦合至MCM封裝190的晶片。在又其他具體實施例中，路由器電路540係耦合至MCM封裝190的獨立製造晶片。
在特定具體實施例中，處理器510經組態以產生分開交易，及記憶體電路512經組態以回應於分開交易。分開交易通訊規範使在處理器510內的多個核心能夠產生及告示多個請求，其可在記憶體電路512處理其他請求時維持待決。
圖5D根據一具體實施例圖解多晶片模組503，其包含四個處理器510透過兩個路由器電路540之網路與四個記憶體電路512互連。記憶體電路512實施快取記憶體，其可在處理器510中共用。記憶體電路512及處理器510透過GRS鏈路524耦合至路由器電路540。路由器電路540(0)透過GRS鏈路566耦合至路由器電路 540(1)。各路由器電路540可路由在直接附接的處理器510及直接附接的記憶體電路512之間的通訊。各路由器電路540亦可透過第二路由器電路540路由在直接附接的處理器510及遠端附接的記憶體電路512之間的通訊。例如，透過路由器540(0)及路由器540(1)路由在處理器510(0)及記憶體電路512(3)之間的通訊
在此為圖解目的顯示四個處理器510、四個記憶體電路512及兩個路由器540，但一般技術者應瞭解，在不脫離本發明具體實施例的範疇及精神下，可實施任意數目的處理器及任意數目的記憶體電路。例如，可實施包含複數個路由器540的多點跳躍網路以互連大量處理器510至大量記憶體電路512。在其他具體實施例中，以包括(但不限於)網格、環面、肥樹(fat-tree)、扁平蝴蝶(flattened butterfly)等的拓撲組態複數個路由器540。
MCM封裝190提供包含GRS鏈路524的信號線，諸如圖4A的信號線436。如圖所示，處理器510(0)透過GRS鏈路524(0)耦合至路由器電路540(0)，及處理器510(1)透過GRS鏈路524(2)耦合至路由器電路540。記憶體電路512(0)透過GRS鏈路524(1)耦合至路由器電路540(0)，及記憶體電路512(1)透過GRS鏈路524(3)耦合至路由器電路540(0)。同樣地，處理器510(2)透過GRS鏈路524(4)耦合至路由器電路540(1)，及處理器510(3)透過GRS鏈路524(6)耦合至路由器電路540(1)。記憶體電路512(2)透過GRS鏈路524(5)耦合至路由器電路540(1)，及記憶體電路512(3)透過GRS鏈路524(7)耦合至路由器電路540。
路由器540(0)經組態以從處理器510(0)-510(1)接收存取請求，及將各存取請求傳輸至目標記憶體電路512。若給定存取請求的目標記憶體電路本機附接至路由器540(0)，諸如記憶體電路512(0)-512(1)，則路由器540(0)將存取請求傳輸至目標記憶體電路。否則，路由器540(0)將存取請求傳輸至路由器電路540(1)。一般而言，存取請求可沿著與目標記憶體電路相關聯的互連路徑路由至路由器電路。在此實例中，路由器540(0)將存取請求傳輸至路由器電路540(1)。
當目標記憶體電路512對給定存取請求產生回覆時，回覆被傳輸回發出存取請求的處理器。在一具體實施例中，對存取請求的回覆遵循對應於與存取請求相關聯之初始路徑的反向路徑。
處理器510透過對應的GRS收發器(未顯示)(諸如圖3之收發器單元310的實例)耦合至相關聯的GRS鏈路524。這些GRS收發器整合在對應的處理器510內。同樣地，記憶體電路512透過對應的GRS收發器(未顯示)(諸如收發器單元370的實例)耦合至相關聯的GRS鏈路524。這些GRS收發器整合在對應的記憶體電路512內。
在一具體實施例中，處理器510、路由器電路540、及記憶體電路512製造於相同晶片內並耦合至MCM封裝190。GRS鏈路524包含在MCM封裝190內的跡線。在其他具體實施例中，處理器510(0)及510(1)係獨立製造之耦合至MCM封裝190的晶片。在特定其他具體實施例中，記憶體電路512(0)及512(1)亦係獨立製造之耦 合至MCM封裝190的晶片。在又其他具體實施例中，路由器電路540係耦合至MCM封裝190的一或多個獨立製造晶片。在特定具體實施例中，處理器510經組態以產生分開交易，及記憶體電路512經組態以回應於分開交易。
圖5E根據一具體實施例詳細圖解路由器電路540。如圖所示，路由器電路540包括：一組GRS介面電路542，其經組態以與圖5C-5D的處理器510通信；及一組GRS介面電路544，其經組態以與記憶體電路512通信。在一具體實施例中，GRS介面電路542實施圖3之收發器單元370的實例，及GRS介面電路544實施收發器單元310的實例。
在一具體實施例中，GRS鏈路524包含十條雙向信號線，其經組態以編碼32位元位址/命令欄位及128位元資料欄位。收發器單元310及370可藉由將信號線356及354結合為一條信號線，同時實施任何熟知方向流控制協定，組態用於雙向操作。具有十條雙向信號線之收發器310的組態將包含GRS傳輸器324的十個實例及GRS接收器326的十個實例。同樣地，具有十條雙向信號線之收發器370的組態將包含GRS傳輸器386的十個實例及GRS接收器384的十個實例。在一替代具體實施例(未顯示)中，各GRS鏈路可使用分離單向信號線。
交叉開關546從一或多個GRS介面電路542、544接收傳入請求。各傳入請求將需要透過GRS介面電路542、544的傳出遞送。一個以上的傳入請求可能需要存取相同的傳出GRS介面電路。 在此類案例中，交叉開關546在競爭請求中進行仲裁並允許對給定GRS介面電路的一個請求存取，同時儲存其他請求於請求佇列中以供後續對GRS介面電路的存取。在不脫離本發明具體實施例的範疇及精神下，可實施用於在GRS介面電路542、544中進行仲裁、佇列及排程的任何技術上可行技術。可在請求佇列變滿時，實施流控制以對進入GRS鏈路施加反壓。
圖5F根據一具體實施例圖解處理器510在多晶片模組505內透過多晶片模組封裝190耦合至至少一個記憶體電路512的橫截面圖。如圖所示，各記憶體電路512包含一或多個記憶體晶片572。在一具體實施例中，記憶體晶片572經製造以包括貫穿晶粒通孔(亦稱為「貫穿矽通孔」或簡稱「矽通孔」)。貫穿晶粒通孔提供從各記憶體晶片572底面至頂面的電連接性，從而允許沿著可在記憶體電路512中穿越各記憶體晶片572的垂直信號路徑形成共同電連接。在一具體實施例中，GRS鏈路574沿著垂直信號路徑耦合至記憶體電路512中的各記憶體晶片572，以提供對各記憶體晶片572的存取。與非堆疊組態相比，堆疊記憶體晶片572可對處理器510提供較高密度快取記憶體。
圖5G根據一具體實施例圖解組織記憶體晶片信號以便形成堆疊的例示性技術。如圖所示，記憶體晶片572(0)耦合至MCM封裝190，及記憶體晶片572(1)以垂直堆疊組態耦合至記憶體晶片572(0)。貫穿晶粒通孔581、583提供來自MCM封裝190上接合襯墊(未顯示)的電連接通過記憶體晶片572(1)。在記憶體晶片572(1) 上方堆疊的額外記憶體晶片可以類似方式連接。此處繪製為空白圓圈的貫穿晶粒通孔581、583用作傳遞連接且不應連接至給定記憶體晶片572上的電路，而繪製為圖黑圓圈的貫穿晶粒通孔則連接至記憶體晶片上的電路。如圖所示，記憶體晶片572(1)繞著旋轉中心584定向為相對於記憶體晶片572(0)的一百八十度。此旋轉允許記憶體晶片572(0)連接至與記憶體晶片572(1)不同組的信號，同時亦允許記憶體晶片572(0)傳遞記憶體晶片572(1)所需的所有所要信號。
如圖所示，各相等記憶體晶片572需要信號580及信號582。在此顯示的例示性系統組態中，記憶體晶片572(0)需要信號580(0)及582(0)，而記憶體晶片572(1)需要信號580(1)及582(1)。在MCM封裝190內的信號580(0)耦合至在記憶體晶片572(0)內的電路，但經過記憶體晶片572(1)。同樣地，信號580(1)經過記憶體晶片572(0)但耦合至在記憶體晶片572(1)內的電路。
可在記憶體晶片572(1)上方另外堆疊額外一或多對的記憶體晶片572，藉此在各額外對內的記憶體晶片572根據記憶體晶片572(0)及572(1)進行定向。在任意對內根據記憶體晶片572(0)定向的各記憶體晶片572將耦合至信號580(0)及582(0)，而根據記憶體晶片572(1)定向的各記憶體晶片572將耦合至信號580(1)及582(1)。
以上實例圖解兩個信號藉此從MCM封裝190分布至各實質上相等記憶體晶片572(0)、572(1)的案例，但熟習技術者應明白，所揭示技術可適用於任意數目的信號及任意數目的記憶體晶 片。更一般而言，可應用此技術以對任何技術上可行的晶片(各經組態以實施任意功能)堆疊提供差分信號分布。
在具有兩對或兩對以上之堆疊晶片的組態中，可要求各晶片具有堆疊內的唯一識別碼以正確回應於控制命令。可實施任何技術上可行技術以建立用於各晶片的唯一識別碼，或替代地，建立用於各晶片的唯一成對號碼。在一具體實施例中，各記憶體晶片572包括用於接收傳入識別信號的貫穿晶粒通孔及用於傳輸傳出識別信號的接合襯墊。接合襯墊經組態以按一百八十度定向對準貫穿晶粒通孔。以此方式，記憶體晶片572(0)可從MCM封裝190(諸如從處理器510)接收傳入識別信號。記憶體晶片572(0)接著可透過接合襯墊(耦合至在記憶體晶片572(1)內的貫穿晶粒通孔)傳輸傳出識別信號。此識別信號變成在記憶體晶片572(1)內的傳入識別信號。可使用此技術識別在任意晶片堆疊內的各晶片，使透過共用實體信號(諸如平行GRS通道572)傳輸的命令能夠僅以識別的目標晶片為目標。
如上述，在記憶體電路512內的各記憶體晶片572可實質上相等。這表示勝於特定先前技術堆疊解決方案(其需要兩個或兩個以上不同版本的堆疊記憶體晶片)的優點。此不同版本可包括用於堆疊的鏡像或「奇數」及「偶數」版本。
圖6圖解可實施各種先前具體實施例之各種架構及/或功能的例示性系統600。如圖所示，提供包括至少一個中央處理器601的系統600，該處理器連接至通訊匯流排602。通訊匯流排602 可使用任何合適協定實施，諸如PCI(週邊組件互連)、PCI-Express、AGP(加速圖形埠)、HyperTransport、或任何其他匯流排或點對點通訊協定。系統600亦包括主記憶體604。控制邏輯(軟體)及資料係儲存於主記憶體604中，該記憶體可採用隨機存取記憶體(RAM)的形式。
系統600亦包括輸入裝置612、圖形處理器606、及顯示器608(即習用CRT(陰極射線管)、LCD(液晶顯示器)、LED(發光二極體)、電漿顯示器等)。可自輸入裝置612(如，鍵盤、滑鼠、觸控板、麥克風等)接收使用者輸入。在一具體實施例中，圖形處理器606可包括複數個著色器模組、光柵化模組等。上述每個模組甚至可位在單一半導體平台上以形成圖形處理單元(GPU)。
在本說明中，單一半導體平台是指單獨的一元半導體式積體電路或晶片。注意，用語「單一半導體平台」亦可指連接性增加的多晶片模組，其模擬晶片上操作且做出實質上的改良勝於利用傳統的中央處理單元(CPU)及匯流排實施方案。當然，各種模組亦可根據使用者的需要而分開設置或以半導體平台的各種組合設置。
系統600亦可包括次要儲存器610。次要儲存器610包括例如：硬碟機及/或可卸除式儲存機，後者表示軟碟機、磁帶機、光碟機、數位多功能光碟(DVD)機、記錄裝置、通用串列匯流排(USB)快閃記憶體。可卸除式儲存機以熟知方式自可卸除式儲存單元讀取及/或寫入至可卸除式儲存單元。電腦程式、或電腦控制邏輯演算法可儲存在主記憶體604及/或次要儲存器610中。此類電腦程式在執 行時，可讓系統600執行各種功能。主記憶體604、儲存器610及/或任何其他儲存器為電腦可讀媒體的可能範例。
在一具體實施例中，各種先前圖式的架構及/或功能可在以下背景中實施：中央處理器601、圖形處理器606、能夠實現中央處理器601及圖形處理器606二者功能之至少一部分的積體電路(未顯示)、晶片組(即一組設計可作為執行相關功能之單元運作及銷售的積體電路等)、及/或任何其他用於此用途的積體電路。
還有，各種先前圖式的架構及/或功能可在以下背景中實施：一般電腦系統、電路板系統、專用於娛樂的遊戲機系統、特定應用系統、及/或任何其他理想系統。例如，系統600可採取以下形式：桌上型電腦、膝上型電腦、伺服器、工作站、遊戲機、嵌入式系統、及/或任何其他類型的邏輯。還有，系統600可採取各種其他裝置的形式，包括但不限於：個人數位助理(PDA)裝置、行動電話裝置、電視等。
再者，雖然未顯示，但系統600為了通訊目的，可耦合至網路(如，電信網路、區域網路(LAN)、無線網路、諸如網際網路的廣域網路(WAN)、對等網路、有線電視網路等)。
在一具體實施例中，將在匯流排602內的特定信號實施為GRS信號，如上文在圖1A-3中所說明。在一具體實施例中，將中央處理器601實施為圖5A的處理器510(0)-510(1)。在另一具體實施例中，將圖形處理器606實施為處理器510(0)-510(1)。在又另一 具體實施例中，將中央處理器601實施為處理器510(0)，及將圖形處理器606實施為處理器510(1)。
儘管上文已經說明各種具體實施例，但應明白，這些具體實施例僅以舉例而非限制的方式呈現。因此，上述例示性具體實施例的任何一項不應限制較佳具體實施例的廣度及範疇，而只能按照以下申請專利範圍及其等效物加以定義。
190‧‧‧多晶片模組(MCM)封裝
522‧‧‧GRS鏈路
530‧‧‧處理器核心
531‧‧‧介面匯流排
532‧‧‧GRS介面電路
534‧‧‧GRS介面電路
536‧‧‧仲裁單元
537‧‧‧介面匯流排
538‧‧‧記憶庫

Claims (19)

  1. 一種系統，包含：一第一處理單元，包含一第一接地參考單端發信(GRS)介面電路；一第一快取記憶體，包含一第二GRS介面電路；及一多晶片模組(MCM)封裝，經組態以包括一接地網路與將該第一GRS介面電路耦合至該第二GRS介面電路的一或多個電跡線；其中該第一GRS介面電路及該第二GRS介面電路各經組態以沿著該一或多個電跡線之一跡線傳輸一脈衝，上述傳輸該脈衝藉由將在該一跡線與該接地網路之間的一電容器放電而達成，並且與傳輸該脈衝相關的電流是在該一跡線與該接地網路之間局部平衡。
  2. 如申請專利範圍第1項所述之系統，其中該電容器上的一正電荷節點耦合至該一跡線及該電容器上的一負電荷節點耦合至該接地網路以產生表示一邏輯值為一的一脈衝。
  3. 如申請專利範圍第1項所述之系統，其中該電容器上的一負電荷節點耦合至該一跡線及該電容器上的一正電荷節點耦合至該接地網路以產生表示一邏輯值為零的一脈衝。
  4. 如申請專利範圍第1項所述之系統，其中該第一快取記憶體包含經製造以包括兩個或兩個以上貫穿晶粒通孔之記憶體晶片的一堆疊。
  5. 如申請專利範圍第1項所述之系統，其中該第一快取記憶體包含記憶體晶片的一堆疊，其中記憶體晶片的該堆疊的一第一記憶體晶片經製造以包括耦合至該第一記憶體晶片內之電路的一第一貫穿晶粒通孔，其中一第二貫穿晶粒通孔經組態耦合通過該第一記憶體晶片的一傳遞通過信號，其中該第一貫穿晶粒通孔配置於一位置處，其當該第一記憶體晶片在繞著一旋轉中心旋轉一百八十度時，實質上與該第二貫穿晶粒通孔重疊。
  6. 如申請專利範圍第5項所述之系統，其中其中記憶體晶片的該堆疊另外包含一第二記憶體晶片，經組態以包含該第二GRS介面電路，該第二GRS介面電路耦合至該傳遞通過信號。
  7. 如申請專利範圍第1項所述之系統，其中該第一快取記憶體包含靜態隨機存取記憶體(SRAM)。
  8. 如申請專利範圍第1項所述之系統，其中該第一GRS介面電路包含一雙向收發器電路。
  9. 如申請專利範圍第8項所述之系統，其中該雙向收發器電路經組態以串聯化傳出資料及解串化傳入資料。
  10. 如申請專利範圍第1項所述之系統，另外包含一第二處理單元，其包含一第三GRS介面電路，及其中該第一快取記憶體另外包含一第四GRS介面電路，及該一或多個電跡線將該第三GRS介面電路耦合至該第四GRS介面電路。
  11. 如申請專利範圍第10項所述之系統，另外包含一第二快取記憶體，其包含一第五GRS介面電路及一第六GRS介面電路，其中該第一處理單元包含一第七GRS介面電路，及該第二處理單元包含一第八GRS介面電路，及該一或多個電跡線將該第七GRS介面電路耦合至該第五GRS介面電路，及將該第八GRS介面電路耦合至該第六GRS介面電路。
  12. 如申請專利範圍第10項所述之系統，其中該第一處理單元包含一中央處理單元，及該第二處理單元包含一圖形處理單元。
  13. 如申請專利範圍第1項所述之系統，其中該一或多個電跡線透過一第一路由器電路將該第一GRS介面電路互連至該第二GRS介面電路。
  14. 如申請專利範圍第13項所述之系統，其中該第一路由器電路經組態以從一傳入GRS介面電路傳輸資料至一傳出GRS介面電路。
  15. 如申請專利範圍第14項所述之系統，其中該第一路由器電路經組態以透過一第三GRS介面電路傳輸資料至一第二路由器電路。
  16. 如申請專利範圍第13項所述之系統，另外包含耦合至該第一路由器電路的一第二快取記憶體。
  17. 如申請專利範圍第1項所述之系統，其中該第一快取記憶體包含複數個庫、及耦合在一第一庫及該第二GRS介面電路之間的一仲裁電路。
  18. 如申請專利範圍第1項所述之系統，其中該MCM封裝包含一有機基板。
  19. 如申請專利範圍第1項所述之系統，其中該MCM封裝包括一矽基板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10372338B2 (en) 2017-04-13 2019-08-06 Silicon Motion, Inc. Memory controller and data processing circuit with improved system efficiency
TWI676104B (zh) * 2017-04-13 2019-11-01 慧榮科技股份有限公司 記憶體控制器與資料儲存裝置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104679615A (zh) * 2013-11-26 2015-06-03 英业达科技有限公司 总线压力测试系统及其方法
KR20220112968A (ko) 2021-02-05 2022-08-12 삼성전자주식회사 출력 드라이버 및 이를 포함하는 반도체 메모리 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030208668A1 (en) * 2002-05-02 2003-11-06 To Hing Y. Single-ended memory interface system
TW200423374A (en) * 2003-02-24 2004-11-01 Kanji Otsuka Electronic circuit device
TW200832898A (en) * 2007-01-18 2008-08-01 Moxa Technologies Co Ltd Network auto-impedance matching system
US20080219037A1 (en) * 2007-03-07 2008-09-11 Infineon Technologies Ag Integrated circuit, memory device, method of operating an integrated circuit, and method of designing an integrated circuit
US20090031078A1 (en) * 2007-07-27 2009-01-29 Lidia Warnes Rank sparing system and method
US20100202202A1 (en) * 2008-04-23 2010-08-12 Micron Technology, Inc. Adjusting for charge loss in a memory
US20110233741A1 (en) * 2010-03-26 2011-09-29 Kabushiki Kaisha Toshiba Semiconductor memory device and manufacturing the same
US20110309475A1 (en) * 2010-06-18 2011-12-22 Samsung Electronics Co., Ltd. Three-dimensional stacked structure semiconductor device having through-silicon via and signaling method for the semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2307310Y (zh) * 1997-07-16 1999-02-10 林江 位总线网络板
EP3540736B1 (en) * 2006-12-14 2023-07-26 Rambus Inc. Multi-die memory device
US7975109B2 (en) * 2007-05-30 2011-07-05 Schooner Information Technology, Inc. System including a fine-grained memory and a less-fine-grained memory
FR2921507B1 (fr) * 2007-09-26 2011-04-15 Arteris Dispositif de memoire electronique
JP5102789B2 (ja) * 2009-01-16 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置及びデータプロセッサ
US8578110B2 (en) * 2010-10-12 2013-11-05 Hitachi, Ltd. Memory data backup system and memory data backup control method

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030208668A1 (en) * 2002-05-02 2003-11-06 To Hing Y. Single-ended memory interface system
TW200423374A (en) * 2003-02-24 2004-11-01 Kanji Otsuka Electronic circuit device
TW200832898A (en) * 2007-01-18 2008-08-01 Moxa Technologies Co Ltd Network auto-impedance matching system
US20080219037A1 (en) * 2007-03-07 2008-09-11 Infineon Technologies Ag Integrated circuit, memory device, method of operating an integrated circuit, and method of designing an integrated circuit
US20090031078A1 (en) * 2007-07-27 2009-01-29 Lidia Warnes Rank sparing system and method
US20100202202A1 (en) * 2008-04-23 2010-08-12 Micron Technology, Inc. Adjusting for charge loss in a memory
US20110233741A1 (en) * 2010-03-26 2011-09-29 Kabushiki Kaisha Toshiba Semiconductor memory device and manufacturing the same
US20110309475A1 (en) * 2010-06-18 2011-12-22 Samsung Electronics Co., Ltd. Three-dimensional stacked structure semiconductor device having through-silicon via and signaling method for the semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10372338B2 (en) 2017-04-13 2019-08-06 Silicon Motion, Inc. Memory controller and data processing circuit with improved system efficiency
TWI676104B (zh) * 2017-04-13 2019-11-01 慧榮科技股份有限公司 記憶體控制器與資料儲存裝置
US10866736B2 (en) 2017-04-13 2020-12-15 Silicon Motion, Inc. Memory controller and data processing circuit with improved system efficiency

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