CN104102616A - 接地参考单端存储器互连 - Google Patents

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Abstract

提供了接地参考单端存储器互连并且提供了用于传送信号的系统。系统包括第一处理单元、高速缓存存储器和封装。第一处理单元包括第一接地参考单端信令（GRS）接口电路，并且第二处理单元包括第二GRS接口电路。高速缓存存储器包括第三和第四GRS接口电路。封装包括将第一GRS接口耦连到第三GRS接口并且将第二GRS接口耦连到第四GRS接口的一个或多个电迹线，其中第一GRS接口电路、第二GRS接口、第三GRS接口和第四GRS接口电路每个配置为通过将一个迹线与接地网络之间的电容器放电来沿一个或多个电迹线中的一个迹线传送脉冲。

Description

接地参考单端存储器互连
技术领域
本发明涉及数字信令，并且更具体地，涉及接地参考单端信令。
背景技术
连续几代的计算系统典型地要求较高性能以及在许多情况下经减小的大小和经降低的整体功耗。典型的计算系统包括中央处理单元、图形处理单元以及高容量存储器子系统，诸如一个或多个动态随机存取存储器（DRAM）设备。为了达到高水平的集成和小型化，常规计算系统将一个或多个通用中央处理单元（CPU）核心和一个或多个图形处理单元（GPU）核心集成在耦连到一个或多个DRAM芯片的单个处理器系统芯片上。典型地实现一个或多个层级的高速的高速缓存存储器以降低与访问存储在DRAM中的数据相关联的相对长的平均时延。第一级高速缓存典型地布置为物理上紧密靠近处理器系统芯片内的每个核心，以提供对经高速缓存的数据的相对快速的访问。附加的高速缓存存储器级可以以离每个核心增加的物理距离集成在处理器系统芯片中，以在每个第一级高速缓存与DRAM之间提供较大但典型地稍慢的高速缓存存储器池。
常规的片上互连信令表征为具有相对慢的传播速度，即使是在较高的金属水平下。对于将处理器核心互连到高速缓存存储器所要求的较长片上迹线（trace）而言，相对慢的传播速度变得日益显著。因此，高速缓存存储器与相关的处理器核心之间的增加的物理距离也增加访问时延，其可导致系统性能的整体降低。
因此，存在对于改进信令和/或与现有技术相关联的其他问题的需要。
发明内容
提供了用于传送信号的系统。系统包括第一处理单元、高速缓存存储器以及封装。第一处理单元包括第一接地参考单端信令（GRS）接口电路，并且第二处理单元包括第二GRS接口电路。高速缓存存储器包括第三和第四GRS接口电路。封装包括将第一GRS接口耦连到第三GRS接口并且将第二GRS接口耦连到第四GRS接口的一个或多个电迹线，其中第一GRS接口电路、第二GRS接口、第三GRS接口和第四GRS接口电路每个配置为通过将一个迹线与接地网络之间的电容器放电来沿一个或多个电迹线中的一个迹线传送脉冲。
附图说明
图1A示出根据一个实施例的接地参考单端信令（GRS）系统，其基于飞跨电容器电荷泵实现GRS传送器；
图1B示出根据一个实施例的、预充电状态和两个不同的数据依赖型驱动状态中的数据驱动器的操作；
图1C示出根据一个实施例的、基于双电容器式电荷泵实现GRS传送器的GRS系统；
图1D示出根据一个实施例的、预充电状态中的数据驱动器的操作；
图1E示出根据一个实施例的、不同的数据依赖型驱动状态中的数据驱动器的操作；
图1F示出根据一个实施例的、基于飞跨电容器电荷泵的接地参考单端数据驱动器的操作；
图1G示出根据一个实施例的、基于双电容器式电荷泵的接地参考单端数据驱动器的操作；
图2A示出根据一个实施例的示例性接地参考单端接收器；
图2B示出根据一个实施例的、配置为解多路复用传入数据的示例性接地参考单端接收器；
图3示出根据一个实施例的、配置为实现接地参考单端信令的示例性收发器对；
图4A示出根据一个实施例的、配置为通过信号线将两个芯片互连的多芯片模块封装的横截面；
图4B示出根据一个实施例的、配置为通过嵌入多芯片模块封装内的信号线传送数据的接地参考单端信令系统；
图5A示出根据一个实施例的、包括与两个存储器电路互连以形成点对点拓扑的两个处理器的多芯片模块；
图5B示出根据一个实施例的、包括经互连以形成点对点拓扑的两个或更多个存储器库和两个或更多个处理器核心的多芯片模块；
图5C示出根据一个实施例的、包括通过路由（router）电路与两个存储器电路互连的两个处理器的多芯片模块；
图5D示出根据一个实施例的、包括通过两个路由电路的网络与四个存储器电路互连的四个处理器的多芯片模块；
图5E更详细地示出根据一个实施例的路由电路；
图5F示出根据一个实施例的、通过多芯片模块封装耦连到存储器电路的多芯片模块内的处理器的横截面视图；
图5G示出根据一个实施例的、用于组织存储器芯片信号用于堆叠的示例性技术；以及
图6示出在其中可实现各先前实施例的各架构和/或功能性的示例性系统。
具体实施方式
提供了用于在处理器与存储器设备之间的高速单端信令的技术。接地参考驱动器传送具有由相应逻辑状态所确定的极性的脉冲。脉冲穿过信号路径并且由接地参考放大器接收，所述接地参考放大器放大脉冲用于解释为常规逻辑信号。一组接地参考驱动器和接地参考放大器实现处理器内的高速接口以及耦连到处理器的一个或多个存储器设备内的相应接口。高速接口有利地改进处理器内的存储器带宽，这相比由常规存储器信令技术所提供的系统使能更高性能和更高密度的系统。
本发明的实施例实现包括处理器芯片以及耦连到多芯片封装的一个或多个存储器芯片的系统。处理器芯片与一个或多个存储器芯片之间的互连通过多芯片封装来路由。互连中的至少一个配置为实现接地参考单端信令（GRS）链路。
GRS链路实现配置为在相关联的信号线上传送接地参考脉冲的电荷泵驱动器。在一个实现方案中，正电荷的脉冲指示逻辑1，而负电荷的脉冲指示逻辑0。电荷泵驱动器独立于所传送的数据通过迫使瞬态信号电流和接地电流被本地平衡以及通过每半个时钟周期从电源拉动恒定量的电荷来消除通常与单端信令相关联的同步开关噪声（SSN）。脉冲由配置为将本地接地信号用作输入参考的共栅放大器级接收和放大。该配置提供对共模噪声的大致免疫，该共模噪声为单端信令中的传送错误的主要来源。第二放大器级将给定的所接收脉冲转译成全摆幅逻辑电压，这允许所接收脉冲被常规逻辑电路适当地解释为一个或两个逻辑状态。在一个实施例中，GRS接收器包括共栅放大器级、第二放大器级以及配置为在交替的时钟相位期间采集所接收数据的两个存储元件，诸如触发器。
GRS收发器包括GRS驱动器和GRS接收器。GRS收发器通过GRS驱动器传送出站数据并且通过GRS接收器接收入站数据。等时（isochronous）GRS收发器还可以传送具有对于出站数据的固定相位关系的计时信息并且接收具有对于入站数据的固定相位关系的计时信息。
图1A示出根据一个实施例的、基于飞跨电容器电荷泵实现GRS传送器110的接地参考单端信令（GRS）系统100。GRS系统100包括GRS传送器110、包括信号线105和接地网络107的传送路径以及GRS接收器130。在一个实施例中，GRS传送器110包括两个数据驱动器112、114。输入数据信号D0和D1基于时钟信号CLK而呈现到GRS传送器110。数据驱动器112配置为采集与输入D0相关联的逻辑状态以及当CLK为低时利用与输入D0的逻辑状态相对应的脉冲将输出信号Vout116驱动到信号线105上。类似地，数据驱动器114配置为采集与输入D1相关联的逻辑状态以及当CLK为高时利用与D1的逻辑状态相对应的脉冲将输出信号Vout116驱动到信号线105上。沿信号线105形成与来自输入D0和D1的输入数据序列相对应的脉冲序列。脉冲序列以接地作为参考，其具有可以比常规逻辑电压摆幅更低的电压摆幅。GRS接收器130配置为放大来自信号线105的传入的脉冲序列并且将脉冲转译为常规逻辑电压摆幅，这样脉冲可以适当地解释为放大器输出信号132上的逻辑信号。例如，沿信号线105的脉冲序列可具有加或减一百毫伏的标称振幅，而如果耦连到放大器输出信号132的逻辑操作在一千二百毫伏正供电轨上，那么放大器输出信号132就地而言可具有相应的一千二百毫伏到零伏的电压摆幅。
在一个实施例中，GRS传送器110制造在传送器芯片上，并且GRS接收器130制造在与传送器芯片相异的接收器芯片上。垫120包括配置为将输出信号Vout116从传送器芯片耦连到信号线105的结合垫，信号线105制造为多芯片模块（MCM）封装190内的阻抗控制的迹线。垫122包括配置为将传送器芯片内的本地接地信号耦连到制造在MCM封装190内的接地网络107的结合垫。类似地，垫124包括配置为将信号线105耦连到用于接收器芯片内的GRS接收器130的输入信号的结合垫，并且垫126包括配置为将接地网络107耦连到接收器芯片内的本地接地的结合垫。终端电阻RTx耦连在输出信号Vout116与传送器芯片内的本地接地之间以吸收传入信号，诸如反射或感应噪声信号。终端电阻RRx跨到GRS接收器130的输入耦连以类似地吸收接收器芯片处的传入信号。
数据驱动器112包括电容器C0以及开关S01到S06。开关S01使电容器C0的第一节点能够耦连到正供电轨，而开关S02使电容器C0的第二节点能够耦连到本地接地网。开关S01和S02在当CLK等于逻辑“1”值时所定义的用于数据驱动器112的预充电状态期间是活动的（闭合的）。开关S03使电容器C0的第一节点能够耦连到GND，而开关S06使电容器C0的第二节点能够耦连到GND。开关S04使电容器C0的第一节点能够耦连到Vout116，而开关S05使电容器C0的第二节点能够耦连到Vout116。当CLK等于逻辑“0”值时，开关S04和S06当数据驱动器112将逻辑“1”值驱动到Vout116时是活动的，或者S03和S05当数据驱动器112将逻辑“0”值驱动到Vout116时是活动的。数据驱动器114包括大致同样的电路拓扑，以对CLK的反相的感测，使得数据驱动器114当CLK等于逻辑“0”值时处于预充电状态以及当CLK等于逻辑“1”值时驱动Vout116。
在一个实施例中，开关S01到S06以及开关S11到S16使用单片互补金属氧化物半导体（CMOS）器件制造，诸如增强型n沟道和p沟道场效应晶体管。可以实现任何技术上可行的逻辑电路拓扑来将开关S01-S06以及开关S11-S16驱动到各自地活动或不活动状态中而不脱离本发明的实施例的范围和精神。
图1B示出根据一个实施例的、预充电状态和两个不同的数据依赖型驱动状态中的数据驱动器112的操作。如所示，当CLK等于逻辑“1”值时，数据驱动器112处于预充电状态中，借以开关S01和S02是活动的并且电容器C0充电到与正供电轨诸如“VDD”供电轨接近相对应的电压。所有开关S03-S06在预充电状态期间是不活动的（打开的）。当CLK等于逻辑“0”值时，开关S03-S06中的两个配置为将电容器C0耦连到Vout116以传送具有与用于D0的逻辑值相对应的极性的脉冲。为了驱动逻辑“0”值，驱动开关S03和S05活动，从而将相对于接地的负电荷耦连到Vout116上。为了驱动逻辑“1”值，驱动开关S04和S06活动，从而将相对于接地的正电荷耦连到Vout116上。
图1C示出根据一个实施例的、基于双电容器式电荷泵实现GRS传送器150的GRS系统102。GRS系统102包括GRS传送器150、包括信号线105和接地网络107的传送路径以及GRS接收器130。在一个实施例中，GRS传送器150包括两个数据驱动器152和154。除数据驱动器152和154的内部拓扑和操作之外，GRS系统102的操作与以上在图1A和1B中所描述的GRS系统100的操作是大致同样的。
数据驱动器152包括电容器C0A和C0B，以及开关S0A到开关S0H。开关S0A使电容器C0A的第一节点能够耦连到正供电轨，而开关S0C使第一节点能够耦连到本地接地网。开关S0B使电容器C0A的第二节点能够耦连到Vout116，而开关S0D使第二节点能够耦连到本地接地网。类似地，开关S0E使电容器C0B的第一节点能够耦连到正供电轨，而开关S0G使第一节点能够耦连到本地接地网。开关S0F使电容器C0B的第二节点能够耦连到Vout116，而开关S0H使第二节点能够耦连到本地接地网。
用于数据驱动器152的预充电状态当CLK等于逻辑“1”值时被定义。在预充电状态期间，驱动开关S0A、S0D、S0G以及S0H活动，预充电电容器C0A到与相对于本地接地网的正供电轨相对应的电压，并且预充电电容器C0B到接近没有电荷。当CLK等于逻辑“0”值时，或者电容器C0A耦连到Vout116以生成负脉冲或者电容器C0B耦连到Vout116以生成正脉冲，如下文结合图1E所描述的。数据驱动器154包括大致同样的电路拓扑，以对CLK的反相的感测，使得数据驱动器154当CLK等于逻辑“0”值时处于预充电状态并且当CLK等于逻辑“1”值时驱动Vout116。
在一个实施例中，开关S0A到S0H以及开关S1A到S1H使用单片CMOS器件来制造，诸如增强型n沟道和p沟道FET。可以实现任何技术上可行的逻辑电路拓扑来将开关S0A-S0H以及开关S1A-S1H驱动到各自地活动或不活动状态中而不脱离本发明的实施例的范围和精神。
图1D示出根据一个实施例的、预充电状态中的数据驱动器152的操作。如所示，当CLK等于逻辑“1”值时，开关S0A是活动的，这将电容器C0A的第一节点耦连到正供电轨，并且开关S0D是活动的，这将电容器C0A的第二节点耦连到本地接地网。同时，开关S0G是活动的，这将电容器C0B的第一节点耦连到接地，并且开关S0H是活动的，这将电容器C0B的第二节点耦连到接地。到该预充电状态结束时，电容器C0B被大致放电。
图1E示出根据一个实施例的、不同的数据依赖型驱动状态中的数据驱动器152的操作。如所示，当CLK等于逻辑“0”值并且D0等于逻辑“0”值时，开关S0C和S0B配置为将电容器C0A耦连到Vout116以传送具有负极性的脉冲。可替代地，当CLK等于逻辑“0”值并且D0等于逻辑“1”值时，开关S0E和S0F配置为将电容器C0B耦连到Vout116以传送具有正极性的脉冲。在这里，正供电轨假定为具有足够的高频电容性而耦连到本地接地网以结合以正脉冲驱动Vout116来迫使瞬态返回电流通过本地接地网。
现在将关于各可选架构和特征来阐述更多示例性的信息，根据设计者或用户的期望可以采用或可以不采用所述架构和特征来实现前述的框架。应该强烈注意的是，下面的信息出于示例性的目的而阐述并且其不应该被认为是以任何方式进行限制。下面特征中的任何一个可以可选地合并，排除或不排除所述的其他特征。
图1F示出根据一个实施例的、基于飞跨电容器电荷泵的接地参考单端数据驱动器162的操作。数据驱动器162的一个或多个实例可配置为操作为GRS传送器内的数据驱动器。例如，数据驱动器162的实例可配置为代替图1A的GRS传送器110内的数据驱动器112进行操作。类似地，数据驱动器162的实例可配置为代替数据驱动器114进行操作。
数据驱动器162包括电容器C2和开关S20、S21、S22、S23以及S24，其配置为在预充电相位期间对电容器C2预充电，以及在数据输出相位期间将电容器C2放电到Vout116中。在一个实施例中，数据驱动器162的第一实例配置为当时钟信号处于逻辑“0”状态中时在预充电相位中进行操作，以及当时钟信号处于逻辑“1”状态中时在数据输出相位中进行操作。数据驱动器162的第二实例配置为当时钟信号处于逻辑“1”状态中时在预充电相位中进行操作，以及当时钟信号处于逻辑“0”状态中时在数据输出相位中进行操作。
当数据驱动器162的每个实例处于预充电相位中时，如果D0处于逻辑“1”状态中，那么开关S22和S21是活动的，而开关S20、S23以及S24是不活动的。当在预充电相位中时，如果D0处于逻辑“0”状态中，那么开关S20和S23是活动的，而开关S21、S22和S24是不活动的。在数据输出相位期间，开关S21和S24是活动的，而开关S20、S22和S23是不活动的。总而言之，飞跨电容器C2在预充电相位期间以或者正极性电荷或者负极性电荷进行预充电。电荷然后在数据输出相位期间通过接地和Vout116进行放电。
图1G示出根据一个实施例的、基于双电容器式电荷泵的接地参考单端数据驱动器172的操作。数据驱动器172的一个或多个实例可配置为操作为GRS传送器内的数据驱动器。例如，数据驱动器172的实例可配置为代替图1A的GRS传送器110内的数据驱动器112进行操作。类似地，数据驱动器162的实例可配置为代替驱动器114进行操作。
数据驱动器172包括电容器C3、C4和开关S30、S31、S32、S33、S40、S41以及S42，其配置为在预充电相位期间对电容器C3和C4预充电，并且在数据输出相位期间将电容器C3、C4中的一个放电到Vout116中。在一个实施例中，数据驱动器172的第一实例配置为当时钟信号处于逻辑“0”状态中时在预充电相位中进行操作，以及当时钟信号处于逻辑“1”状态中时在数据输出相位中进行操作。数据驱动器172的第二实例配置为当时钟信号处于逻辑“1”状态中时在预充电相位中进行操作，以及当时钟信号处于逻辑“0”状态中时在数据输出相位中进行操作。
当数据驱动器172的每个实例处于预充电相位中时，开关S30、S33、S40以及S41是活动的，并且开关S31、S32以及S42是不活动的。在数据输出相位期间，如果D0处于逻辑“0”状态中，那么开关S31和S32是活动的，这允许电容器C3将负极性电荷放电到Vout116中。同时，开关S30、S33以及S40-S42是不活动的。在数据输出相位期间，如果D0处于逻辑“1”状态中，那么开关S41和S42是活动的，这允许电容器C4将正极性电荷放电到Vout116中。同时，开关S40和S30-S33是不活动的。
图2A示出根据一个实施例的示例性GRS接收器130。如所示，GRS接收器130接收输入信号Vin264以及GRef266，并且生成放大器输出信号132。在一个实施例中，Vin264处的到达脉冲具有就GRef266而言的正电压，表示逻辑“1”，以及Vin264处的到达脉冲具有就GRef266而言的负电压，表示逻辑“0”。GRS接收器130放大输入信号Vin264与GRef266之间的差分电压以生成相应的差异信号262。在一个实施例中，GRS接收器130设计为以用于反相器inv3的开关阈值为中心来偏置（bias）差异信号262，其放大差异信号262以根据常规逻辑电压电平生成放大器输出信号132。
在一个实施例中，GRS接收器130包括电阻器R1到R4、反相器inv1到inv3、电容器C2以及场效应晶体管n1和n2。电阻器R2和R4可以使用任何技术上可行的技术而实现为可变电阻器。可变电阻器的一个示例性实现方案提供电阻值的数字控制并且包括以并行配置连接的一组n沟道FET。每个n沟道FET由与用来建立电阻值的控制字不同的数字控制信号来控制。如果控制字定义为二进制数，那么如果n沟道FET被恰当地调整大小则用于该组n沟道FET的相应电阻值可以是单调的。在实际的实现方案中，电阻器R2和R4被调谐以由GRS接收器130平衡注入Vin264和GRef266中的传入脉冲和电流的端接（termination）。从二进制代码字到电阻值的单调映射简化为达到平衡端接所需的任何数字修调。可以实现任何技术上可行的技术来调节电阻器R2和R4以达到平衡端接。
电阻器R1和R3也可以使用任何技术上可行的技术实现。例如，电阻器R1和R3可以实现为被恰当偏置的p沟道FET。当电容器C2起到使由反相器inv1和inv2所形成的回路稳定的作用时，反相器inv1和inv2结合电阻器R1和FET n1提供增益。
图2B示出根据一个实施例的、配置为解多路复用传入数据的示例性GRS接收器单元270。GRS接收器单元270包括GRS接收器130，以及存储元件，其配置为在交替时钟相位上采集和存储放大器输出信号132的逻辑状态以对参考输入信号GRef266的表示为输入信号Vin264上的到达脉冲的输入数据进行解多路复用。每个输出信号D0284和D1282以到达数据脉冲的频率的一半来呈现所采集的输入数据。
在一个实施例中，存储元件包括正边沿触发的触发器274和负边沿触发的触发器272。如所示，正边沿触发的触发器274配置为在时钟信号CLK268的上升沿期间采集D0，而负边沿触发的触发器272配置为在CLK268的下降沿期间采集D1。这类配置假定CLK268和放大器输出信号132一起跃迁并且触发器272和274要求比保持时间更多的建立时间。在可替代实施例中，D0在CLK268的下降沿上被采集，而D1在CLK268的上升沿上被采集。在其他可替代实施例中，存储元件包括电平敏感锁存器而不是触发器。
图3示出根据一个实施例的、配置为实现GRS信令的示例性收发器对300。如所示，收发器对300包括收发器单元310，其通过信号线352、354、356和358耦连到收发器单元370。信号线352、354、356和358可以制造为嵌入MCM封装190内的阻抗控制的迹线。收发器310配置为接收以用于信号线的数据传送速率的一半进行操作的参考时钟312。可调节相位延迟332可在传送参考时钟312到GRS传送器322、GRS传送器324以及串行器334之前引入可调节相位延迟。
如所示，GRS传送器322配置为通过垫342、信号线352以及垫362将顺序的“01”模式串传送到GRS接收器382。在一个实施例中，该“01”模式串以与从GRS传送器324通过垫344、信号线354以及垫364传送到GRS接收器384的数据大致相同的相位进行传送。串行器334以比参考时钟312更低的频率、但以相应更宽的并行宽度接收传送数据314。例如，如果参考时钟312配置为以10GHz进行操作，并且串行器334配置为将16位字多路复用为2位用于通过GRS传送器324传送，那么16位字可以以10GHz除以8或者以1.25GHz的速率到达。在这里，传送数据时钟313可以由串行器334生成而以1.25GHz操作用于到达传送数据314的定时转移。在该示例中，参考时钟312具有100pS周期并且由GRS传送器322和324所传送的每个相异位具有50pS的单位间隔。
GRS接收器382通过信号线352接收参考时钟312的经相位延迟的版本并且生成本地参考时钟383，其可以耦连到GRS接收器384用于采集在信号线354上的到达脉冲。本地参考时钟383也可以耦连到解串器394用于采集和解多路复用来自GRS接收器384的数据。扩展上述示例，GRS接收器384可在以10GHz进行操作的本地参考时钟383的交替时钟相位上采集到达脉冲，以每100pS生成2位。解串器394配置为解多路复用包括来自GRS接收器384的2位的顺序数据以及以1.25GHz的速率生成相应的16位字。16位字呈现为接收数据374。解串器394可以生成接收器数据时钟373以反映用于接收数据374的恰当计时。接收数据374表示传送数据314的本地拷贝。在一个实施例中，解串器394配置为将到达数据沿字边界对齐。本领域技术人员将理解的是，并行数据的串行化和解串行化可能要求并行数据沿字边界的对齐并且本领域众所周知的技术可以通过收发器单元370或相关联的逻辑来实现而不脱离本发明的实施例的范围和精神。
串行器396采集到达传送数据376并且串行化数据用于由GRS传送器386通过信号线356传送。在一个实施例中，串行器396基于本地参考时钟383生成传送数据时钟375作为用于到达传送数据376的计时参考。GRS接收器326采集从信号线356到达的数据并且解串器336将数据解多路复用成字，其呈现为接收数据316。GRS传送器388配置为通过垫368、信号线358以及垫348传送顺序的“01”模式串到GRS接收器328。在一个实施例中，该“01”模式串以与从GRS传送器386通过垫366、信号线356以及垫346传送到GRS接收器326的数据大致相同的相位进行传送。GRS接收器328和可调节相位延迟338基于顺序的“01”模式串生成接收时钟318。在一个实施例中，接收数据时钟315由解串器336生成以反映用于接收数据316的恰当计时。
确定用于可调节相位延迟332和可调节相位延迟338的适当相位延迟值可以使用任何技术上可行的技术实施。例如，可在链路训练相位期间在相位延迟值的范围之上扫描用于可调节相位延迟332和可调节相位延迟338的相位延迟值，借以针对正常链路操作确定和使用在训练期间与大致最小误比特率相对应的相位延迟。
尽管本文示出了用于在收发器单元310和收发器单元370之间传送数据的等时计时模型，但是可以实现任何技术上可行的计时模型而不脱离本发明的实施例的范围和精神。
图4A示出根据一个实施例的、配置为通过信号线436将芯片412和芯片414互连的MCM封装190的横截面。如所示，芯片412通过至少结合垫420和430、芯片连接凸块422和432以及结合垫424和434来耦连到MCM封装190。类似地，芯片414通过至少结合垫440、芯片连接凸块442以及结合垫444来耦连到MCM封装190。在一个实施例中，垫430、垫434和凸块432包括图1A的垫120。此外，垫440、垫444和凸块442包括垫124，并且信号线436包括信号线105。可以路由芯片412内的片上信号用于通过垫420、凸块422、垫424和垫426外部连接到印刷电路板（未示出）。垫426耦连到焊料球428，所述焊料球428配置为电地和机械地将垫426耦连到电路板上的结合垫。MCM封装190可以包括结构和介电核心412。
MCM封装190可以由任何技术上可行的材料制造，所述材料包括但不限于有机纤维、有机聚合物、有机层压制品、复合材料、环氧衬底、环氧胶黏剂、陶瓷、塑料、硅或半导体晶体化合物或其任何组合或复合。在一个实施例中，包括MCM封装190的不同互连层分开制造并且层压在一起。在一个实施例中，信号线436制造为MCM封装190内的阻抗控制的迹线。在某些实现方案中，信号线436制造为阻抗控制的带状线。
图4B示出根据一个实施例的、配置为通过制造在图3的MCM封装190内的信号线468传送数据的GRS系统400。如所示，GRS收发器460通过信号线468耦连到GRS收发器464。在一个实施例中，GRS收发器460包括GRS收发器310的实例，并且GRS收发器464包括GRS收发器370的实例。在这类实施例中，本地传送信号462至少包括传送数据314、接收数据316和参考时钟312，并且本地传送信号466至少包括接收数据374和传送数据376。GRS收发器460与GRS收发器464之间的传送示出通过MCM封装190的芯片间（inter-chip）通信。在某些场景中，芯片内（intra-chip）通信由GRS信令来促进。如所示，GRS收发器470通过信号线478耦连到GRS收发器474以提供芯片412内的芯片内通信。在一个实施例中，GRS收发器470包括GRS收发器310的实例，并且GRS收发器474包括GRS收发器370的实例。
在可替代实施例中，GRS收发器460和GRS收发器464可以包括一个或多个GRS传送器和一个或多个GRS接收器的不同组合，所述GRS传送器诸如GRS传送器110，所述GRS接收器诸如GRS接收器130。例如，GRS收发器460可以实现任意数目的GRS传送器用于传送数据，或者实现给定GRS传送器内的任意数目的数据驱动器用于生成对数据进行编码的脉冲。
本发明的实施例通过经由图1A-4B的MCM封装190内的封装内（in-package）信号线将某些存储器电路互连到一个或多个客户端来提供对存储器电路的经降低的平均访问时延，所述封装内信号线诸如图4A的信号线436。如本领域已知的，对于具有隔开的中继器的电线（wire）的典型片上传播速度表征为接近1.4μm/ps。相反，诸如由信号线436所提供的典型封装级（package-level）传播速度可为接近150μm/ps，其表示与片上信号线相比较具有两个数量级的传播速度优势。该传播速度的差异使封装内信号线能够有利地提供对以离客户端增加的物理距离所布置的存储器电路的较低访问时延，所述客户端诸如处理器核心。例如，在典型的处理器系统芯片中，每个处理核心可能要求20mm到30mm长的迹线，这导致使用片上互连的至少28-41ns的往返访问时延。如果每个处理器正以1.25GHz进行操作，那么该访问时延表示接近30到50个周期，而不对由目标存储器电路所需要的附加周期进行计数。相反，封装内信令可以提供小于1.0ns的往返飞行时间时延。还可以实现数据串行化来降低封装内信号计数，这导致附加的时延，但对于32位字的数据小于1.0ns。
在一个实施例中，一个或多个处理核心耦连到一个或多个存储器电路，所述存储器电路配置为作为用于处理核心的高速缓存存储器进行操作。以下在图5A到5E中示出了用于处理核心和存储器电路的不同互连拓扑。在一个实施例中，高速缓存存储器包括静态随机存取存储器（SRAM）。
图5A示出根据一个实施例的、包括与两个存储器电路512互连以形成点对点拓扑的两个处理器510的多芯片模块500。存储器电路512实现可以由处理器510共享的高速缓存存储器。存储器电路512通过GRS链路520耦连到处理器510。MCM封装190提供诸如图4A的信号线436的信号线，包括GRS链路520。
如所示，处理器510（0）通过GRS链路520（0）耦连到存储器电路512（0）并且通过GRS链路520（2）耦连到存储器电路512（1）。类似地，处理器510（1）通过GRS链路520（1）耦连到存储器电路512（0）并且通过GRS链路520（3）耦连到存储器电路512（1）。该配置表示点对点拓扑，因为每个客户端处理器510具有到每个存储器电路512的直接链路。处理器510通过相应的GRS收发器（未示出）耦连到相关联的GRS链路520，所述GRS收发器诸如图3的收发器单元310的实例。这些GRS收发器集成在相应的处理器510内。类似地，存储器电路512通过相应的GRS收发器（未示出）耦连到相关联的GRS链路520，所述GRS收发器诸如收发器单元370的实例。这些GRS收发器集成在相应的存储器电路512内。
在一个实施例中，处理器510和存储器电路512制造在耦连到MCM封装190的同一芯片内。在其他实施例中，处理器510（0）和510（1）是耦连到MCM封装190的、独立制造的芯片。在某些其他实施例中，存储器电路512（0）和512（1）也是耦连到MCM封装190的、独立制造的芯片。
在某些实施例中，处理器510配置为生成分离事务（split transaction），并且存储器电路512配置为对分离事务进行响应。分离事务通信制度使处理器510内的多个核心能够生成和发布多个请求，其可以在其他请求由存储器电路512处理的同时保持未解决（outstanding）。
图5B示出根据一个实施例的、包括经互连以形成点对点拓扑的两个或更多个存储器库538和两个或更多个处理器核心530的多芯片模块501。如所示，每个核心530通过互连路径耦连到每个存储器库538，所述互连路径包括GRS接口电路532、相应的GRS接口电路534和相关联的仲裁单元536。在一个实施例中，存储器库538实现高速缓存存储器的库。
每个核心530可以包括通用中央处理单元（CPU）的一个或多个实例或者图形处理单元（GPU）的一个或多个实例。每个核心通过接口总线531耦连到一组GRS接口电路534。每个GRS接口电路532通过相关联的GRS链路522耦连到相应的GRS接口电路534。每个GRS链路522包括嵌入MCM封装190内的信号线，诸如图4A的信号线436。仲裁器536耦连到与特定存储器库538相关联的GRS接口电路534。仲裁单元536配置为在从GRS接口电路534所接收的访问请求中进行选择以及调度请求用于由存储器库538处理。仲裁单元536将所选择的请求发布到存储器库538，并且通过经由恰当的GRS接口电路534发布确认来完成用于所选择的请求的事务。仲裁单元536通过接口总线537耦连到存储器库538。
在一个实施例中，接口总线531和接口总线537实现常规逻辑电平，而GRS链路522实现GRS信令，如先前所描述的。接口总线531上的来自核心530的出站数据被串行化用于在GRS链路522上传送，而GRS链路522上的入站数据被解串行化用于通过接口总线531传送到核心530。到达GRS接口电路534的经串行化的数据被解串行化用于由仲裁单元536处理。仲裁单元536配置为通过接口总线537将包括访问请求的经解串行化的数据传送到相应的存储器库538。仲裁单元536还配置为将回复数据从相应的存储器库538传送回到发起相关联的访问请求的核心530。在一个实施例中，每个GRS接口电路532实现图3的收发器单元310的实例，并且每个GRS接口电路534实现收发器单元370的实例。
在一个实施例中，核心530和相关联的GRS接口电路532制造在同一芯片上。在某些实施例中，存储器库538、仲裁单元536和相关联的接口电路534与核心530一起制造在同一芯片上。在这类实施例中，GRS链路522提供核心530和存储器库538之间的较低访问时延。在其他实施例中，存储器库538、仲裁单元536和相关联的接口电路534制造在与核心530不同的第二个芯片上。在这类实施例中，GRS链路522提供核心530与存储器库538之间的较低访问时延。此外，每个芯片可以比包括核心和存储器库二者的芯片更小。还在其他实施例中，包括存储器库538、相关联的仲裁单元536和相关联的GRS接口电路534的高速缓存存储器单元制造在独立芯片上。在某些实施例中，一个或多个核心530制造在独立芯片上，并且一个或多个高速缓存存储器单元制造在独立芯片上。在上文实施例中的每一个中，每个独立芯片耦连到MCM封装190。
在某些实施例中，核心530配置为生成分离事务，并且仲裁单元536配置为对分离事务进行响应。分离事务通信制度使核心530内的多个线程处理器能够生成和发布多个请求，其可以在其他请求由仲裁单元536和存储器库538处理的同时保持未解决。
图5C示出根据一个实施例的、包括通过路由电路540与两个存储器电路512互连的两个处理器510的多芯片模块502。存储器电路512实现可以在处理器510之中共享的高速缓存存储器。存储器电路512和处理器510通过GRS链路524耦连到路由电路540。路由电路540路由处理器510与存储器电路512之间的通信。
本文出于示例性目的示出了两个处理器510和两个存储器电路512；然而，本领域普通技术人员将认识到，可以实现任意数目的处理器和任意数目的存储器电路而不脱离本发明的实施例的范围和精神。
MCM封装190提供诸如图4A的信号线436的信号线，包括GRS链路524。如所示，处理器510（0）通过GRS链路524（0）耦连到路由电路540，并且处理器510（1）通过GRS链路524（2）耦连到路由电路540。存储器电路512（0）通过GRS链路524（1）耦连到路由电路540，并且存储器电路512（1）通过GRS链路524（3）耦连到路由电路540。路由540从处理器510接收访问请求并且将每个访问请求传送到恰当的存储器电路512。当存储器电路512生成对给定访问请求的回复时，路由540将回复传送回到发起访问请求的处理器。
处理器510通过相应的GRS收发器（未示出）耦连到相关联的GRS链路520，所述GRS收发器诸如图3的收发器单元310的实例。这些GRS收发器集成在相应的处理器510内。类似地，存储器电路512通过相应的GRS收发器（未示出）耦连到相关联的GRS链路520，所述GRS收发器诸如收发器单元370的实例。这些GRS收发器集成在相应的存储器电路512内。
在一个实施例中，处理器510、路由电路540和存储器电路512制造在同一芯片内并且耦连到MCM封装190。GRS链路524包括MCM封装190内的迹线。在其他实施例中，处理器510（0）和510（1）是耦连到MCM封装190的、独立制造的芯片。在某些其他实施例中，存储器电路512（0）和512（1）也是耦连到MCM封装190的、独立制造的芯片。又在其他实施例中，路由电路540是耦连到MCM封装190的、独立制造的芯片。
在某些实施例中，处理器510配置为生成分离事务，并且存储器电路512配置为对分离事务进行响应。分离事务通信制度使处理器510内的多个核心能够生成和发布多个请求，其可以在其他请求由存储器电路512处理的同时保持未解决。
图5D示出根据一个实施例的、包括通过两个路由电路540的网络与四个存储器电路512互连的四个处理器510的多芯片模块503。存储器电路512实现可以在处理器510之中共享的高速缓存存储器。存储器电路512和处理器510通过GRS链路524耦连到路由电路540。路由电路540（0）通过GRS链路566耦连到路由电路540（1）。每个路由电路540可以路由直接附接的处理器510与直接附接的存储器电路512之间的通信。每个路由电路540还可以通过第二路由电路540来路由直接附接的处理器510与远程附接的存储器电路512之间的通信。例如，处理器510（0）与存储器电路512（3）之间的通信通过路由540（0）和路由540（1）来路由。
本文出于示例性目的示出了四个处理器510、四个存储器电路512和两个路由540；然而，本领域普通技术人员应认识到，可以实现任意数目的处理器和任意数目的存储器电路而不脱离本发明的实施例的范围和精神。例如，可以实现包括多个路由540的多跳网络以将大量的处理器510互连到大量的存储器电路512。在其他实施例中，多个路由540在拓扑中进行配置，所述拓扑包括但不限于网格、圆环、胖树（fat-tree）、扁平蝴蝶（flattenedbutterfly）等。
MCM封装190提供诸如图4A的信号线436的信号线，包括GRS链路524。如所示，处理器510（0）通过GRS链路524（0）耦连到路由电路540（0），并且处理器510（1）通过GRS链路524（2）耦连到路由电路540。存储器电路512（0）通过GRS链路524（1）耦连到路由电路540（0），并且存储器电路512（1）通过GRS链路524（3）耦连到路由电路540（0）。类似地，处理器510（2）通过GRS链路524（4）耦连到路由电路540（1），并且处理器510（3）通过GRS链路524（6）耦连到路由电路540（1）。存储器电路512（2）通过GRS链路524（5）耦连到路由电路540（1），并且存储器电路512（3）通过GRS链路524（7）耦连到路由电路540。
路由540（0）配置为从处理器510（0）-510（1）接收访问请求并且将每个访问请求传送到目标存储器电路512。如果用于给定访问请求的目标存储器电路本地附接到路由540（0），诸如存储器电路512（0）-512（1），那么路由540（0）将访问请求传送到目标存储器电路。否则，路由540（0）将访问请求传送到路由电路540（1）。一般而言，访问请求可以沿与目标存储器电路相关联的互连路径路由到路由电路。在该示例中，路由540（0）将访问请求传送到路由电路540（1）。
当目标存储器电路512生成对给定访问请求的回复时，回复被传送回到发起访问请求的处理器。在一个实施例中，对访问请求的回复遵循和与访问请求相关联的初始路径相对应的逆路径。
处理器510通过相应的GRS收发器（未示出）耦连到相关联的GRS链路524，所述GRS收发器诸如图3的收发器单元310的实例。这些GRS收发器集成在相应的处理器510内。类似地，存储器电路512通过相应的GRS收发器（未示出）耦连到相关联的GRS链路524，所述GRS收发器诸如收发器单元370的实例。这些GRS收发器集成在相应的存储器电路512内。
在一个实施例中，处理器510、路由电路540和存储器电路512制造在同一芯片内并且耦连到MCM封装190。GRS链路524包括MCM封装190内的迹线。在其他实施例中，处理器510（0）和510（1）是耦连到MCM封装190的、独立制造的芯片。在某些其他实施例中，存储器电路512（0）和512（1）也是耦连到MCM封装190的、独立制造的芯片。又在其他实施例中，路由电路540是耦连到MCM封装190的、一个或多个独立制造的芯片。在某些实施例中，处理器510配置为生成分离事务，并且存储器电路512配置为对分离事务进行响应。
图5E更详细地示出根据一个实施例的路由电路540。如所示，路由电路540包括配置为与图5C-5D的处理器510进行通信的一组GRS接口电路542以及配置为与存储器电路512进行通信的一组GRS接口电路544。在一个实施例中，GRS接口电路542实现图3的收发器单元370的实例，并且GRS接口电路544实现收发器单元310的实例。
在一个实施例中，GRS链路524包括配置为编码32位地址/命令字段和128位数据字段的十个双向信号线。可以通过将信号线356和354组合成一个信号线同时实现任何公知的定向流控制协议来配置收发器单元310和370用于双向操作。具有十个双向信号线的收发器310的配置将包括GRS传送器324的十个实例和GRS接收器326的十个实例。类似地，具有十个双向信号线的收发器370的配置将包括GRS传送器386的十个实例和GRS接收器384的十个实例。在可替代实施例（未示出）中，分开的单向信号线可以用于每个GRS链路。
交叉开关546从一个或多个GRS接口电路542、544接收入站请求。每个入站请求可要求通过GRS接口电路542、544进行出站递送。多于一个入站请求可能需要访问同一出站GRS接口电路。在这类场景中，交叉开关546在竞争的请求之中进行仲裁并且允许一个请求对给定GRS接口电路进行访问，同时将其他请求存储在请求队列中用于随后对GRS接口电路进行访问。可以实现任何技术上可行的技术用于在GRS接口电路542、544之中进行仲裁、排队以及调度而不脱离本发明的实施例的范围和精神。当请求队列变满时，流控制可以实现为将反压（backpressure）应用到传入GRS链路。
图5F示出根据一个实施例的、通过多芯片模块封装190耦连到至少一个存储器电路512的多芯片模块500内的处理器510的横截面视图。如所示，每个存储器电路512包括一个或多个存储器芯片572。在一个实施例中，存储器芯片572被制造以包括穿片通孔（through-die via）（也称为“硅通孔”或简单地称为“硅孔”）。穿片通孔提供从每个存储器芯片572的底表面到顶表面的电连接性，这允许公共电连接沿可以穿过存储器电路512中的每个存储器芯片572的垂直信号路径形成。在一个实施例中，GRS链路574沿垂直信号路径耦连到存储器电路512中的每个存储器芯片572，这提供对每个存储器芯片572的访问。与非堆叠的配置相比较，堆叠的存储器芯片572可以将较高密度的高速缓存存储器提供给处理器510。
图5G示出根据一个实施例的、用于组织存储器芯片信号用于堆叠的示例性技术。如所示，在垂直堆叠配置中，存储器芯片572（0）耦连到MCM封装190并且存储器芯片572（1）耦连到存储器芯片572（0）。穿片通孔581、583提供从MCM封装190上的结合垫（未示出）直到存储器芯片572（1）的电连接。可以类似地连接堆叠在存储器芯片572（1）之上的附加的存储器芯片。在本文中绘制为空心圆的穿片通孔581、583充当直通（pass-through）连接并且另外不应该连接到给定存储器芯片572上的电路，而绘制为实心圆的穿片通孔连接到存储器芯片上的电路。如所示，相对于存储器芯片572（0），存储器芯片572（1）围绕着旋转中心584进行一百八十度定向。该旋转允许存储器芯片572（0）连接到与存储器芯片572（1）不同的一组信号，同时还允许存储器芯片572（0）直通存储器芯片572（1）所需要的所有所要求的信号。
如所示，每个同样的存储器芯片572要求信号580和信号582。在本文示出的示例性系统配置中，存储器芯片572（0）要求信号580（0）和582（0），而存储器芯片572（1）要求信号580（1）和582（1）。MCM封装190内的信号580（0）耦连到存储器芯片572（0）内的电路，但直通存储器芯片572（1）。类似地，信号580（1）直通存储器芯片572（0）但耦连到存储器芯片572（1）内的电路。
存储器芯片572的一个或多个附加对可以进一步堆叠在存储器芯片572（1）之上，借此每个附加对内的存储器芯片572根据存储器芯片572（0）和572（1）被定向。根据存储器芯片572（0）所定向的任意对内的每个存储器芯片572将耦连到信号580（0）和582（0），而根据存储器芯片572（1）所定向的每个存储器芯片572将耦连到信号580（1）和582（1）。
以上示例示出借此两个信号从MCM封装190到每个大致同样的存储器芯片572（0）、572（1）进行分布的场景，然而本领域技术人员将理解的是，所公开的技术可以应用到任意数目的信号和任意数目的存储器芯片。更一般地，可以应用技术以将分化的（differentiated）信号分布提供给任何技术上可行的芯片堆叠，所述芯片每个配置为实现任意功能。
在具有两对或更多对经堆叠的芯片的配置中，可以要求每个芯片具有堆叠内的唯一的识别号码以正确地对控制命令进行响应。可以实现任何技术上可行的技术来针对每个芯片建立唯一的识别号码，或者可替代地，针对每个芯片建立唯一的对号码（pair number）。在一个实施例中，每个存储器芯片572包括用于接收入站识别信号的穿片通孔和用于传送出站识别信号的结合垫。结合垫配置为与穿片通孔在一百八十度方向上对齐。以这种方式，存储器芯片572（0）可以从MCM封装190诸如从处理器510接收入站识别信号。存储器芯片572（0）可以随后通过耦连到存储器芯片572（1）内的穿片通孔的结合垫来传送出站识别信号。该识别信号变为存储器芯片572（1）内的入站识别信号。可以使用该技术来识别任意芯片堆叠内的每个芯片，这使通过共享物理信号诸如并行GRS信道572所传送的命令能够仅瞄准所识别的目标芯片。
如上文所描述的，存储器电路512内的每个存储器芯片572可以是大致同样的。这表示对某些要求两个或更多个不同版本的经堆叠的存储器芯片的现有技术堆叠解决方案的优势。这类不同版本可以包括用于堆叠的镜像的或者“奇”和“偶”版本。
图6示出在其中可实现各先前实施例的各架构和/或功能性的示例性系统600。如所示，提供了系统600，其包括至少一个连接到通信总线602的中央处理器601。通信总线602可使用任何合适的协议来实现，诸如PCI（外围部件互连）、PCI-Express、AGP（加速图形端口）、超传输、或任何其他总线或点对点通信协议。系统600还包括主存储器604。控制逻辑（软件）和数据存储在可采取随机存取存储器（RAM）形式的主存储器604中。
系统600还包括输入设备612、图形处理器606以及显示器608，所述显示器608即常规CRT（阴极射线管）、LCD（液晶显示器）、LED（发光二极管）、等离子显示器等等。可从输入设备612例如键盘、鼠标、触摸板、扩音器等接收用户输入。在一个实施例中，图形处理器606可包括多个着色器模块、光栅化模块等。前述模块中的每一个实际上可布置于单个半导体平台上以形成图形处理单元（GPU）。
在本描述中，单个半导体平台可以指单独一个的基于半导体的集成电路或芯片。应注意的是，术语单个半导体平台还可以指具有增强的连通性的多芯片模块，其仿真片上操作，并通过利用常规中央处理单元（CPU）和总线实现方案做出实质的改进。当然，各模块还可根据用户的期望分开地或以半导体平台的各种组合来布置。
系统600还可包括二级存储610。二级存储610包括例如硬盘驱动器和/或表示软盘驱动器、磁带驱动器、压缩光盘驱动器、数字通用光盘（DVD）驱动器、记录设备、通用串行总线（USB）闪存的可移动存储驱动器。可移动存储驱动器以公知的方式从可移动存储单元读取和/或写入到可移动存储单元。计算机程序或计算机控制逻辑算法可存储在主存储器604和/或二级存储610中。这类计算机程序当被执行时使得系统600能够实施各种功能。主存储器604、存储610和/或任何其他存储是计算机可读介质的可能的示例。
在一个实施例中，可在以下内容的上下文中实现各先前示图的架构和/或功能性：中央处理器601、图形处理器606、能够具有中央处理器601和图形处理器606二者的能力的至少一部分的集成电路（未示出）、芯片集（即设计为作为用于实施相关功能的单元来工作和出售的集成电路组等）和/或用于此的任何其他集成电路。
还有就是，可在以下内容的上下文中实现各先前示图的架构和/或功能性：通用计算机系统、电路板系统、专用于娱乐目的的游戏机系统、特定于应用的系统和/或任何其他所期望的系统。例如，系统600可采取台式计算机、膝上型计算机、服务器、工作站、游戏机、嵌入式系统和/或任何其他类型的逻辑的形式。还有就是，系统600可采取各种其他设备的形式，包括但不限于个人数字助理（PDA）设备、移动电话设备、电视机等。
进一步地，虽然未示出，但系统600可耦连到网络（例如电信网络、局域网（LAN）、无线网、诸如互联网的广域网（WAN）、对等网络、电缆网络等等）用于通信目的。
在一个实施例中，总线602内的某些信号实现为GRS信号，如以上图1A-3所描述的。在一个实施例中，中央处理器601实现为图5A的处理器510（0）-510（1）。在另一个实施例中，图形处理器606实现为处理器510（0）-510（1）。在又一个实施例中，中央处理器601实现为处理器510（0），以及图形处理器606实现为处理器510（1）。
虽然上文已描述了各实施例，但应理解的是它们通过仅示例而非限制的方式加以呈现。因此，优选实施例的宽度和范围不应被上文所述的示例性实施例中的任何一个所限制，而应仅根据下面的权利要求和其等同物来加以限定。

Claims (20)

1.一种系统，包括：
第一处理单元，其包括第一接地参考单端信令（GRS）接口电路；
第一高速缓存存储器，其包括第二GRS接口电路；以及
封装，其配置为包括将所述第一GRS接口电路耦连到所述第二GRS接口电路的一个或多个电迹线，
其中所述第一GRS接口电路和所述第二GRS接口电路每个配置为沿所述一个或多个电迹线中的一个迹线传送脉冲。
2.根据权利要求1所述的系统，其中所述脉冲通过将所述一个迹线与接地网络之间的电容器放电来进行传送。
3.根据权利要求2所述的系统，其中所述电容器上带正电荷的节点耦连到所述一个迹线并且所述电容器上带负电荷的节点耦连到所述接地网络以生成表示逻辑值1的脉冲。
4.根据权利要求2所述的系统，其中所述电容器上带负电荷的节点耦连到所述一个迹线并且所述电容器上带正电荷的节点耦连到所述接地网络以生成表示逻辑值0的脉冲。
5.根据权利要求1所述的系统，其中所述第一高速缓存存储器包括制造为包括两个或更多个穿片通孔的存储器芯片的堆叠。
6.根据权利要求5所述的系统，其中所述两个或更多个穿片通孔组织为对，并且与第一对相关联的第一穿片通孔配置为当围绕着旋转中心旋转一百八十度时与所述第一对的第二穿片通孔大致重叠。
7.根据权利要求6所述的系统，其中所述第一穿片通孔耦连到相应芯片内的电路，并且所述第二穿片通孔直通所述相应芯片。
8.根据权利要求1所述的系统，其中所述第一高速缓存存储器包括静态随机存取存储器（SRAM）。
9.根据权利要求1所述的系统，其中所述第一GRS接口电路包括双向收发器电路。
10.根据权利要求9所述的系统，其中所述双向收发器电路配置为串行化出站数据并且解串行化入站数据。
11.根据权利要求1所述的系统，进一步包括第二处理单元，所述第二处理单元包括第三GRS接口电路，并且其中所述第一高速缓存存储器进一步包括第四GRS接口电路，并且所述一个或多个电迹线将所述第三GRS接口电路耦连到所述第四GRS接口电路。
12.根据权利要求11所述的系统，进一步包括第二高速缓存存储器，所述第二高速缓存存储器包括第五GRS接口电路和第六GRS接口电路，其中所述第一处理单元包括第七GRS接口电路并且所述第二处理单元包括第八GRS接口电路，所述一个或多个电迹线将所述第七GRS接口电路耦连到所述第五GRS接口电路，并且将所述第八GRS接口电路耦连到所述第六GRS接口电路。
13.根据权利要求11所述的系统，其中所述第一处理单元包括中央处理单元，并且所述第二处理单元包括图形处理单元。
14.根据权利要求1所述的系统，其中所述一个或多个电迹线通过第一路由电路将所述第一GRS接口电路互连到所述第二GRS接口电路。
15.根据权利要求14所述的系统，其中所述第一路由电路配置为将数据从入站GRS接口电路传送到出站GRS接口电路。
16.根据权利要求15所述的系统，其中所述第一路由电路配置为通过第三GRS接口电路将数据传送到第二路由电路。
17.根据权利要求14所述的系统，进一步包括耦连到所述第一路由电路的第二高速缓存存储器。
18.根据权利要求1所述的系统，其中所述第一高速缓存存储器包括多个库以及耦连在第一库与所述第二GRS接口电路之间的仲裁电路。
19.根据权利要求1所述的系统，其中所述封装包括有机衬底。
20.根据权利要求1所述的系统，其中所述封装包括硅衬底。
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