CN104679615A - 总线压力测试系统及其方法 - Google Patents

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Abstract

本发明公开一种总线压力测试系统及其方法,通过快捷外设互联标准(PCI Express,PCI-E)装置根据测试模型初始化中央处理器、PCI-E接口及内存,并且建立对应测试模型的数据传输路径,接着由PCI-E装置生成压力数据流,以及使压力数据流在数据传输路径上传输以进行压力测试,用以达成提高压力测试的可用性的技术功效。

Description

总线压力测试系统及其方法
技术领域
本发明涉及一种压力测试系统及其方法,特别是指以快捷外设互联标准装置(PCI-E)产生压力数据流避免占用中央处理器使用时间的总线压力测试系统及其方法。
背景技术
近年来,随着半导体技术的蓬勃发展,目前中央处理器(CentralProcessing Unit,CPU)的发展趋势是将外部总线及内存控制器整合于中央处理器内部,使中央处理器能够直接与内存及快捷外设互联标准(PCI-E)装置电性连接。
一般而言,针对上述中央处理器、内存及快捷外设互联标准装置之间的总线压力测试皆采用以中央处理器为出发点的测试模型,也就是通过中央处理器对内存和快捷外设互联标准装置进行压力测试。然而,此方式将占用大量的中央处理器的使用时间,导致其他测试无法同时进行,并且难以形成网状交叉测试模型,造成整体压力测试不便而具有压力测试可用性不佳的问题。
有鉴于此,便有厂商提出一种双处理器架构,以其中一个中央处理器来进行压力测试,另一个中央处理器则进行其他测试,以降低中央处理器的使用时间。然而,此方式仍然会消耗中央处理器的使用时间,并且同样难以形成网状交叉测试模型,所以仍然无法有效解决压力测试可用性不佳的问题。
综上所述,可知现有技术中长期以来一直存在压力测试可用性不佳的问题,因此实有必要提出改进的技术手段,来解决此一问题。
发明内容
本发明揭露一种总线压力测试系统及其方法。
首先,本发明揭露一种总线压力测试系统,应用在快捷外设互联标准(PCI Express,PCI-E)装置中,用以测试具有中央处理器、PCI-E接口及内存的总线环境,此系统包含:初始模块、路径模块及生成模块。其中,初始模块用以在PCI-E装置开启后,接收测试模型,并且根据测试模型初始化中央处理器、PCI-E接口及内存;路径模块用以在初始模块完成初始化后,建立对应测试模型的数据传输路径,此数据传输路径包含PCI-E接口至中央处理器的路径及PCI-E接口至内存的路径、PCI-E接口至PCI-E接口三者其中之一;生成模块用以生成压力数据流,并且使生成的压力数据流在数据传输路径上传输以进行压力测试。
另外,本发明揭露一种总线压力测试方法,应用在PCI-E装置中,用以测试具有中央处理器、PCI-E接口及内存的总线环境,其步骤包括:在PCI-E装置开启后,接收测试模型,并且根据此测试模型初始化中央处理器、PCI-E接口及内存;在完成初始化后,建立对应所述测试模型的数据传输路径,此数据传输路径包含PCI-E接口至中央处理器的路径及PCI-E接口至内存的路径、PCI-E接口至PCI-E接口三者其中之一;生成压力数据流,并且使此压力数据流在数据传输路径上传输以进行压力测试。
本发明所揭露的系统与方法如上,与现有技术的差异在于本发明是通过快捷外设互联标准装置根据测试模型初始化中央处理器、PCI-E接口及内存,并且建立对应测试模型的数据传输路径,接着由PCI-E装置生成压力数据流,以及使压力数据流在数据传输路径上传输以进行压力测试。
通过上述的技术手段,本发明可以达成提高压力测试的可用性的技术功效。
附图说明
图1为本发明总线压力测试系统的系统方块图。
图2为本发明总线压力测试方法的方法流程图。
图3为应用本发明在单一中央处理器、单一内存及单一PCI-E接口的总线环境进行总线压力测试的示意图。
图4A至图4D为应用本发明在多个中央处理器、多个内存及多个PCI-E接口的总线环境进行总线压力测试的示意图。
【符号说明】
110        快捷外设互联标准(PCI Express,PCI-E)装置
111       初始模块
112      路径模块
113      生成模块
114      调整模块
311       中央处理器
311a、311b 中央处理器
312        内存
312a、312b 内存
411a、411b 数据传输路径
412a~412d 数据传输路径
413a~413d 数据传输路径
414a、414b 数据传输路径
具体实施方式
以下将配合图式及实施例来详细说明本发明的实施方式,藉此对本发明如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。
在说明本发明所揭露的总线压力测试系统及其方法之前,先对本发明的测试环境作说明,本发明是应用在快捷外设互联标准(PCI Express,PCI-E)装置中,在进行压力测试前,需将应用本发明的PCI-E装置安装在具有中央处理器、PCI-E接口及内存的总线环境,其安装方式是将PCI-E装置插入PCI-E接口的插槽。在实际实施上,假设是在具有二个中央处理器,且各中央处理器皆连接二个PCI-E接口及二个内存的总线环境下,则可同时插入四个应用本发明的PCI-E装置进行压力测试。特别要说明的是,本发明并未限定总线环境内的中央处理器、PCI-E及内存的数量。
以下配合图式对本发明总线压力测试系统及其方法做进一步说明,请参阅「图1」,「图1」为本发明总线压力测试系统的系统方块图,应用在快捷外设互联标准(PCI Express,PCI-E)装置110中,用以测试具有中央处理器、PCI-E接口及内存的总线环境,此系统包含:初始模块111、路径模块112及生成模块113。其中,初始模块111用以在PCI-E装置110开启后,接收测试模型,并且根据此测试模型初始化中央处理器、PCI-E接口及内存。所述测试模型可为PCI-E装置110和中央处理器的总线测试、PCI-E装置110和另一PCI-E装置110的总线测试、PCI-E装置110和内存的总线测试等等。另外,所述初始化可先侦测中央处理器、内存及PCI-E装置110的数据读写地址,以及设定PCI-E装置110的数据读写地址以及设定基地址暂存器(BaseAddress Register)的地址空间,或是设定PCI-E装置110的数据读写地址及请求配置内存。换句话说,初始化是指依照测试模型将所需的中央处理器、内存及PCI-E装置110维持在等待压力测试的状态。
路径模块112用以在初始模块111完成初始化后,建立对应所述测试模型的数据传输路径,此数据传输路径包含PCI-E接口至中央处理器的路径及PCI-E接口至内存的路径两者其中之一。举例来说,假设测试模型为“PCI-E装置和中央处理器的总线测试”,那么建立的数据传输路径为PCI-E接口至中央处理器的路径;假设测试模型为“PCI-E装置和内存的总线测试”,那么建立的数据传输路径为PCI-E接口至内存的路径。特别要说明的是,在具有二个中央处理器,且各中央处理器皆连接二个PCI-E接口及二个内存的环境下,所述数据传输路径可以是在同一中央处理器的各PCI-E接口之间建立路径、在同一中央处理器的PCI-E接口及内存之间建立路径、在不同中央处理器的PCI-E接口之间建立路径以及在不同中央处理器的PCI-E接口及内存之间建立路径等其中之一。
生成模块113用以生成压力数据流,并且使这个压力数据流在数据传输路径上传输以进行压力测试。在实际实施上,由于压力数据流是由PCI-E装置110所产生,以“PCI-E Gen3x16”的PCI-E装置110为例,其产生的压力数据流可为16GB/s的双向数据压力。另外,由于产生压力数据流的方式为公知技术,故在此不再多作赘述。
特别要说明的是,本系统更可包含调整模块114用以接收压力信息,并根据此压力信息触发生成模块113调整生成的压力数据流的流量及调整PCI-E接口的承载数据大小(Payload Data Size)、内存大小或先进先出(FirstIn First Out,FIFO Size)队列数据大小。举例来说,使用者可以通过应用程序设定压力信息,并且驱动PCI-E装置110根据此压力信息调整压力数据流的流量,例如:从16GB/s调整为8GB/s。
接着,请参阅「图2」,「图2」为本发明总线压力测试方法的方法流程图,其步骤包括:在PCI-E装置110开启后,接收测试模型,并且根据此测试模型初始化中央处理器、PCI-E接口及内存(步骤210);在完成初始化后,建立对应此测试模型的数据传输路径,此数据传输路径包含PCI-E接口至中央处理器的路径及PCI-E接口至内存的路径其中之一(步骤220);生成压力数据流,并且使此压力数据流在数据传输路径上传输以进行压力测试(步骤230)。通过上述步骤,即可通过PCI-E装置110根据测试模型初始化中央处理器、PCI-E接口及内存,并且建立对应测试模型的数据传输路径,接着由PCI-E装置110生成压力数据流,以及使压力数据流在数据传输路径上传输以进行压力测试。
另外,在步骤230之后,还可接收压力信息,并根据此压力信息触发调整生成的压力数据流的流量(步骤240)。由于调整压力数据流的流量已于前述作说明,故在此不再多作赘述。
以下配合「图3」至「图4D」以实施例的方式进行如下说明,请先参阅「图3」,「图3」为应用本发明在单一中央处理器、单一内存及单一PCI-E接口的总线环境进行总线压力测试的示意图。首先,PCI-E接口上设置有应用本发明的PCI-E装置(即快捷外设互联标准装置110),在开启此装置后,初始模块111将接收使用者提供的测试模型,并且根据此测试模型初始化中央处理器311、PCI-E接口及内存312。当初始模块111完成初始化后,路径模块112建立对应此测试模型的数据传输路径,假设测试模型为PCI-E装置110和中央处理器311的总线测试,那么建立的数据传输路径将为PCI-E接口至中央处理器311的路径。接下来,生成模块113生成压力数据流,并且使此压力数据流在上述建立的数据传输路径上进行传输以进行压力测试。如此一来,即可避免压力测试占用大量的中央处理器311使用时间。
如「图4A」至「图4D」所示意,「图4A」至「图4D」为应用本发明在多个中央处理器、多个内存及多个PCI-E接口的总线环境进行总线压力测试的示意图。在实际实施上,除了如「图3」所示意在单一中央处理器311、内存312及PCI-E接口的总线环境之外,也可以使用在多个中央处理器(311a、311b)、多个内存(312a、312b)及多个PCI-E接口的总线环境。首先,以「图4A」为例,在四个PCI-E接口皆插入应用本发明的PCI-E装置110,并且测试模型为同一中央处理器的各PCI-E接口之间的总线测试时,在初始模块111完成初始化后,路径模块112会建立对应此测试模型的数据传输路径(411a、411b),即:在同一中央处理器的各PCI-E接口之间建立路径。如此一来,生成模块113所生成的压力数据流,即可如「图4A」所示意在建立的数据传输路径(411a、411b)上进行传输以进行压力测试。
承上所述,假设测试模型为同一中央处理器的PCI-E接口及内存之间的总线测试时,在初始模块111完成初始化后,每一个PCI-E装置110的路径模块112皆会建立对应此测试模型的数据传输路径(412a、412b、412c及412d),即:在同一中央处理器的PCI-E接口及内存之间建立路径。如此一来,生成模块113所生成的压力数据流,即可如「图4B」所示意在建立的数据传输路径(412a、412b、412c及412d)上进行传输以进行压力测试。同样地,以此类推,假设测试模型为不同中央处理器的PCI-E接口及内存之间的总线测试时,每一个PCI-E装置110的路径模块112皆会如「图4C」所示意,建立对应此测试模型的数据传输路径(413a、413b、413c及413d),即:在不同中央处理器的PCI-E接口及内存之间建立路径。假设测试模型为不同中央处理器的PCI-E接口之间的总线测试时,每一个PCI-E装置110的路径模块112皆会如「图4D」所示意,建立对应此测试模型的数据传输路径(414a、414b),即:在不同中央处理器的PCI-E接口之间建立路径。
综上所述,可知本发明与现有技术之间的差异在于通过快捷外设互联标准(PCI Express,PCI-E)装置根据测试模型初始化中央处理器、PCI-E接口及内存,并且建立对应测试模型的数据传输路径,接着由PCI-E装置生成压力数据流,以及使压力数据流在数据传输路径上传输以进行压力测试,藉由此一技术手段可以解决现有技术所存在的问题,进而达成提高压力测试的可用性的技术功效。
虽然本发明以前述的实施例揭露如上,然其并非用以限定本发明,任何本领域技术人员,在不脱离本发明的精神和范围内,当可作些许的更动与润饰,因此本发明的专利保护范围须视本说明书所附的权利要求书所界定者为准。

Claims (10)

1.一种总线压力测试系统,应用在一快捷外设互联标准PCI-E装置中,用以测试具有至少一中央处理器、至少一PCI-E接口及至少一内存的总线环境,其特征在于,该系统包含:
一初始模块,用以在该PCI-E装置开启后,接收一测试模型,并且根据该测试模型初始化所述中央处理器、所述PCI-E接口及所述内存;
一路径模块,用以在该初始模块完成初始化后,建立对应该测试模型的一数据传输路径,该数据传输路径包含PCI-E接口至中央处理器及PCI-E接口至内存其中之一;以及
一生成模块,用以生成一压力数据流,并且使该压力数据流在该数据传输路径上传输以进行压力测试。
2.根据权利要求1的总线压力测试系统,其特征在于,该数据传输路径在具有二个中央处理器,且各中央处理器皆连接二个PCI-E接口及二个内存的环境下,该数据传输路径为在同一中央处理器的各PCI-E接口之间建立路径、在同一中央处理器的PCI-E接口及内存之间建立路径、在不同中央处理器的PCI-E接口之间建立路径以及在不同中央处理器的PCI-E接口及内存之间建立路径其中之一。
3.根据权利要求1的总线压力测试系统,其特征在于,该系统更包含一调整模块,用以接收一压力信息,并根据该压力信息触发该生成模块调整生成的该压力数据流的流量及调整PCI-E接口的承载数据大小、内存大小或先进先出队列数据大小。
4.根据权利要求1的总线压力测试系统,其特征在于,该初始模块根据该测试模型进行初始化包含设定该PCI-E装置的数据读写地址,以及设定基地址暂存器的地址空间与请求配置内存或两者任一。
5.根据权利要求1的总线压力测试系统,其特征在于,该压力数据流为16GB/s的双向数据压力。
6.一种总线压力测试方法,应用在一快捷外设互联标准PCI-E装置中,用以测试具有至少一中央处理器、至少一PCI-E接口及至少一内存的总线环境,其特征在于,步骤包括:
在该PCI-E装置开启后,接收一测试模型,并且根据该测试模型初始化所述中央处理器、所述PCI-E接口及所述内存;
在完成初始化后,建立对应该测试模型的一数据传输路径,该数据传输路径包含PCI-E接口至中央处理器及PCI-E接口至内存其中之一;以及
生成一压力数据流,并且使该压力数据流在该数据传输路径上传输以进行压力测试。
7.根据权利要求6的总线压力测试方法,其特征在于,该数据传输路径在具有二个中央处理器,且各中央处理器皆连接二个PCI-E接口及二个内存的环境下,该数据传输路径为在同一中央处理器的各PCI-E接口之间建立路径、在同一中央处理器的PCI-E接口及内存之间建立路径、在不同中央处理器的PCI-E接口之间建立路径以及在不同中央处理器的PCI-E接口及内存之间建立路径其中之一。
8.根据权利要求6的总线压力测试方法,其特征在于,该方法更包含接收一压力信息,并根据该压力信息触发调整生成的该压力数据流的流量的步骤。
9.根据权利要求6的总线压力测试方法,其特征在于,该根据该测试模型进行初始化的步骤包含设定该PCI-E装置的数据读写地址,以及设定基地址暂存器的地址空间与请求配置内存或两者任一。
10.根据权利要求6的总线压力测试方法,其特征在于,该压力数据流为16GB/s的双向数据压力。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110191010A (zh) * 2019-04-11 2019-08-30 深圳市同泰怡信息技术有限公司 服务器的压力测试方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110716830B (zh) * 2018-07-12 2023-04-18 中移(杭州)信息技术有限公司 一种压测机选择方法、装置、电子设备及存储介质
CN110175096B (zh) * 2019-05-21 2020-02-07 苏州浪潮智能科技有限公司 一种gpu加压测试方法、系统、终端及存储介质
CN116148627A (zh) * 2021-11-22 2023-05-23 英业达科技有限公司 电路板中PCIe CEM连接接口的检测系统及其方法
CN117724443B (zh) * 2023-12-13 2024-07-05 镁佳(北京)科技有限公司 一种座舱车机测试方法、装置、计算机设备及存储介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473871B1 (en) * 1999-08-31 2002-10-29 Sun Microsystems, Inc. Method and apparatus for HASS testing of busses under programmable control
US20080201614A1 (en) * 2007-02-21 2008-08-21 Inventec Corporation Peripheral component interconnect bus test system and method therefor
CN101354667A (zh) * 2007-07-24 2009-01-28 英业达股份有限公司 一种外围组件互连总线级压力测试方法
CN102053886A (zh) * 2009-10-30 2011-05-11 英业达股份有限公司 非统一存储器存取环境下的存储器检测方法
CN102411526A (zh) * 2011-12-31 2012-04-11 曙光信息产业股份有限公司 一种用于刀片服务器主板的测试方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6820149B2 (en) * 2002-01-11 2004-11-16 International Business Machines Corporation Method, system, and program for testing a bus interface
US7069477B2 (en) * 2002-10-30 2006-06-27 International Business Machines Corporation Methods and arrangements to enhance a bus
US6826100B2 (en) * 2002-12-16 2004-11-30 Intel Corporation Push button mode automatic pattern switching for interconnect built-in self test
US7136953B1 (en) * 2003-05-07 2006-11-14 Nvidia Corporation Apparatus, system, and method for bus link width optimization
US7562274B2 (en) * 2005-08-16 2009-07-14 Asset Intertech, Inc. User data driven test control software application the requires no software maintenance
US7793024B2 (en) * 2006-06-20 2010-09-07 Nvidia Corporation Method for utilizing a PCI-Express bus to communicate between system chips
US8914566B2 (en) * 2012-06-19 2014-12-16 Teradyne, Inc. Managing interrupts
US9251870B2 (en) * 2013-04-04 2016-02-02 Nvidia Corporation Ground-referenced single-ended memory interconnect

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473871B1 (en) * 1999-08-31 2002-10-29 Sun Microsystems, Inc. Method and apparatus for HASS testing of busses under programmable control
US20080201614A1 (en) * 2007-02-21 2008-08-21 Inventec Corporation Peripheral component interconnect bus test system and method therefor
CN101354667A (zh) * 2007-07-24 2009-01-28 英业达股份有限公司 一种外围组件互连总线级压力测试方法
CN102053886A (zh) * 2009-10-30 2011-05-11 英业达股份有限公司 非统一存储器存取环境下的存储器检测方法
CN102411526A (zh) * 2011-12-31 2012-04-11 曙光信息产业股份有限公司 一种用于刀片服务器主板的测试方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110191010A (zh) * 2019-04-11 2019-08-30 深圳市同泰怡信息技术有限公司 服务器的压力测试方法

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