CN101355080B - 半导体集成电路和半导体器件 - Google Patents

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Abstract

本发明提供一种互连结构技术，其在芯片间利用三维耦合技术收发通过内置于半导体芯片的互连所传送的信息包，从而有效地进行从半导体芯片所装有的IP对另一个半导体芯片所装有的IP的访问。本发明的半导体集成电路，具有发送访问请求的起动器；接收上述访问请求并发送访问响应的目标；对上述访问请求和上述访问响应进行中继的路由器(路由器A105)；以及与外部进行通信的三维耦合电路(三维收发部A1301)，上述三维耦合电路与上述路由器邻接而配置。

Description

半导体集成电路和半导体器件
技术领域
本发明涉及半导体集成电路和将多个半导体集成电路密封在封装外壳(package)内形成的半导体器件(SiP等)。
背景技术
作为本发明人研发的技术，例如在SiP(System in Package：封装系统)等的半导体器件中，考虑如下的技术。
随着半导体制造技术的精细化，半导体芯片的I/O性能的不足日趋严重。一方面这是由于安装在半导体芯片上的电路伴随精细化而增加且工作速度也变得更快，因此使半导体芯片为实现功能而需要的I/O处理量(个数、速度等)增加，另一方面还由于半导体芯片的端子数因受引线接合法等的限制而基本上由芯片尺寸来决定，从而不能随着精细化而增加，所以不能提高I/O处理能力。
因此，为解决半导体芯片的I/O性能的不足，大力地进行着将端子按二维状配置在半导体芯片的表面或底面并将多个半导体芯片层叠在一起从而在层叠后的芯片之间进行信息传输的三维耦合技术的开发。
为此，在将采用了三维耦合技术的半导体芯片层叠而形成SiP时，必须进行三维耦合以及与以往存在着的半导体芯片内的互连网(电路间的连接电路、路由器等)的结合。
例如，作为利用电感耦合方式的三维耦合技术进行芯片间的数据通信的技术的一例，可以举出专利文献1所述的技术。
另外，作为利用电容耦合方式的三维耦合技术进行芯片间的数据通信的技术的一例，可以举出专利文献2所述的技术。
专利文献1：日本特开2006-066454号公报
专利文献2：日本特开2004-253816号公报
发明内容
本发明人对如上所述的半导体器件的技术进行了研究，结果明确了如下的问题。
例如，在专利文献1和专利文献2中，公开了能够利用三维耦合技术以低功耗、短等待时间(延迟)、高吞吐量执行半导体芯片内部和半导体芯片外部的通信。
但是，在上述技术中，没有提到位于半导体芯片内的片内互连与三维耦合技术的结合。
因此，本发明的一个目的在于，提供一种互连结构技术，在半导体集成电路和半导体器件中在芯片间利用三维耦合技术收发通过内置于半导体芯片的互连传送的信息包，从而有效地进行从半导体芯片所载有的IP(Intellectual Property：知识产权)对另一个半导体芯片所载有的IP的访问。
本发明的另一个目的在于，提供如下的一种技术，即：在半导体集成电路和半导体器件中提供在多个半导体芯片内构筑相位差小的时钟树的技术，从而能够实现半导体芯片间的同步传送并能减低采用了三维耦合技术的半导体芯片间传送的等待时间。
本发明的上述以及其他目的和新的特征，将从本说明书的记述和附图而变得清楚。
简单地说明在本申请所公开的发明中具有代表性技术方案的概要如下。
即，本发明的半导体集成电路和半导体器件具有发送访问请求的起动器、接收访问请求并发送访问响应的目标、对上述访问请求和上述访问响应进行中继的路由器、以及与外部进行通信的三维耦合电路，其中，上述三维耦合电路与上述路由器邻接而配置。
另外，本发明的半导体集成电路和半导体器件，具有发送访问请求的起动器、接收访问请求并发送访问响应的目标、对上述访问请求和上述访问响应进行中继的路由器、与外部进行通信的三维耦合电路、将上述路由器发送的上述访问请求和上述访问响应串行化来提供给上述三维耦合电路的串行化电路、以及将上述三维耦合电路发送的上述访问请求和上述访问响应并行化来提供给上述路由器的并行化电路，其中，上述串行化电路和上述并行化电路与上述路由器和上述三维耦合电路邻接而配置。
另外，本发明的半导体集成电路和半导体器件具有发送访问请求的起动器、接收访问请求并发送访问响应的目标、对上述访问请求和上述访问响应进行中继的局部路由器、对上述局部路由器发送和接收的上述访问请求和上述访问响应进行中继的全局路由器、以及与外部进行通信的三维耦合电路，其中，上述三维耦合电路与上述局部路由器邻接而配置。
另外，本发明的半导体集成电路和半导体器件具有发送访问请求的起动器、接收访问请求并发送访问响应的目标、对上述访问请求和上述访问响应进行中继的局部路由器、发送访问请求并进行存储器复制动作的DMA控制器、在上述局部路由器之间对上述访问请求和上述访问响应进行中继的全局路由器、以及与外部进行通信的三维耦合电路，其中，上述DMA控制器和上述三维耦合电路与上述局部路由器邻接而配置。
简单地说明在本申请所公开的发明中具有代表性的技术方案所取得的效果如下。
能以最短距离在不同的LSI(半导体集成电路)之间进行连接，能以低功率进行不同的LSI之间的大容量通信。
附图说明
图1是表示本发明实施方式1的2个半导体集成电路的结构及其连接方式的框图。
图2是本发明实施方式1的分割协议的时序图。
图3是表示本发明实施方式1的串行请求信息包的格式的图。
图4是表示本发明实施方式1的串行响应信息包的格式的图。
图5是表示本发明实施方式1的请求发送电路A的结构的框图。
图6是本发明实施方式1的请求发送电路A中所包含的收发器的电路图。
图7是表示本发明实施方式1的请求发送电路A中所包含的收发器的工作的时序图。
图8是表示本发明实施方式1的响应接收电路A的结构的框图。
图9是表示本发明实施方式1的响应接收电路A中所包含的时钟接收器的电路结构的电路图。
图10是本发明实施方式1的响应接收电路A中所包含的接收器的电路图。
图11是表示本发明实施方式1的响应接收电路A中所包含的接收器的工作的时序图。
图12是表示本发明实施方式1的集成电路A中所包含的模块的物理配置的平面布置图。
图13是表示本发明实施方式1的三维收发部A中所包含的模块的物理配置的局部平面布置图。
图14是表示本发明实施方式1的三维收发部A中所包含的收发端子(线圈)的位置的图。
图15是本发明实施方式1的请求发送电路A中所包含的发送线圈TQ1～TQ5与串行请求信息包和时钟的传输信号的关系图。
图16是本发明实施方式1的响应接收电路A中所包含的接收线圈RS1～RS5与串行响应信息包和时钟的传输信号的关系图。
图17是本发明实施方式1的请求接收电路A中所包含的接收线圈RQ1～RQ5与串行请求信息包和时钟的传输信号的关系图。
图18是本发明实施方式1的响应发送电路A中所包含的发送线圈TS1～TS5与串行响应信息包和时钟的传输信号的关系图。
图19是表示本发明实施方式1的集成电路A与集成电路B的层叠方法的图。
图20是表示本发明实施方式2的2个半导体集成电路的结构及其连接方式的框图。
图21是表示本发明实施方式2的请求发送电路A的结构的框图。
图22是表示本发明实施方式2的微分电路的结构的框图。
图23是表示本发明实施方式2的响应接收电路A的结构的框图。
图24是表示本发明实施方式2的时钟控制部A的结构的框图。
图25是表示本发明实施方式2的时钟接收电路A的结构的电路图。
图26是表示本发明实施方式2的时钟发送电路A的结构的框图。
图27是表示本发明实施方式2的时钟收发的状态的时序图。
图28是本发明实施方式2的集成电路A和集成电路B的时钟系统图。
图29是作为本发明的前提研讨的2个集成电路的时钟系统图。
图30是表示本发明实施方式2的集成电路A和集成电路B的数据传送路径的框图。
图31是表示本发明实施方式2的集成电路A中所装有的各功能模块在集成电路A内的位置的平面布置图。
图32是表示本发明实施方式2的三维收发部A的配置的图。
图33是表示本发明实施方式2的TQ1～TQ39与信号名的对应关系的图。
图34是表示本发明实施方式2的RQ1～RQ39与信号名的对应关系的图。
图35是表示本发明实施方式2的TS1～TS23与信号名的对应关系的图。
图36是表示本发明实施方式2的RS1～RS23与信号名的对应关系的图。
图37是表示本发明实施方式2的集成电路A与集成电路B的层叠方法的图。
图38是表示本发明实施方式3的2个半导体集成电路的结构及其连接方式的框图。
具体实施方式
以下，根据附图详细说明本发明实施方式。此外，在用于说明实施方式的所有图中，原则上对同一构件标以相同的标号，其重复的说明从略。
(实施方式1)
在本实施方式1中，说明安放在1个封装外壳内、通过三维耦合进行耦合的2个半导体集成电路。
图1是表示本发明实施方式1的2个半导体集成电路的结构及其连接方式的框图。
在本实施方式1中，说明如下情况：将功能相同并采用同一结构的2个半导体集成电路连接，构成与单独使用各半导体集成电路时相比可以使处理能力为2倍的电路。
首先，根据图1说明本实施方式1的半导体集成电路(以下，也简称为“集成电路”)和半导体器件的结构。
集成电路A10，在结构上包括CPUA101、DSPA102、DMACA103、存储器A104、路由器A105、串行化电路1A106、并行化电路1A107、并行化电路2A108、串行化电路2A109、请求发送电路A110、响应接收电路A111、请求接收电路A112、以及响应发送电路A113。
集成电路B20，在结构上包括CPUB131、DSPB132、DMACB133、存储器B134、路由器B135、并行化电路1B136、串行化电路1B137、串行化电路2B138、并行化电路2B139、请求接收电路B140、响应发送电路B141、请求发送电路B142、以及响应接收电路B143。
请求发送耦合AB121，是使请求发送电路A110与请求接收电路B140耦合的电感耦合。
响应接收耦合BA122，是使响应接收电路A111与响应发送电路B141耦合的电感耦合。
请求接收耦合BA123，是使请求接收电路A112与请求发送电路B142耦合的电感耦合。
响应发送耦合AB124，是使响应发送电路A113与响应接收电路B143耦合的电感耦合。
CPUA101，是通过路由器A105访问存储器A104并执行该存储器内所保存着的程序从而进行集成电路A10和集成电路B20的控制的处理器。集成电路A10内的访问，利用通过由请求访问的模块发送包含访问请求的请求信息包并由接收到访问请求的模块对请求访问的模块发送包含访问响应的响应信息包完成的分割协议来进行。此外，在本说明书中，将请求访问的模块称为起动器，将响应访问的模块称为目标。
以下，参照附图说明在本实施方式1中的路由器A105与CPUA101、DSPA102、DMACA103及存储器A104、以及与串行化电路1A106、并行化电路1A107、并行化电路2A108、串行化电路2A109之间传送的请求信息包及响应信息包和用于收发该请求信息包及该响应信息包的信号。此处所谓的串行化电路、并行化电路，是指变换包含数据宽度的通信形式的功能电路。
图2是本发明实施方式1中的利用分割协议分别进行1次写入访问和读出访问时的时序图。
在图2的写入访问中，起动器在时刻T1输出作为访问请求内容的地址“A1”、指令(命令)“C1”、写入数据“D1”、请求ID“R1”，并且，通过使指示正在输出该访问请求内容的请求有效信号为高电平来通知目标正在输出访问请求内容。请求ID是当路由器从目标向起动器中继响应信息包时用于识别起动器的识别信息。当目标发送响应信息包时，将对应的请求信息包的请求ID作为响应信息包的响应ID来输出。
以下，在本说明书中，输出上述请求有效信号等的1位控制信号的电路将上述控制信号转变为指示是有效状态的值(这一状态)表示为“确定(assert：断言)”，而将转变为指示是非有效状态的值(这一状态)表示为“不确定”。而且，将1位控制信号为指示是有效状态的值(这一状态)表示为“确定状态”，将二值的控制信号为指示非有效状态的值(这一状态)表示为“不确定状态”。并且，在本说明书中，将作为访问请求内容的地址、指令、写入数据、请求有效称为请求信息包，访问响应内容是指示状态、读出数据和响应有效而称为响应信息包。
当目标可以接收请求信息包时，确定指示可以接收请求信息包的请求准许。当请求有效和请求准许双方在时钟脉冲的上升沿都处于确定状态时，将请求信息包从起动器传送到目标。在图2中，目标在时刻T1检测出请求有效信号为确定状态，取入作为访问请求内容的地址、指令、写入数据、请求ID，通过将值“D1”写入由地址“A1”指示的地址区域执行写入访问。然后，在时刻T5确定指示访问响应信息有效的响应有效信号，将指示是否正常地执行了该写入访问的状态“S1”和响应ID“R1”作为访问响应发送到起动器。当起动器可以接收响应信息包时，确定响应准许信号而通知目标可以接收响应信息包。当响应有效和响应准许双方在时钟脉冲的上升沿都处于确定状态时，将响应信息包从目标传送到起动器。
以下，说明读出访问。
在图2的读出访问中，起动器在时刻T9输出作为访问请求内容的地址“A2”、指令“C2”、请求ID“R2”，进而确定请求有效信号。
目标在时刻T9检测出请求有效信号为确定状态，取入作为访问请求内容的地址、指令、写入数据、请求ID，从由地址“A2”指示的地址区域读出值“D2”。然后，在时刻T15确定指示访问响应信息有效的响应有效信号，将指示是否正常执行了该读出访问的状态“S2”、读出数据“D2”和响应ID“R2”作为访问响应发送到起动器。
返回到集成电路A10中所包含的模块的说明。
DSPA102是通过路由器A105访问存储器A104、通过执行该存储器内所保存着的程序进行运算而将该运算结果存储在存储器A104内的DSP(Digital Signal Processor：数字信号处理器)。
DMACA103是通过路由器A105访问存储器A104和存储器B134而在存储器A104和存储器B134之间进行数据的复制的DMAC(Direct Memory Access Controller：直接存储器存取控制器)。
存储器A104，是从路由器A105接收请求信息包、根据该请求信息包生成响应信息包而将该响应信息包发送到路由器A105的存储装置。
路由器A105是对CPUA101、DSPA102、DMACA103、存储器A104、串行化电路1A106、并行化电路1A107、并行化电路2A108和串行化电路2A109收发的请求信息包和响应信息包进行中继的中继电路。
接着，说明串行化电路1A106。
串行化电路1A106是将从路由器A105接收到的请求信息包串行化而生成串行化了的请求信息包而将该串行化了的请求信息包发送到请求发送电路A110的变换电路。以下，在本说明书中，将串行化了的请求信息包称为串行请求信息包。此外，所谓串行化，不只是简单地将多位宽度的数据变换为1位宽度的数据，而且，广义地说是指减小数据的位宽。
以下，参照附图说明串行请求信息包的格式。
图3是表示串行请求信息包的格式的图。
串行请求信息包，通过从前面说明过的请求信息包抽取请求有效、地址、指令、写入数据、请求ID而从作为MSB(Most SignificantBit：最高有效位)的位3起按顺序各配置4位而生成。串行请求信息包，从包含请求有效的4位起按顺序传送。串行请求信息包的传送所需的周期数为10周期。在第十周期传送的串行请求信息包的位1至位0为“00”。
接着，说明并行化电路1A107。并行化电路1A107是从响应接收电路A111接收串行化了的响应信息包，并将该串行化了的响应信息包变换为响应信息包而将该响应信息包发送到路由器A105的变换电路。以下，在本说明书中，将串行化了的响应信息包称为串行响应信息包。
此处，参照附图说明串行响应信息包的格式。
图4是表示串行响应信息包的格式的图。
串行响应信息包，通过从前面说明过的响应信息包抽取响应有效、状态、读出数据和响应ID而从作为MSB(Most Significant Bit：最高有效位)的位3起按顺序各配置4位而生成。串行响应信息包，从包含响应有效的4位起按顺序传送。串行响应信息包的传送所需的周期数为6周期。在第6周期传送的串行响应信息包的位1至位0为“00”。
并行化电路2A108，是从请求接收电路A112接受串行收请求信息包、将该串行请求信息包变换为请求信息包而将该请求信息包发送到路由器A105的变换电路。
串行化电路2A109，是从路由器A105接收响应信息包、将该响应信息包变换为串行响应信息包而将该串行响应信息包发送到响应发送电路A113的变换电路。
接着，参照附图说明请求发送电路A110。
图5是表示请求发送电路A110的结构的框图，图6是请求发送电路A110中所包含的收发器(transceiver)的电路图，图7是表示请求发送电路A110中所包含的收发器的工作的时序图。
请求发送电路A110内置5个收发器。收发器中的4个在串行请求信息包的发送中使用，1个用于时钟的发送。4个收发器分别与从串行化电路1A106供给的信号连接，其余的1个收发器与时钟连接。各收发器由缓冲器601～604和线圈605构成。
接着，用图6说明收发器的工作。收发器将所供给的电信号的电位的变化变换为磁通的变化。
图6中A点的电位是所供给的信号的电位，B点的电位由于缓冲器601～604的延迟而相对于A点延迟变化。
因此，如将从A点流向B点的方向表示为正，则由于缓冲器601～604的延迟，当A点的电位从低电平改变为高电平时，使B点的电流仅在缓冲器601～604的延迟时间变为正，当A点的电位从高电平改变为低电平时，仅在缓冲器601～604的延迟时间变为负。
在线圈605中，产生与B点的电流成比例的磁通，因此，当A点的信号电位从低电平改变为高电平时，在缓冲器601～604的延迟时间产生磁通，当A点的信号电位从高电平改变为低电平时，在缓冲器601～604的延迟时间产生负方向的磁通。
接着，参照附图说明响应接收电路A111。
图8是表示响应接收电路A111的结构的框图，图9是表示响应接收电路A111中所包含的时钟接收器的电路图，图10是响应接收电路A 111中所包含的接收器的电路图，图11是表示响应接收电路A111中所包含的接收器的工作的时序图。
响应接收电路A111，内置时钟接收器801和由4个接收器构成的接收器组802。各接收器的输出端子，分别与并行化电路1A107的串行响应信息包输入端子及并行化电路1A107的时钟输入端子连接。
参照附图说明时钟接收器801。图9是表示时钟接收器的电路结构的电路图。
时钟接收器801由线圈901、电阻902～903、晶体管904～905构成。
线圈901根据磁通的变化率产生电位差。在本实施方式1中，将线圈901与晶体管904～905的栅极端子连接，当施加于线圈901的磁通增强时，使晶体管904～905分别变为导通状态。因此，当施加于线圈901的磁通增强时，时钟接收器801输出高电平的信号。在本图中，Vbias为Vdd/2等固定值。
接着，说明响应接收电路A111中所包含的接收器。接收器，由线圈1001、电阻1002～1003、晶体管1004～1013、NAND电路1014～1015、反相器1016构成。
接收器是这样的电路，即：在时钟脉冲信号的上升沿，检测作用在线圈1001上的磁通的变化、将该变化变换为接收对象信号而进一步将接收对象信号的电平保持到下1个时钟脉冲沿。
以下，说明接收器的工作。
线圈1001，根据磁通的变化率来产生电位差。在本实施方式1中，当施加于线圈1001的磁通增强时，使C点的电位变得高于D点的电位而使晶体管1005变为导通状态，当施加于线圈1001的磁通减弱时，使D点的电位变得高于C点的电位而使晶体管1006变为导通状态。
当时钟信号为低电平时，晶体管1010和1013为导通状态，位于该2个晶体管的漏极侧的E点和F点的电位分别为高电位。因此，NAND电路1014～1015的输出电平被保持，接收对象信号的电位、即信号电平不变。另外，由于E点和F点的电位为高电平，晶体管1008和1009处于导通状态，晶体管1005和1006的源极侧电位为高电平。
当时钟信号为高电平时，晶体管1004变为导通状态，晶体管1005和1006的漏极侧电位变为低电平。另一方面，晶体管1010～1013为截止状态。
此时，如线圈1001根据磁通的变化产生电位差而使晶体管1005变为导通状态，则由于晶体管1005的漏极侧电位为低电平、且晶体管1012、1013为截止状态，晶体管1008的源极侧电位(E点的电位)变为低电平。由于E点的电位为低电平，晶体管1009变为截止状态。并且，由于晶体管1006也是截止状态，晶体管1009的源极侧电位(F点的电位)保持原来的高电平。
综上所述，NAND电路1014的输出变为高电平，而与时钟信号转变为高电平以前的输出值无关。
另一方面，此时，如线圈1001根据磁通的变化率产生电位差而使晶体管1006变为导通状态，则由于晶体管1006的漏极侧电位为低电平、且晶体管1010、1011为截止状态，晶体管1009的源极侧电位(F点的电位)变为低电平。由于F点的电位为低电平，晶体管1008变为截止状态。并且，由于晶体管1005也是截止状态，晶体管1008的源极侧电位(E点的电位)保持原来的高电平。
综上所述，NAND电路1014的输出变为低电平，而与时钟信号转变为高电平以前的输出值无关。
即，当时钟信号处在高电平时，根据线圈1001检测的磁通的变化决定接收对象信号的电平。
请求接收电路A112的功能和结构与响应接收电路A111相同，由后述的请求发送电路B142检测所产生的磁通，生成串行请求信息包，将该串行请求信息包发送到并行化电路2A108。
响应发送电路A113的功能和结构与请求发送电路A110相同，根据从串行化电路2A109接收到的串行响应信息包而产生磁通。
接着，说明集成电路B20中所包含的模块。
CPUB131，是通过路由器B135访问存储器B134并执行该存储器内所保存着的程序从而进行集成电路B20和集成电路A10的控制的处理器。集成电路B20内的访问，利用与集成电路A10内的访问同样的分割协议进行。
DSPB132，是通过路由器B135访问存储器B134、通过执行该存储器内所保存着的程序进行运算并将该运算结果存储在存储器B134内的DSP。
DMACB133，是通过路由器B135访问存储器B134和存储器A104并在存储器B134和存储器A104之间进行数据的复制的DMAC。
存储器B134，是从路由器B135接收请求信息包、根据该请求信息包生成响应信息包并将该响应信息包发送到路由器B135的存储装置。
路由器B135，是对CPUB131、DSPB132、DMACB133、存储器B134、并行化电路1B136、串行化电路1B137、串行化电路2B138和并行化电路2B139收发的请求信息包和响应信息包进行中继的中继电路。
并行化电路1B136，是从请求接收电路B140接收串行请求信息包、将该串行请求信息包变换为请求信息包并将该请求信息包发送到路由器B135的变换电路。
串行化电路1B137，是从路由器B135接收响应信息包、将该响应信息包变换为串行响应信息包并将该串行响应信息包发送到响应发送电路B141的变换电路。
串行化电路2B138，是从路由器B135接收请求信息包、将该请求信息包变换为串行请求信息包并将该串行请求信息包发送到请求发送电路B142的变换电路。
并行化电路2B139，是从响应接收电路B143接收串行响应信息包、将该串行响应信息包变换为响应信息包并将该响应信息包发送到路由器B135的变换电路。
请求接收电路B140，功能和结构与请求接收电路A112相同，由请求发送电路A110检测所产生的磁通，生成串行请求信息包，并将该串行请求信息包发送到并行化电路1B136。
响应发送电路B141，从串行化电路1B137接收串行响应信息包，并根据该串行响应信息包产生磁通。
请求发送电路B142，从串行化电路2B138接收串行请求信息包，并根据该串行请求信息包产生磁通。
响应接收电路B143，功能和结构与请求接收电路B140相同，由响应发送电路A113检测所产生的磁通，生成串行响应信息包，并将该串行响应信息包发送到并行化电路2B139。
接着，参照附图说明集成电路A10中所包含的模块的物理配置和集成电路B20中所包含的模块的物理配置。
图12是表示集成电路A10中所包含的模块的物理配置的平面布置图。集成电路B20的平面布置与集成电路A10相同。
集成电路A10为长方形。三维收发部A1301是包含请求发送电路A110、响应接收电路A111、请求接收电路A112和响应发送电路A113的区域，还包含集成电路A10的中心点A1302(未图示)。
图13是表示三维收发部A1301中的请求发送电路A110、响应接收电路A111、请求接收电路A112、响应发送电路A113与上述中心点A1302的位置关系的局部平面布置图。
在三维收发部A1301中，请求发送电路A110与响应发送电路A113，配置在以中心点A1302为中心点的点对称的位置。
另外，在三维收发部A1301中，响应接收电路A111与请求接收电路A112，配置在以中心点A1302为中心点的点对称的位置。
以下，参照附图说明三维收发部A1301中所包含的收发端子与串行请求信息包和串行响应信息包的关系。
图14是表示三维收发部A1301中所包含的接收端子(线圈)的位置的图。
请求发送电路A110中所包含的发送线圈TQ1～TQ5与串行请求信息包和时钟的传输信号的关系如图15所示。
响应接收电路A111中所包含的接收线圈RS1～RS5与串行响应信息包和时钟的传输信号的关系如图16所示。
请求接收电路A112中所包含的接收线圈RQ1～RQ5与串行请求信息包和时钟的传输信号的关系如图17所示。
响应发送电路A113中所包含的发送线圈TS1～TS5与串行响应信息包和时钟的传输信号的关系如图18所示。
接着，参照附图说明集成电路A10与集成电路B20的层叠方法。
在图19中示出集成电路A10与集成电路B20的层叠方法。
集成电路B20层叠在集成电路A10的正上方。而且，层叠时使集成电路A10的与端子面相反一侧的面和集成电路B20的与端子面相反一侧的面接触。并且，集成电路B20，在以集成电路B20的中心点为中心沿水平方向旋转了180度的状态下层叠。
据此，集成电路A10的发送端子TQN(N为1～5的整数)，位于集成电路B20的接收端子RQN的正下方，集成电路A10的发送端子TSN(N为1～5的整数)，位于集成电路B20的接收端子RSN的正下方。
因此，使集成电路A10的所有的三维发送端子位于与该端子成对的集成电路B20的三维接收端子的正下方，使集成电路A10的所有的三维接收端子位于与该端子成对的集成电路B20的三维接收端子的正下方。
据此，使集成电路A10与集成电路B20形成三维耦合，从而使集成电路A10与集成电路B20相互间可以收发串行请求信息包和串行响应信息包。
另外，在集成电路A10和集成电路B20的内部，使路由器与三维耦合电路邻接配置。因此，使集成电路内的传输距离为最短，因而能够将伴随着信息包传送的延迟时间减低到最小限度。
通过按如上所述的方式构成集成电路A10和集成电路B20中所包含的各模块，进而使集成电路B20以中心点为中心旋转180度后层叠在集成电路A10上，可以取得以下的效果。
能以少的等待时间执行集成电路A10内所装有的起动器与集成电路B20内所装有的目标之间的传送。而且，也容易取得许多个端子，因此也可以提高数据传送容量。
能以少的等待时间执行集成电路B20内所装有的起动器与集成电路A10内所装有的目标之间的传输。而且，也容易取得许多个端子，因此也可以提高数据传送容量。
能够使层叠时位于下面的集成电路A10与层叠时位于上面的集成电路B20为同一设计。因此，与个别地设计层叠时位于下面的芯片和层叠时位于上边的芯片时相比，能够削减设计成本和掩模成本。
(实施方式2)
在本实施方式2中，说明安放在1个封装外壳内、通过三维耦合电路进行耦合的2个半导体集成电路。
图20是表示本发明实施方式2的2个半导体集成电路的结构及其连接方式的框图。
在本实施方式2中，说明如下情况：通过将功能相同并采用同一结构的2个半导体集成电路连接而构成与单独使用各半导体集成电路时相比可以使处理能力为2倍的电路。
并且，在本实施方式2中，共用2个集成电路的时钟，其目的是抑制因同步化、信息包的串行化和并行化引起的等待时间的增加。
集成电路A210，在结构上包括CPUA2101、DSPA2102、DMACA2103、存储器A2104、路由器A2105、请求发送电路A2106、响应接收电路A2107、请求接收电路A2108、响应发送电路A2109和时钟控制部A2110。
集成电路B220，在结构上包括CPUB2121、DSPB2122、DMACB2123、存储器B2124、路由器B2125、请求接收电路B2126、响应发送电路B2127、请求发送电路B2128、响应接收电路B2129和时钟控制部B2130。
请求发送磁场耦合AB2141是使请求发送电路A2106与请求接收电路B2126耦合的电感耦合。
响应接收磁场耦合BA2142是使响应接收电路A2107与响应发送电路B2127耦合的电感耦合。
请求接收磁场耦合BA2143是使请求接收电路A2108与请求发送电路B2128耦合的电感耦合。
响应发送磁场耦合AB2144是使响应发送电路A2109与响应接收电路B2129耦合的电感耦合。
集成电路A210中所包含的CPUA2101、DSPA2102、DMACA2103、存储器A2104和路由器A2105，具有分别与实施方式1的CPUA101、DSPA102、DMACA103、存储器A104和路由器A105相同的功能和结构。
集成电路B220中所包含的CPUB2121、DSPB2122、DMACB2123、存储器B2124和路由器B2125，具有分别与实施方式1的CPUB131、DSPB132、DMACB133、存储器B134和路由器B135相同的功能和结构。
另外，在集成电路A210内和集成电路B220内传送的请求信息包和响应信息包的格式，与实施方式1相同。
接着，参照附图说明请求发送电路A2106。
请求发送电路A2106，是将路由器A2105发送的请求信息包发送到集成电路B220的中继电路。
图21是表示请求发送电路A2106的结构的框图。
请求发送电路A2106，内置有由个数与从路由器A2105供给的请求信息包发送信号的个数相同的、即39个收发器构成的收发器组2201、接收器2202和微分电路2203。收发器组2201中所包含的各收发器，分别与从路由器A2105供给的请求信息包发送信号连接，接收器2202的输出端子，与路由器A2105的请求准许输入端子连接。接收器2202的输入端子，与微分电路2203的输出端子连接，微分电路2203的输入端子，与时钟控制部A2110输出的时钟信号连接。
上述收发器，功能和结构与在实施方式1中说明过的请求发送电路A110中所包含的收发器相同。
图22是表示微分电路2203的结构的框图。
微分电路2203，是由缓冲器2301～2303、反相器2304和AND电路2305构成并使所输入的时钟脉冲的上升沿变换为高电平的期间与缓冲器2301～2303及反相器2304的延迟时间相等的正脉冲的电路。
接收器2202，与在实施方式1中说明过的响应接收电路A111中所包含的接收器相同。
接着，参照附图说明响应接收电路A2107。
响应接收电路A2107是将集成电路B220发送的响应信息包发送到路由器A2105的中继电路。
图23是表示响应接收电路A2107的结构的框图。
响应接收电路A2107，内置有由个数与从路由器A2105供给的响应信息包接收用输入端子相同的、即23个接收器构成的接收器组2402和微分电路2403。
收发器的输入端子，与路由器A2105的响应准许输出端子连接。各接收器的输出端子，分别与路由器A2105的响应信息包接收用输入端子连接。微分电路2403的输入端子与时钟控制部A2110输出的时钟信号连接，微分电路2403的输出端子与各接收器的时钟端子连接。
收发器2401，与在实施方式1中说明过的请求发送电路A110中所包含的收发器相同。
接收器组2402的接收器，其功能和结构与在实施方式1中说明过的响应接收电路A111中所包含的接收器相同。
微分电路2403，功能和结构与微分电路2203相同。
请求接收电路A2108，其功能和结构与响应接收电路A2107类似，是将集成电路B220发送的请求信息包发送到路由器A2105的中继电路。
响应发送电路A2109是将路由器A2105发送的响应信息包发送到集成电路B220的中继电路。
时钟控制部A2110是生成集成电路A210使用的时钟信号的电路。以下，参照附图说明时钟控制部A2110。
图24是表示的时钟控制部A2110的结构的框图。
时钟控制部A2110，在结构上具有PLLA2501、分频器A2502、速度选择器A2503、时钟接收电路A2504、模式选择器A2505、时钟发送电路A2506。
PLLA2501，是从外部时钟信号生成部2148取入外部时钟信号、生成频率、周期与该外部时钟信号相同的PLL输出时钟信号并将该PLL输出时钟信号提供给分频器A2502和速度选择器A2503的PLL(Phase Locked Loop：锁相环)电路。
分频器A2502，是由从上述PLLA2501取入的PLL输出时钟信号生成频率为该PLL输出时钟信号的二分之一的分频时钟，并将该分频时钟供给速度选择器A2503的分频电路。
速度选择器A2503，是当从模式信号生成部2147供给的时钟速度信号为高电平时将上述PLL输出时钟提供给模式选择器A2505、当该时钟速度信号为低电平时将上述分频时钟提供给模式选择器A2505的选择电路。
模式选择器A2505，是当从模式信号生成部2147供给的时钟模式信号为高电平时将从速度选择器A2503供给的时钟信号提供给时钟控制部A2110外部的时钟树、当该时钟模式信号为低电平时将从时钟接收电路A2504供给的时钟信号提供给时钟控制部A2110外部的时钟树的选择电路。
时钟接收电路A2504，是用于从集成电路A210的外部通过三维耦合接收时钟信号的电路。以下，参照附图说明时钟接收电路A2504和时钟发送电路A2506的结构和动作。
图25是表示时钟接收电路A2504的结构的电路图。
时钟接收电路A2504，是接收集成电路B220发送的磁通并从该磁通生成集成电路A210使用的时钟信号的电路，在结构上具有线圈2601、电阻2602～2603、晶体管2604～2607、NAND电路2608～2609、反相器2610。
线圈2601，根据磁通的变化率产生电位差。在本实施方式2中，当不使线圈2601产生电位差时，晶体管2604为截止状态，晶体管2606为导通状态。因此，当不使线圈2601产生电位差时，K点的电位为高电平。同样地，当不使线圈2601产生电位差时，晶体管2605为截止状态，晶体管2607为导通状态。所以，当不使线圈2601产生电位差时，L点的电位为高电平。
因此，当不使线圈2601产生电位差时，可以保持NAND电路2608、2609的输出值，使NAND电路2609的输出电平反转的反相器2610的输出值也可以保持。
当施加于线圈2601的磁场增强时，使H点的电位变得高于J点的电位并使晶体管2604变为导通状态、同时使晶体管2606变为截止状态，另一方面，当施加于线圈2601的磁通减弱时，使J点的电位变得高于H点的电位并使晶体管2605变为导通状态、使晶体管2607变为截止状态。
因此，当施加于线圈2601的磁场增强时，使K点的电位转变为低电平，反相器2610的输出电平转变为高电平，当施加于线圈2601的磁通减弱时，使L点的电位转变为低电平，反相器2610的输出电平转变为低电平。
图26是表示时钟发送电路A2506的结构的框图。
时钟发送电路A2506，是用于将上述速度选择器A2503输出的时钟信号通过三维耦合输出到集成电路A210的外部的电路，在结构上具有AND电路2701、线圈2702、电阻2703。
时钟发送电路A2506，当时钟模式信号为高电平时，如速度选择器A2503输出的时钟信号为高电平则产生磁场，如速度选择器A2503输出的时钟信号为低电平则不产生磁通。
时钟发送电路A2506，当时钟模式信号为低电平时，不产生磁通。
接着，参照附图说明时钟接收电路A2504接收时钟发送电路A2506生成的磁场并生成时钟信号时的工作。
此外，线圈2601和线圈2702上下重叠地配置，使其可以由线圈2702俘获线圈2601产生的磁通。
图27是表示时钟收发的状态的时序图。
速度选择器A2503生成的时钟信号通过AND电路2701供给线圈2702。因此，产生与速度选择器A2503生成的时钟信号的电位成比例的磁场。
线圈2702，根据磁场的变化率在线圈2601的两端产生电位差。当速度选择器A2503生成的时钟信号从低电平转变为高电平时，产生正向的电位差，当速度选择器A2503生成的时钟信号从高电平转变为低电平时，产生负向的电位差。
如上所述，时钟接收电路A2504，当线圈2702产生了正向的磁场时，输出并保持高电平的信号，当线圈2702产生了负向的磁场时，输出并保持低电平的信号。
作为结果，从时钟接收电路A2504输出与速度选择器A2503生成的时钟信号相比延迟了时钟发送电路A2506和时钟接收电路A2504中所包含的电路的延迟时间的信号。
接着，说明模式信号生成部2147。模式信号生成部2147，对集成电路A210和集成电路B220供给指定要使用的时钟的时钟模式信号和通知时钟频率的时钟速度信号。
在本实施方式2中，模式信号生成部2147，分别对集成电路A210供给作为时钟速度信号的高电平信号、对集成电路B220供给作为时钟速度信号的低电平信号。
另外，在本实施方式2中，模式信号生成部2147，分别对集成电路A210供给作为时钟模式信号的高电平信号、对集成电路B220供给作为时钟模式信号的低电平信号。
外部时钟信号生成部2148，将外部时钟提供给集成电路A210。
从如上所述的模式信号生成部2147和外部时钟信号生成部2148，对集成电路A210的时钟树提供由时钟控制部A2110用外部时钟生成的与外部时钟的频率相同的时钟信号。对集成电路B220的时钟树提供从集成电路A210通过三维耦合电路供给的时钟。
此处，参照附图说明从集成电路A210的速度选择器A2503向集成电路B220供给时钟的优点。
图28是集成电路A210和集成电路B220的时钟系统图。
对集成电路A210内部的触发器2507，从外部时钟信号生成部2148经由PLLA2501、分频器A2502、速度选择器A2503、时钟发送电路A2506、时钟接收电路A2504、时钟树A2508而提供时钟。
同样地，对集成电路B220内部的触发器2907，从外部时钟信号生成部2148经由PLLA2501、分频器A2502、速度选择器A2503、时钟发送电路A2506、时钟接收电路B2905、时钟树2906而提供时钟。
如上所述，在本实施方式2中，在集成电路A210和集成电路B220之间进行信息包的收发，因此，必须对集成电路A210的触发器和集成电路B220的触发器供给时钟的延迟时间差、即时钟相位差小的时钟。
时钟相位差，如能共用时钟传播路径则很容易抑制，如时钟传播路径不同就很难被抑制。
在本实施方式2中，在到达集成电路A210内的触发器的时钟的传播路径和到达集成电路B220内的触发器的时钟的传播路径中，PLLA2501、分频器A2502、速度选择器A2503、时钟发送电路A2506是共用的，不同的只是时钟接收电路A2504、时钟树A2508和时钟接收电路B2905、时钟树B2906。
另一方面，以往，如图29所示，一般是将外部时钟提供给各个芯片，因此从外部时钟信号生成部2148到各集成电路的时钟信号布线、PLL、分频器、选择器、时钟接收电路、时钟树是完全独立的，因此，与本发明的时钟结构相比，时钟相位差的抑制要困难得多。
接着，参照附图说明本实施方式2的数据传送路径的逻辑结构。
图30是表示本发明的集成电路A210和集成电路B220的数据传送路径的框图。
如上所述，三维耦合发送电路和三维耦合接收电路的传播延迟比时钟周期小。
因此，如图20所示，通过将三维耦合发送电路与各集成电路的路由器邻接配置，能以短的等待时间进行横跨多个集成电路的从起动器到目标的请求信息包传送。
接着，参照附图说明集成电路A210的各功能模块在集成电路A210内的位置。
图31是表示集成电路A210装有的各功能模块在集成电路A210内的位置的平面布置图。
三维收发部A3201，是由请求发送电路A2106、响应接收电路A2107、请求接收电路A2108、响应发送电路A2109、时钟控制部A2110的时钟接受电路A2504及时钟发送电路A2506构成的三维收发部。
图32是表示的三维收发部A3201中的请求发送电路A2106、响应接收电路A2107、请求接收电路A2108和响应发送电路A2109的位置关系的图。中心点A3301，是集成电路A210的中心点。时钟接受电路A2504和时钟发送电路A2506的线圈，配置成使各线圈的中心点对准中心点A3301。
请求发送电路A2106与响应发送电路A2109，隔着中心点A3301配置在点对称的位置。响应接收电路A2107与请求接收电路A2108，隔着中心点A3301配置在点对称的位置。
时钟接受电路A2504中所包含的线圈和时钟发送电路A2506中所包含的线圈，配置成从芯片端子面的上方看去时使各线圈的重心与中心点A3301一致。
图33是表示时钟发送电路A2106中所包含的发送线圈和接收线圈的结构的图。
图34是表示请求接收电路A2108中所包含的发送线圈和接收线圈的结构的图。
图35是表示响应发送电路A2109中所包含的发送线圈和接收线圈的结构的图。
图36是表示响应接收电路A2107中所包含的发送线圈和接收线圈的结构的图。
CLK是时钟接受电路A2504中所包含的线圈和时钟发送电路A2506中所包含的发送线圈。
在三维收发部A3201中，TQ1隔着中心点A3301配置在与TS1点对称的位置，RQ1隔着中心点A3301配置在与RS1点对称的位置。以下，同样地，TQ‘N’端子(N为2～39的整数)与TS‘M’端子(M为2～23的整数)，隔着中心点A3301相互配置在点对称的位置，RQ‘N’端子(N为2～39的整数)与RS‘M’端子(M为2～23的整数)，隔着中心点A3301相互配置在点对称的位置。
接着，参照附图说明集成电路A210与集成电路B220的层叠方法。
图37是表示集成电路A210与集成电路B220的层叠方法的图。
集成电路B220，层叠在集成电路A210的正上方。
集成电路A210和集成电路B220，具有端子面和其内侧的非端子面。在端子面上，连接焊线和微小凸块。层叠时使集成电路A210的非端子面与集成电路B220的非端子面接触。并且，集成电路B220，在以集成电路B220的中心点为中心沿水平方向旋转了180度的状态下层叠。
据此，集成电路A210的TQ‘N’(N为1～39的整数)端子，位于集成电路B220的RQ‘N’端子的正下方，集成电路A210的TS‘M’(M为1～23的整数)端子，位于集成电路B220的RS‘M’端子的正下方。并且，使集成电路B220的CLK端子与集成电路B220的CLK端子重合。
因此，集成电路A210的所有的三维发送端子，和通过与该端子的电感耦合而进行通信的集成电路B220的三维接收端子重合，集成电路A210的所有的三维接收端子，和通过与该端子的电感耦合进行通信的集成电路B220的三维发送端子重合。
据此，使集成电路A210与集成电路B220形成三维耦合，从而使集成电路A210与集成电路B220相互间可以收发串行请求信息包和串行响应信息包。
通过按如上所述的方式构成集成电路A210和集成电路B220并进而使集成电路B220以中心点为中心旋转180度后层叠在集成电路A210上，可以取得以下的效果。
能以短的等待时间执行集成电路A210内所装有的起动器与集成电路B220内所装有的目标之间的传送。而且，也能以短的等待时间执行集成电路B220内所装有的起动器与集成电路A210内所装有的目标之间的传送。
能够使层叠时位于下面的集成电路A210与层叠时位于上面的集成电路B220为同样的设计。因此，与个别地设计层叠时位于下面的芯片和层叠时位于上边的芯片时相比，可以削减设计成本和掩模成本。
由于能够很容易地减小集成电路A210和集成电路B220的时钟相位差，使集成电路A210和集成电路B220之间的传送采用同步传送方式进行时的工作频率极限值提高。因此，即使将集成电路A210和集成电路B220之间的传送吞吐量提高时，也不需要采用非同步传送方式或源同步传送方式，因而能够取消这些方式所需的用于定时补偿的信息包排队等待处理，能够减少电路安装数并降低芯片制造成本。
(实施方式3)
在本实施方式3中，说明安放在1个封装外壳内并通过三维耦合进行耦合的2个半导体集成电路。
图38是表示本实施方式3的半导体集成电路的结构及其连接方式的框图。
在本实施方式3中，使SoC(System on a Chip：芯片系统)连接多个存储器，其目的是提高SoC的存储器访问能力并提高SoC的处理能力。在本实施方式3中，集成电路40，具有从硬盘读出被压缩后的图像数据和图形绘图指令、根据该数据和该指令生成显示数据并显示在显示装置上的功能。
集成电路40，在结构上具有CPUA4001、ATAA4002、三维收发部A4003、电桥电路A4004、路由器A4005、DMACA4006、DMACB4011、译码器B4012、三维收发部B4013、电桥电路B4014、路由器B4015、DMACC4021、绘图部C4022、三维收发部C4023、电桥电路C4024、路由器C4025、显示部D4032、三维收发部D4033、电桥电路D4034、路由器D4035、全局路由器4041。
CPUA4001是通过路由器A4005访问存储器A41并执行该存储器内所保存着的程序从而进行集成电路40的总体控制的处理器。集成电路40内的访问，与实施方式1中的集成电路A10内的访问同样地，利用通过由请求访问的模块发送包含访问请求的请求信息包并由接收到访问请求的模块对请求访问的模块发送包含访问响应的响应信息包完成的分割协议来进行。
ATAA4002是控制硬盘的控制电路，将从该硬盘读出的数据存储在存储器A41内。
DMACA4006，是与路由器A4005连接并进行从存储器A41到存储器B42和存储器C43的数据复制的DMA控制器。
三维收发部A4003是在路由器A4005和存储器A41之间收发请求信息包和响应信息包的中继电路。
三维收发部B4013是在路由器B4015和存储器B42之间收发请求信息包和响应信息包的中继电路。
三维收发部C4023是在路由器C4025和存储器C43之间收发请求信息包和响应信息包的中继电路。
三维收发部D4033是在路由器D4035和存储器D44之间收发请求信息包和响应信息包的中继电路。
三维收发部A4003、三维收发部B4013、三维收发部C4023和三维收发部D4033，分别包含实施方式1中说明过的串行化电路1A106、并行化电路1A107、并行化电路2A108、串行化电路2A109、请求发送电路A110、响应接收电路A111、请求接收电路A112和响应发送电路A113。
电桥电路A4004、电桥电路B4014、电桥电路C4024、电桥电路D4034，是分别与路由器A4005、路由器B4015、路由器C4025、路由器D4035连接并在各路由器与全局路由器4041之间对请求信息包和响应信息包进行中继的中继电路。
DMACB4011是与路由器B4015连接并进行从存储器B42到存储器C43和存储器D44的数据复制的DMA控制器。
译码器B4012是将存储器B42中所存储的压缩数据压缩后生成图像数据并将该图像数据存储在存储器B42内的图像译码电路。
DMACC4021是与路由器C4025连接并进行从存储器C43到存储器D44的数据复制的DMA控制器。
绘图部C4022是读出存储器C43中所存储的绘图指令、根据该绘图指令生成图形对象并将该图形对象存储在存储器C43内的图形加速器。
显示部D4032，是读出存储器D44中所存储的显示数据并将该显示数据输出到显示装置的显示控制器。
全局路由器4041是在路由器A4005、路由器B4015、路由器C4025、路由器D4035之间进行请求信息包和响应信息包的中继的中继电路。
接着，说明存储器A41、存储器B42、存储器C43、存储器D44。
存储器A41、存储器B42、存储器C43、存储器D44，是结构相同、功能相同的存储器。
各存储器具有三维收发部、控制部和存储单元，从集成电路40接收请求信息包，根据该请求信息包的内容进行访问，并将该访问结果作为响应信息包发送到集成电路40。
通过像图38那样与各路由器邻接地连接三维收发部并将存储器与三维收发部直接连接，可以缩短从集成电路内部的起动器到各存储器的访问等待时间。而且，还能够将全局路由器4041中继的请求信息包和响应信息包的量减小到最低量，并能够将构成全局路由器4041的电路和布线量以及全局路由器4041的功耗减小到最低限度。
上述集成电路40的优点，通过使集成电路40所装有的各模块按如下方式协同工作可以更为显著地取得。以下，说明集成电路40的工作。
ATAA4002，将从硬盘读出的数据存储在存储器A41内，CPUA4001识别该所存储的数据的类型，如果该所存储的数据是压缩图像数据，就用DMACA4006复制到存储器B42，如果是图形指令，就用DMACA4006复制到存储器C43。
译码器B4012生成的图像数据，由与该译码器B4012连接于同一个路由器B4015的DMACB4011复制到存储器D44，进而由显示部D4032读出而发送到显示装置。
绘图部C4022生成的图像数据，由与该绘图部C4022连接于同一个路由器C4025的DMACC4021复制到存储器D44，进而由显示部D4032读出而发送到显示装置。
如上所述，通过将DMAC与各路由器连接，能高效率地执行存储器间的数据复制。
在上述工作中，ATAA4002、译码器B4012、绘图部C4022、显示部D4032，只对各自的最近的存储器进行访问。因此，ATAA4002、译码器B4012、绘图部C4022、显示部D4032不经由全局路由器4041。
ATAA4002、译码器B4012、绘图部C4022生成的数据，由与这些模块连接于同一个路由器的DMAC读出，并复制到DMA传送目标的存储器。在这些存储器复制动作中，读出访问的信息包传送路径，与写入访问的信息包传送路径相比，通过的模块数少因而短，所以读出访问是高速的。由于读出访问是高速的，易于提高DMA传送的吞吐量。读出访问为高速时易于提高DMA传送的吞吐量的原因在于，写入访问通过延迟写入就能掩盖访问等待时间，但读出访问如果不用响应信息包将读出数据返回就不能完成。为提高读出访问的吞吐量，必须增大读出访问的访问单位，但为增大访问单位就需要保持信息包队列等大量读出数据的电路因而使电路成本提高。就是说，吞吐量与成本存在着折衷关系。
按照如上所述的实施方式3，能够实现以下的效果。
通过将三维耦合电路与局部路由器直接连接，能够缩短模块的访问等待时间，并能将经由全局路由器的访问减少到最低限度，因此能够减少全局路由器的电路成本。
通过将DMAC与局部路由器结合，很容易提高存储器间的复制的吞吐量。
在本实施方式3中示出了包含CPU等的集成电路与存储器的连接，但有时也用与实施方式3相同的三维收发部连接不是存储器的多个集成电路。连接的集成电路，有时是相同的集成电路，有时也可以是不同的集成电路。能以低功耗进行多个集成电路间的通信，并能够将在一个集成电路上集成的功能分为多个集成电路进行安装。作为一例有通用的处理器与专用产品的ASIC(专用集成电路)的连接等。能够提高成品率或以每种功能的不同工艺进行制造，因而关系到成本的削减和性能的提高。
以上，根据其实施方式具体说明了由本发明人完成的发明，但本发明并不限定于上述实施方式，在不脱离其主旨的范围内当然可以进行各种变更。

Claims (14)

1.一种半导体集成电路，其特征在于，包括：
发送访问请求的起动器；
接收上述访问请求并发送访问响应的目标；
对上述访问请求和上述访问响应进行中继的路由器；以及
具有发送电路和接收电路的三维收发器，其中，
上述发送电路包括用于执行与外部通信的发送端子和用于提供对上述发送端子的电位改变的驱动器电路；
上述接收电路包括用于执行与外部通信的接收端子和用于将上述接收端子的电位改变变换为接收目标信号的变换电路；
上述起动器、上述目标和上述三维收发器经由上述路由器相互连接；并且
上述三维收发器与上述路由器邻接而配置。
2.根据权利要求1所述的半导体集成电路，其特征在于：
上述三维收发器配置在上述半导体集成电路的中央部。
3.根据权利要求1所述的半导体集成电路，其特征在于：
上述三维收发器包含：第一和第二发送线圈组；以及与上述第一和第二发送线圈组成对的第一和第二接收线圈组，其中，
上述第一和第二发送线圈组隔着上述半导体集成电路的中心点而配置在点对称的位置上，
上述第一和第二接收线圈组隔着上述半导体集成电路的中心点而配置在点对称的位置上，
上述第一发送线圈组和上述第一接收线圈组隔着包含上述半导体集成电路的中心点的中心线而配置在线对称的位置上，
上述第二发送线圈组和上述第二接收线圈组隔着包含上述半导体集成电路的中心点的中心线而配置在线对称的位置上。
4.根据权利要求1所述的半导体集成电路，其特征在于：
上述三维收发器进行的与外部的通信以发送数据侧将数据和时钟一起进行发送的源同步方式来进行。
5.一种半导体器件，其特征在于：
层叠有多个权利要求1所述的半导体集成电路。
6.一种半导体集成电路，其特征在于，包括：
发送访问请求的起动器；
接收上述访问请求并发送访问响应的目标；
中继上述访问请求和上述访问响应的路由器；
具有发送电路和接收电路的三维收发器；
将上述路由器发送的上述访问请求和上述访问响应串行化来提供给上述三维收发器的串行化电路；以及
将上述三维收发器发送的上述访问请求和上述访问响应并行化来提供给上述路由器的并行化电路，其中，
上述串行化电路和上述并行化电路与上述路由器和上述三维收发器邻接而配置；
上述发送电路包括用于执行与外部通信的发送端子和用于提供对上述发送端子的电位改变的驱动器电路；
上述接收电路包括用于执行与外部通信的接收端子和用于将上述接收端子的电位改变变换为接收目标信号的变换电路；
上述起动器、上述目标和上述三维收发器经由上述路由器相互连接；
上述三维收发器与上述路由器邻接而配置。
7.根据权利要求6所述的半导体集成电路，其特征在于：
上述三维收发器配置在上述半导体集成电路的中央部。
8.根据权利要求6所述的半导体集成电路，其特征在于：
上述三维收发器包含：第一和第二发送线圈组；和与上述第一和第二发送线圈组成对的第一和第二接收线圈组，其中，
上述第一和第二发送线圈组隔着上述半导体集成电路的中心点而配置在点对称的位置上，
上述第一和第二接收线圈组隔着上述半导体集成电路的中心点而配置在点对称的位置上，
上述第一发送线圈组和上述第一接收线圈组隔着包含上述半导体集成电路的中心点的中心线而配置在线对称的位置上，
上述第二发送线圈组和上述第二接收线圈组隔着包含上述半导体集成电路的中心点的中心线而配置在线对称的位置上。
9.根据权利要求6所述的半导体集成电路，其特征在于：
上述三维收发器进行的与外部的通信以发送数据侧将数据和时钟一起进行发送的源同步方式来进行。
10.一种半导体器件，其特征在于：
层叠有多个权利要求6所述的半导体集成电路。
11.一种半导体集成电路，其特征在于，包括：
发送访问请求的起动器；
接收上述访问请求并发送访问响应的目标；
对上述访问请求和上述访问响应进行中继的局部路由器；
对上述局部路由器发送和接收的上述访问请求和上述访问响应进行中继的全局路由器；以及
具有发送电路和接收电路的三维收发器，其中，
上述发送电路包括用于执行与外部通信的发送端子和用于提供对上述发送端子的电位改变的驱动器电路；
上述接收电路包括用于执行与外部通信的接收端子和用于将上述接收端子的电位改变变换为接收目标信号的变换电路；
上述起动器、上述目标和上述三维收发器经由上述路由器相互连接；并且
上述三维收发器与上述局部路由器邻接而配置。
12.一种半导体集成电路，其特征在于，包括：
发送访问请求的起动器；
接收上述访问请求并发送访问响应的目标；
中继上述访问请求和上述访问响应的局部路由器；
发送访问请求并进行存储器复制工作的DMA控制器；
在上述局部路由器之间对上述访问请求和上述访问响应进行中继的全局路由器；以及
具有发送电路和接收电路的三维收发器，其中，
上述发送电路包括用于执行与外部通信的发送端子和用于提供对上述发送端子的电位改变的驱动器电路；
上述接收电路包括用于执行与外部通信的接收端子和用于将上述接收端子的电位改变变换为接收目标信号的变换电路；
上述起动器、上述目标和上述三维收发器经由上述路由器相互连接，并且
上述DMA控制器和上述三维收发器与上述局部路由器邻接而配置。
13.一种半导体器件，其特征在于：
层叠有权利要求11所述的半导体集成电路和存储器芯片。
14.一种半导体器件，其特征在于：
层叠有权利要求12所述的半导体集成电路和存储器芯片。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010021410A1 (ja) * 2008-08-22 2010-02-25 日本電気株式会社 積層メモリチップ、それを用いた半導体集積回路装置及びその製造方法
JP5070228B2 (ja) * 2009-01-21 2012-11-07 株式会社日立製作所 半導体装置
WO2011007898A1 (ja) * 2009-07-17 2011-01-20 日本電気株式会社 半導体装置および半導体装置におけるデータ転送方法
TWI449339B (zh) * 2010-12-13 2014-08-11 Ind Tech Res Inst 時脈偏移補償裝置
KR20120088450A (ko) 2011-01-31 2012-08-08 에스케이하이닉스 주식회사 반도체 장치 및 이의 리페어 방법
KR20130025985A (ko) 2011-01-31 2013-03-13 에스케이하이닉스 주식회사 반도체 장치
JP2012181585A (ja) * 2011-02-28 2012-09-20 Seiko Epson Corp デバイスシステムおよびチップ
KR20130125036A (ko) * 2012-05-08 2013-11-18 삼성전자주식회사 시스템 온 칩, 이의 동작 방법, 및 이를 포함하는 시스템
CN103838691B (zh) * 2012-11-27 2018-08-14 中兴通讯股份有限公司 实现高速数据传输的方法及通用接口芯片
US10002100B2 (en) 2016-02-02 2018-06-19 Xilinx, Inc. Active-by-active programmable device
EP3780393A3 (en) * 2016-02-02 2021-06-23 Xilinx, Inc. Active-by-active programmable device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826191B1 (en) * 1999-10-01 2004-11-30 Stmicroelectronics Ltd. Packets containing transaction attributes

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6728113B1 (en) 1993-06-24 2004-04-27 Polychip, Inc. Method and apparatus for non-conductively interconnecting integrated circuits
JP4638005B2 (ja) * 2000-08-28 2011-02-23 ルネサスエレクトロニクス株式会社 半導体装置
JP2003198356A (ja) * 2001-12-25 2003-07-11 Hitachi Ltd 半導体チップおよび集積回路
JP4131544B2 (ja) * 2004-02-13 2008-08-13 学校法人慶應義塾 電子回路
JP4124365B2 (ja) 2004-08-24 2008-07-23 学校法人慶應義塾 電子回路
JP2006173986A (ja) * 2004-12-15 2006-06-29 Keio Gijuku 電子回路
US8131250B2 (en) * 2005-02-18 2012-03-06 The Regents Of The University Of California Self-synchronized radio frequency interconnect for three-dimensional circuit integration

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826191B1 (en) * 1999-10-01 2004-11-30 Stmicroelectronics Ltd. Packets containing transaction attributes

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