CN103687274A - 多层式印刷电路板 - Google Patents

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Abstract

本发明提供一种能够改善阻抗特性的多层式印刷电路板，其具有多个层并且包括：芯片，其安装于所述印刷电路板的顶层上；并且还至少包括连接至电源的导体及接地的导体，以作为印刷于各个所述层上的导体，其中，在所述顶层上的所述芯片的下部区域上设置有电源平面，所述电源平面是连接至所述电源的所述导体且未被图案化。

Description

多层式印刷电路板
技术领域
本发明涉及一种多层式印刷电路板，且更具体地涉及一种能够改善阻抗特性的多层式印刷电路。
背景技术
近来，与例如双倍数据速率（Double Data Rate；DDR）、DDR2、mDDR及DDR3等标准兼容并且能够以高速读取/写入数据的存储器被安装在越来越多的电子装置上。此种存储器被布置于电子装置中的具有多个层的多层式印刷电路板上。多层式印刷电路板包括像威化饼一样堆叠的绝缘体与图案，其中，各组件以较高的密度安装，并且随着电路连接变得更复杂，为了容纳那些可能无法仅在电路板的两个面上被充分容纳的电路布线而增加层数。在四层式印刷电路板的情形中，两个内层常常用作电源层及接地层，且信号线常常设置于两个表面层（外层）上，从而可对信号的阻抗进行控制。
多层式印刷电路板设置有例如电源层及接地层等层，所述电源层上设置有电源图案（即连接至电源的图案），所述接地层上设置有接地图案（即接地的图案）。在四层式印刷电路板中，例如一个电源层及一个或两个接地层被设置成多层式印刷电路板的内层。
具体而言，当作为印刷电路板的四层式通孔板（through-holeboard）或积层板（build-up board）中设置有一个电源层及两个接地层时，设置于印刷电路板的表面上的L1层以及邻近且位于L1层下方的L2层是接地层。邻近且位于L2层下方的L3层是电源层，而邻近且位于L3层下方的L4层是焊球层。
近来，多层式印刷电路板中形成有一个以上电源平面，且位于多层式印刷电路板的内层上的电源平面及接地平面常常被隔开。
此外，提出一种通过在最佳位置处设置电感图案来减少辐射噪声的发生的技术（例如参见专利文献1：JP9-326451A）。
然而，对于多层式印刷电路板而言，难以防止阻抗增大。当多层式印刷电路板用于DDR2存储器等时，印刷电路板中阻抗的增大是使同步开关输出噪声（simultaneous switching output noise；SSO）抖动（由同步开关噪声引起的抖动）、时钟抖动、电源与地面之间的噪声等等恶化的因素。
此外，随着数据传送速率变高，抑制信号抖动以使多层式印刷电路板与例如DDR等标准兼容变得日益困难，因此需要改善多层式印刷电路板的阻抗特性。
对于相关技术的多层式印刷电路板，在四层式基板封装的情形中，L1层的电源焊盘附近具有作为GND平面（实心）的布线，且仅一个内层用于电源，此使得难以改善阻抗特性。此外，由于焊盘被布置成使得至GND的引线接合（wire bonding）优先于至电源的引线接合而变得最短，因此尤其难以改善电源的阻抗特性。
发明内容
[技术问题]
本发明是考虑到上述情况而公开的，并能够改善多层式印刷电路板的阻抗特性。
[解决问题的方法]
本发明的一方面是提供一种多层式印刷电路板，其具有多个层并且包括：芯片，其安装于所述印刷电路板的顶层上；并且还至少包括连接至电源的导体及接地的导体，以作为印刷于各个所述层上的导体，其中，在所述顶层上的所述芯片的下部区域上设置有电源平面，所述电源平面是连接至所述电源的所述导体且未被图案化。
在设置于所述顶层上并且引线接合至所述芯片上的焊盘的二级焊盘中，与连接至所述电源的焊盘进行引线接合的第一二级焊盘被设置成比与接地焊盘进行引线接合的第二二级焊盘更靠近所述芯片的边缘。
所述多层式印刷电路板的与所述顶层相对的底层上设置有多个焊球，并且当利用二维坐标来表达在具有相同的矩形形状的所述多层式印刷电路板的所述各个层的正面上的位置时，所述位置与所述顶层上的所述第一二级焊盘的位置相对应，所述底层上的所述焊球被设置于与所述第一二级焊盘在所述顶层上所设置的位置基本上相同的坐标位置处。
在设置于所述顶层上并且引线接合至所述芯片上的焊盘的二级焊盘中，与连接至相等电压的电源的焊盘进行引线接合的多个二级焊盘被设置成相互靠近，以作为一组二级焊盘，并且所述一组二级焊盘通过一个过孔而连接至另一层。
在所述顶层上所安装的所述芯片上，连接至所述电源的焊盘被设置于所述芯片的最外侧部处且平行于所述芯片的边缘。
设置于所述芯片的所述最外侧部处的所述焊盘包括接地的焊盘，且所述接地的焊盘的两侧的相邻焊盘是连接至所述电源的焊盘。
根据本发明的一方面，一种具有多个层的印刷电路板在其顶层上安装有芯片，至少包括连接至电源的导体及接地的导体以作为被印刷于各个层上的导体，且在所述顶层上的所述芯片的下部区域上设置有电源平面，所述电源平面是连接至所述电源的所述导体且未被图案化。
[本发明的有利效果]
根据本发明的一方面，可改善多层式印刷电路板的阻抗特性。
附图说明
图1是用于解释应用本发明的封装基板的示例性结构的示意图；
图2是图示相关技术的多层式印刷电路板的L1层的布线图案示例的视图；
图3是图示本发明的多层式印刷电路板的L1层的布线图案示例的视图；
图4是图3所示芯片下部区域的右上部分的放大图；
图5是图示本发明的多层式印刷电路板的L2层的布线图案示例的视图；
图6是图示本发明的多层式印刷电路板的L3层的布线图案示例的视图；
图7是图示本发明的多层式印刷电路板的L4层的布线图案示例的视图；
图8是图示本发明的多层式印刷电路板中芯片上的焊盘及L1层上的二级焊盘的示例性设置的示意图；
图9是图示本发明的多层式印刷电路板中芯片上的焊盘及L1层上的二级焊盘的另一示例性设置的示意图；
图10是用于解释焊球在L4层的背面上的设置的图；
图11是图示本发明的封装基板中DDR电源与GND各自的电感值及电容值的表；
图12是图示本发明的封装基板的回路阻抗的测量结果的曲线图；
图13是用作DDR存储器的LSI的封装基板的电路图；以及
图14A及图14B是图示利用图13所示电路而获得的DDR输入端的眼图（eye pattern）的曲线图。
具体实施方式
以下将参照附图阐述本文所公开的本发明的实施例。
图1是用于解释应用本发明的封装基板的示例性结构的剖视图。图1所示的封装基板10例如用于DDR（双倍数据速率）2、mDDR或DDR3存储器。
图1所示的封装基板10包括：中介结构（interposer）21，其为多层式印刷电路板；芯片22，其安装于中介结构21上；以及树脂32，其填充于芯片22周围。
芯片22的正面（图中的上表面）上设置有多个焊盘，且中介结构21的正面（图中的上表面）上也设置有多个焊盘（称为二级焊盘）。芯片22上的焊盘与中介结构21上的二级焊盘利用引线接合而连接。在图1所示的示例中，芯片22上的焊盘与中介结构21上的二级焊盘由引线31连接。尽管图1的示例中仅例示出两条引线31，然而实际上存在大量的引线。
此外，中介结构21在其背面（图中的下表面）上具有多个焊球41。例如，封装基板10经由焊球41而电连接至设置于封装基板10下方的母板等。
如上所述，中介结构21是多层式印刷电路板。具体而言，中介结构21包括多个层，例如从顶部开始依次包括L1层、L2层、L3层及L4层四个层。L1～L4层中的每一层上均印刷有特定的布线图案，且各层之间设置有由绝缘体制成的绝缘层。
多层式印刷电路板包括像威化饼一样堆叠的绝缘体与图案，其中，各部件以较高的密度安装，且随着电路连接变得更复杂，为了容纳仅在电路板的两个面上无法被充分容纳的电路布线而增加层数。在四层式印刷电路板的情形中，两个内层常常用作电源层及接地层，且信号线常常被设置于两个表面层（外层）上，从而可对信号的阻抗进行控制。
多层式印刷电路板设置有例如电源层及接地层等层，所述电源层上设置有电源图案（即连接至电源的图案），所述接地层上设置有接地图案（即接地的图案）。在四层式印刷电路板中，例如一个电源层及一个或两个接地层被设置成多层式印刷电路板的内层。
在相关技术中，当作为印刷电路板的四层式通孔板或积层板中设置有一个电源层及两个接地层时，印刷电路板的L1层及L2层是接地层，其L3层是电源层，且其L4层是焊球层。
图2是图示相关技术的多层式印刷电路板的L1层的布线图案示例的视图。如图2所示，在L1层的布线图案100中位于芯片22下方的区域（称为芯片下部区域）110是接地（GND）平面。
平面是印刷于多层式印刷电路板上的导体膜，但是未被图案化的导体膜，且平面是指具有预定值以上的大面积的实心区域。对于相关技术的多层式印刷电路板而言，难以防止电源阻抗增大。当多层式印刷电路板用于DDR2存储器等时，印刷电路板中阻抗的增大是使同步开关输出噪声（SSO）抖动（由同步开关噪声引起）、时钟抖动、电源与地面之间的噪声等等恶化的因素。
此外，随着数据传送速率变高，抑制信号抖动以使多层式印刷电路板与例如DDR等标准兼容变得日益困难，因此需要改善多层式印刷电路板的电源阻抗特性。
然而，在相关技术的多层式印刷电路中，如图1所示那样，L1层的芯片下部区域是GND平面，且电源层仅为L3层，此使得难以改善焊球与芯片22上的焊盘之间的电源布线的阻抗特性。
具体而言，由于电源平面的总面积小于GND平面的总面积，因此焊球与芯片22上的焊盘之间的电源布线的阻抗高。
此外，在相关技术的多层式印刷电路板中，由于焊盘被布置成使得到达GND的引线接合优先于到达电源的引线接合而变得最短，因此焊球与芯片22上的焊盘之间的布线长，此仍使得难以改善电源阻抗特性。因此，本发明能够改善多层式印刷电路板中的电源布线的阻抗特性。
图3是图示应用本发明的多层式印刷电路板的L1层的布线图案示例的视图。
如图3所示，L1层的布线图案200中的芯片下部区域210包括GND平面210a及电源平面210b。因此，与相关技术的多层式印刷电路板的L1层上的布线图案不同，电源平面被包括于芯片下部区域中。
应注意，平面（例如电源平面及GND平面）是印刷于多层式印刷电路板上的导体膜，但是未被图案化的导体膜，且平面是指具有预定值以上的大面积的所谓实心区域。
尽管下文中将进行详细阐述，然而多层式印刷电路板存在三种类型的电源，它们是DDR电源（VDDQPVDD）、内核电源（VDD_CORE）及其他电源。电源平面210b是DDR电源。
此能使DDR电源平面的总面积更大，从而使得可将焊球与芯片22上的焊盘之间的电源布线的阻抗抑制为低。
图4是图3所示芯片下部区域210的右上部分的放大图。尽管图4中未示出，然而电源平面与GND平面的每一个上均设置有芯片。接着，通过芯片上的焊盘与中介结构21的正面（即L1层）之间的引线接合来设置电源布线、GND布线、信号线布线等。如图4所示，在应用本发明的多层式印刷电路板中，电源引线212短于GND引线213。在下文中将详细阐述应用本发明的多层式印刷电路板中焊盘与焊球的布线及相对位置。
图5是图示应用本发明的多层式印刷电路板的L2层的布线图案示例的视图。应用本发明的多层式印刷电路板的L2层是接地层。
如图5所示，L2层的布线图案220是GND平面。
图6是图示应用本发明的多层式印刷电路板的L3层的布线图案示例的视图。应用本发明的多层式印刷电路板的L3层是电源层。
就根据本发明的DDR电源而言，由于L1层及L3层中存在电源平面，因此可通过将所述电源平面与L2层的GND平面耦合来减小阻抗。
如图6所示，L3层的布线图案230包括三种类型的电源平面。具体而言，布线图案230包括其他电源平面230a、DDR电源平面230b及内核电源平面230c。其他电源、DDR电源及内核电源具有不同的电压。
图7是图示应用本发明的多层式印刷电路板的L4层的布线图案示例的视图。应用本发明的多层式印刷电路板的L4层是焊球层，且必要时将在L4层的布线图案240上设置焊球。
接下来，将详细阐述本发明的多层式印刷电路板中焊盘与焊球的布线及相对位置。
图8是图示本发明的多层式印刷电路板中芯片上的焊盘与L1层上的二级焊盘的示例性设置的示意图。
在图8中，焊盘311-1、311-2、311-3、311-4、…是芯片上的用作电源焊盘的焊盘。此外，焊盘312-1、312-2、312-3、312-4、…是芯片上的用作信号线焊盘的焊盘。应注意，当焊盘311-1、311-2、311-3、311-4、…无需单独区分时，这些焊盘将统称为焊盘311。相似地，当焊盘312-1、312-2、312-3、312-4、…无需单独区别时，这些焊盘将统称为焊盘312。
此外，二级焊盘321-1、321-2、321-3、322-1、…、323-1、…、324-1、…、325-1、…及325-8是L1层上的用作电源二级焊盘的二级焊盘。应注意，当所述焊盘无需单独区分时，这些焊盘将统称为二级焊盘321、二级焊盘322、二级焊盘323、二级焊盘324或二级焊盘325。
如图8所示，芯片上的用于电源的焊盘311被设置于用于信号线的焊盘312的外侧（靠近矩形芯片的外周边）。具体而言，用于电源的焊盘311被设置于芯片的边缘处，以使得在用于电源的焊盘311与L1层上的二级焊盘之间进行引线接合的引线的长度尽可能地短。因此，电源焊盘311以相对于L1层非常短的距离设置于芯片的边缘附近。结果，可将电源布线的阻抗抑制为低。
此外，在图8中，二级焊盘321用作VDDQPVDD（DDR电源）的二级焊盘，且二级焊盘322用作VDD_CORE（内核电源）的二级焊盘。此外，二级焊盘323用作VDDQPVDD（DDR电源）的二级焊盘，且二级焊盘324用作VDD_CORE（内核电源）的二级焊盘。
在本发明中，DDR电源的二级焊盘及内核电源的二级焊盘设置于图中的右侧。具体而言，电源的二级焊盘在L1层上被设置于靠近芯片边缘的位置处。
三个二级焊盘321通过一个过孔而一起连接至另一层。两个二级焊盘322通过一个过孔而一起连接至另一层。此外，两个二级焊盘323通过一个过孔而一起连接至另一层。两个二级焊盘324通过一个过孔而一起连接至另一层。
因此，在应用本发明的多层式印刷电路板中，用于同一类型电源的二级焊盘被尽可能地设置在一起。因此，用于同一类型电源的二级焊盘被尽可能地设置成彼此相邻，以使多个二级焊盘能够通过一个过孔而连接在一起。
此可减少设置于电源平面中的过孔总数，并防止电源平面的总面积因过孔而减小。结果，仍可将电源布线的阻抗抑制为低。
图9是图示其中GND焊盘类似于电源焊盘被设置于芯片的外侧上的示例性设置的示意图。
在图9所示的示例中，焊盘311-1是用于电源的焊盘，焊盘311-2是用于GND的焊盘，焊盘311-3是用于电源的焊盘，且焊盘311-4是用于GND的焊盘。此外，在图9中，二级焊盘325-1～325-3是用于GND的二级焊盘，二级焊盘325-4是用于电源的二级焊盘，且二级焊盘325-5是用于GND的二级焊盘。此外，二级焊盘325-6是用于电源的二级焊盘，且二级焊盘325-7及325-8是用于GND的二级焊盘。
接着，例如，二级焊盘325-1～325-3通过一个过孔而一起连接至另一层，且二级焊盘325-7及325-8通过一个过孔而一起连接至另一层。
因此，在应用本发明的多层式印刷电路板中，用于GND的二级焊盘被尽可能地设置于一起。因此，用于GND的二级焊盘被尽可能地设置成彼此相邻，以使多个二级焊盘能够通过一个过孔而连接在一起。
此可减小设置于电源平面或GND平面中的过孔总数，并防止电源平面或GND平面的总面积因过孔而减小。结果，仍可将电源或GND布线的阻抗抑制为低。
此外，例如当使用通孔板作为多层式印刷电路板时，过孔的设置受到严格限制。因此，可通过将设置于电源平面中的过孔总数尽可能地减小来增大电路设计的灵活性。此外，在多层式印刷电路板的结构中，可更容易地采用低成本的通孔板来取代高成本的积层板。因此，根据本发明也可降低多层式印刷电路板的成本。
此外，用于GND的焊盘在芯片上不是连续地排列，使得用于GND的二级焊盘能够如上所述在L1层上尽可能地设置在一起。具体而言，在设置于芯片外侧上的焊盘311中，两个或更多个GND焊盘并非彼此相邻地排列，而是各GND焊盘之间始终设置有一个或更多个电源焊盘。
例如，在图9所示的示例中，GND焊盘在芯片上以“每第二个焊盘”或“每第四个焊盘”的间隔进行排列，且GND焊盘的两侧的相邻焊盘始终为电源焊盘。因此，将用于电源及GND的引线耦合，从而减小阻抗。
此外，在本发明中，焊球在L4层的背面上被设置成靠近用于电源的二级焊盘。例如，如图10所示，焊球331被设置成靠近用于电源的二级焊盘326-1。在图10中，应注意，二级焊盘326-1设置于L1层的正面上，而焊球331设置于L4层的背面上。
尽管图中仅图示了焊球331，然而在需要时也将焊球设置成靠近其他用于电源的二级焊盘。
因此，在本发明中，焊球在L4层上设置于与用于电源的二级焊盘在L1层上所设置的位置相对应的位置处。例如，当利用二维坐标来表达多层式印刷电路板的各层正面上的具有相同矩形形状的位置时，L4层上的焊球被设置于与用于电源的二级焊盘在L1层上的位置具有基本上相同坐标的位置处。
作为以此种方式将焊球设置于用于电源的二级焊盘附近的结果，可缩短焊球与芯片上的焊盘之间的电源布线，并可将电源布线的阻抗抑制为低。
应用本发明的多层式印刷电路板的结构能够减小可能影响电路工作的同步开关噪声（SSN）。
当用V表示SSN的电压、用N表示同步数据操作的数目、且用L表示电源的有效电感时，可通过以下等式（1）来获得V：
[数学式1]
V=N*L*di/dt    …（1）。
在等式（1）中，di/dt表示I/O缓冲器每单位时间内所驱动的电流值。
等式（1）表示，如果欲减小电路的同步开关噪声（SSN），则可将电路构造成使电感值变得尽可能地小。
此外，应用本发明的多层式印刷电路板的结构可抑制使电源特性恶化的阻抗。
电感值为L的理想电感器的电抗X对于频率f而言由阻抗XL=2πfL决定，并且电阻为0。因此可看出，电感值越大阻抗越大。此外，电容值为C的理想电容器的电抗X对于频率f而言由阻抗XC=-1/(2πfC)决定，并且电阻为0。因此可看出，电容值越大阻抗越小。
因此，如果欲将电路布线的阻抗抑制为低，则需使电路的电感值尽可能地小，并使其电容值尽可能地大。
图11是图示在应用本发明技术的由多层式印刷电路板及芯片构成的封装基板中DDR电源（VDDQPVDD）及GND（VSS）中每一个的电感值L及电容值C的测量结果的表。应注意，图11还图示相关技术的由多层式印刷电路板及芯片构成的封装基板中DDR电源（VDDQPVDD）及GND（VSS）中每一个的电感值L及电容值C的测量结果，以供参考。
在图11中，相关技术的封装基板的电感值L及电容值C的测量结果图示于行（a）中。在图11中，应用本发明技术的封装基板的电感值L及电容值C的测量结果图示于行（b）中。此外，在图11中，相关技术的封装基板在去除芯片（引线）状态中的电感值L及电容值C的测量结果图示于行（c）中。此外，在图11中，应用本发明技术的封装基板在去除芯片（引线）状态中的电感值L及电容值C的测量结果图示于行（d）中。
由于能够获得封装基板在去除芯片（引线）状态中的测量结果，因此在去除引线长度影响的状态中可测量应用本发明技术所产生的电感值及电容值的变化。换言之，可关注如上文参照图3所述在L1层上设置电源平面的效果。
从图11的（a）及（c）可见，作为应用相关技术的结果，电源的电感值增大，而电容值减小。此外，从图11的（b）及（d）可见，作为应用本发明技术的结果，电源的电感值略减小，同时电容值增大。因此可看出，与相关技术的封装基板相比，作为应用本发明技术的结果，可减小同步开关噪声并将电源的阻抗抑制为低。应注意，作为减小同步开关噪声的结果，也可减少不必要的辐射（电磁干扰（electro-magnetic interference）：EMI）。
此外，在图11的（a）～（d）中可见，作为应用本发明技术的结果，GND的电感值略增大，同时电容值也大幅增大。
因此可看出，与相关技术的封装基板相比，作为应用本发明技术的结果，GND的阻抗未大幅增大。
此外，如上所述，作为应用本发明技术的结果，也可减小同步开关噪声。因此，也可减少在相关技术中设置于母板上以用于减小同步开关噪声的旁路电容器。换言之，也可降低母板的成本。
图12图示在应用本发明技术的由多层式印刷电路板及芯片构成的封装基板中电源（VDDQb）的焊球（Ball）边缘与GND（VSSb）的焊球（Ball）边缘之间的路径的回路阻抗的测量结果。
在图12中，垂直轴表示阻抗值，水平轴表示频率，线501～504表示阻抗值随频率变化的变化。
在图12中，线501表示相关技术的封装基板中的回路阻抗。线502表示应用本发明技术的封装基板中的回路阻抗。
此外，在图12中，线503表示相关技术的封装基板在去除芯片（引线）时的回路阻抗。在图12中，线504表示应用本发明技术的封装基板在去除芯片（引线）时的回路阻抗。
由于能够获得封装基板处于去除芯片状态时的测量结果，因此在去除引线长度影响的状态中可测量应用本发明技术所产生的回路阻抗的变化。换言之，可关注如上文参照图3所述在L1层上设置电源平面的效果。
与线501相比，线502具有较低的阻抗峰值，此表明本发明能改善阻抗特性。此外，与线503相比，线504具有较低的阻抗峰值，此表明本发明能改善阻抗特性。
根据本发明，由于阻抗特性以此种方式得到改善，因此无需像在相关技术的多层式印刷电路板中那样设置另外的电源层来改善阻抗特性。因此，可利用本发明的技术来减小多层式印刷电路板的层数，于是，相关技术的八层式或六层式印刷电路板可被构造成六层式或四层式印刷电路板。
图13是应用本发明技术的封装基板的电路图，所述封装基板用作DDR存储器的LSI。图13中所示的电路可同时传送80位（bit）的数据。在图13所示电路中的测量点401及402处测量在同时记录80位数据时的信号波形（眼图）。
图14A及图14B是图示如上所述利用图13所示电路获得的眼图。在图14A及图14B中，垂直轴表示电压，且水平轴表示时间。应注意，此处图示当电路以400Mbps的传送速率、1.7V的DDR电源及1.1V的内核电源工作时所获得的（DDR输入端的）眼图。图14A图示相关技术的封装基板中的眼图，且图14B图示应用本发明技术的封装基板中的眼图。
图14A的眼图中的开口在图中以水平箭头图示，所述开口具有2.1857ns（=3.8218-1.6361）。图14B的眼图中的开口在图中以水平箭头图示，所述开口具有2.2383ns（=3.8556-1.6173）。因此，与相关技术的封装基板相比，本发明封装基板中的眼图开口更大且电源特性得到改善。
此外，在本发明的封装基板中，与相关技术的封装基板相比，建立抖动（setup jitter）及总抖动（total jitter）分别改善19ps及53ps，同样，电源特性得到改善。
在上述图3所示的示例中，L1层的布线图案200的芯片下部区域210包括GND平面210a及电源平面210b。然而，在本发明中，L1层的布线图案200的芯片下部区域210可仅包括电源平面。
此外，本发明的实施例并非仅限于上述实施例，而是可在不背离本发明的范围的条件下作出各种变化。
本发明也可具有以下结构。
（1）一种多层式印刷电路板，其具有多个层并且包括：
芯片，其安装于所述印刷电路板的顶层上；并且还至少包括
连接至电源的导体及接地的导体，以作为印刷于各个所述层上的导体，其中
在所述顶层上的所述芯片的下部区域上设置有电源平面，所述电源平面是连接至所述电源的所述导体且未被图案化。
（2）如（1）所述的印刷电路板，其中，
在设置于所述顶层上并且引线接合至所述芯片上的焊盘的二级焊盘中，与连接至所述电源的焊盘进行引线接合的第一二级焊盘被设置成比与接地焊盘进行引线接合的第二二级焊盘更靠近所述芯片的边缘。
（3）如（2）所述的印刷电路板，其中，
所述多层式印刷电路板的与所述顶层相对的底层上设置有多个焊球，并且
当利用二维坐标来表达在具有相同的矩形形状的所述多层式印刷电路板的所述各个层的正面上的位置时，所述位置与所述顶层上的所述第一二级焊盘的位置相对应，所述底层上的所述焊球被设置于与所述第一二级焊盘在所述顶层上所设置的位置基本上相同的坐标位置处。
（4）如（1）～（3）所述的印刷电路板，其中，
在设置于所述顶层上并且引线接合至所述芯片上的焊盘的二级焊盘中，与连接至相等电压的电源的焊盘进行引线接合的多个二级焊盘被设置成相互靠近，以作为一组二级焊盘，并且
所述一组二级焊盘通过一个过孔而连接至另一层。
（5）如权利要求（1）～（4）所述的印刷电路板，其中，
在所述顶层上所安装的所述芯片上，连接至所述电源的焊盘被设置于所述芯片的最外侧部处且平行于所述芯片的边缘。
（6）如权利要求（5）所述的印刷电路板，其中，
设置于所述芯片的所述最外侧部处的所述焊盘包括接地的焊盘，且所述接地的焊盘的两侧的相邻焊盘是连接至所述电源的焊盘。
相关申请的交叉引用
本申请案主张于2012年9月18日提出申请的日本优先权专利申请案JP2012-203962的优先权，所述日本优先权专利申请案的全部内容以引用方式并入本文中。
[附图标记列表]
10 封装基板
21 中介结构
22 芯片
31 引线
32 树脂
41 焊球
200 布线图案
210 芯片下部区域
212 电源引线
213 GND引线
311 焊盘
312 焊盘
321～325 二级焊盘

Claims (6)

1.一种多层式印刷电路板，其具有多个层并且包括：
芯片，其安装于所述印刷电路板的顶层上；并且还至少包括
连接至电源的导体及接地的导体，以作为印刷于各个所述层上的导体，其中
在所述顶层上的所述芯片的下部区域上设置有电源平面，所述电源平面是连接至所述电源的所述导体且未被图案化。
2.如权利要求1所述的印刷电路板，其中，
在设置于所述顶层上并且引线接合至所述芯片上的焊盘的二级焊盘中，与连接至所述电源的焊盘进行引线接合的第一二级焊盘被设置成比与接地焊盘进行引线接合的第二二级焊盘更靠近所述芯片的边缘。
3.如权利要求2所述的印刷电路板，其中，
所述多层式印刷电路板的与所述顶层相对的底层上设置有多个焊球，并且
当利用二维坐标来表达在具有相同的矩形形状的所述多层式印刷电路板的所述各个层的正面上的位置时，所述位置与所述顶层上的所述第一二级焊盘的位置相对应，所述底层上的所述焊球被设置于与所述第一二级焊盘在所述顶层上所设置的位置基本上相同的坐标位置处。
4.如权利要求1所述的印刷电路板，其中，
在设置于所述顶层上并且引线接合至所述芯片上的焊盘的二级焊盘中，与连接至相等电压的电源的焊盘进行引线接合的多个二级焊盘被设置成相互靠近，以作为一组二级焊盘，并且
所述一组二级焊盘通过一个过孔而连接至另一层。
5.如权利要求1所述的印刷电路板，其中，
在所述顶层上所安装的所述芯片上，连接至所述电源的焊盘被设置于所述芯片的最外侧部处且平行于所述芯片的边缘。
6.如权利要求5所述的印刷电路板，其中，
设置于所述芯片的所述最外侧部处的所述焊盘包括接地的焊盘，且所述接地的焊盘的两侧的相邻焊盘是连接至所述电源的焊盘。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105206973A (zh) * 2015-09-25 2015-12-30 惠州市加迈电器有限公司 防触电插座
WO2022061759A1 (zh) * 2020-09-25 2022-03-31 华为技术有限公司 基板、封装结构及电子设备

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10225922B2 (en) * 2016-02-18 2019-03-05 Cree, Inc. PCB based semiconductor package with impedance matching network elements integrated therein
US10332851B2 (en) * 2017-06-22 2019-06-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
JP7017995B2 (ja) * 2018-07-26 2022-02-09 京セラ株式会社 配線基板
KR102262073B1 (ko) * 2018-07-26 2021-06-08 교세라 가부시키가이샤 배선 기판
CN114189980B (zh) * 2021-12-15 2024-06-11 摩尔线程智能科技(北京)有限责任公司 电路板组件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105206973A (zh) * 2015-09-25 2015-12-30 惠州市加迈电器有限公司 防触电插座
WO2022061759A1 (zh) * 2020-09-25 2022-03-31 华为技术有限公司 基板、封装结构及电子设备

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