JP6059950B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特にインダクタを有する半導体装置に適用可能な技術である。

電力線を流れる電力量を検出する電力計には、インダクタが用いられている。電力線を流れる電流量が変化すると、電力線から発生する磁界の強度が変化する。インダクタには、この磁界の強度の変化に応じた電力が発生する。電力計は、この電力をモニタすることにより、電力線を流れる電力量を検出する。

特許文献１には、上記したインダクタを有する半導体装置が記載されている。特許文献１において、インダクタは半導体装置の縁に沿って設けられている。

一方、特許文献２には、集積回路においてインダクタの周囲を配線で囲むことにより、インダクタと他の素子との間のカップリングを抑制することが記載されている。

また特許文献３にも、半導体装置においてインダクタの周囲を配線で囲むことにより、インダクタと外部の間でノイズが伝播することを抑制することが記載されている。

国際公開２００６／０５９２１８号パンフレット 特開２００４−３１１６５５号公報 特開２００９−１４７１５０号公報

半導体装置の外周には、内部回路を保護するためにガードリングを設ける必要がある。

一方、半導体装置の外周に電力検出用のインダクタを設けると、このインダクタがノイズ源となって、半導体装置の内部回路の動作に影響を与える、或いは影響を受ける可能性がある。本発明者は、このようなことを抑制するために、半導体装置の外周のインダクタを囲むシールド部材を配線層に設けることを検討した。しかし、このシールド部材を設けると、ガードリングの内側の領域の一部がシールド部材に占有されてしまうため、内部回路を設けるための領域が狭くなってしまう。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、インダクタは、多層配線層を用いて設けられており、平面視で内部回路を囲んでいる。多層配線層は、少なくとも２層の配線と、少なくとも一層のビアを有している。第１シールド部材は、多層配線層を用いて設けられており、内部回路を囲んでいる。第２シールド部材は、多層配線層を用いて設けられており、インダクタを囲んでいる。第２シールド部材は配線を多重に囲んでおり、かつビアと同一層にスリットビアを有している。そして平面視において、基板の縁と第２シールド部材の間にはガードリングが形成されていない。

前記一実施の形態によれば、内部回路を囲むようにインダクタを形成し、かつこのインダクタの周囲にシールド部材を設けたときに、内部回路を設けるための領域が狭くなることを抑制できる。

実施形態に係る半導体装置の構成を示す平面図である。 図１のＡ−Ａ´断面図である。 図２の変形例を示す断面図である。 図１のＢ−Ｂ´断面図である。 内部回路の構成を示す機能ブロック図である。 図５の変形例を示す図である。 図５の変形例を示す図である。

以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は、図１のＡ−Ａ´断面図である。半導体装置ＳＤは、基板ＳＵＢ、多層配線層ＭＩＣ、内部回路ＣＩＲ、インダクタＩＮＤ、第１シールド部材ＳＩＥ１、及び第２シールド部材ＳＩＥ２を備えている。

多層配線層ＭＩＣは、図２に示すように、基板ＳＵＢ上に形成されており、少なくとも２層の内部配線ＷＩＲ及び少なくとも一層のビアＶＡを有している。内部回路ＣＩＲは、トランジスタＴＲを有している。トランジスタＴＲは、基板ＳＵＢに形成されている。

インダクタＩＮＤは、図２に示すように、多層配線層ＭＩＣが有する少なくとも一つの内部配線ＷＩＲと同一層に設けられている。インダクタＩＮＤは、図１に示すように、平面視で内部回路ＣＩＲを囲んでおり、かつ両端が電気的に内部回路ＣＩＲに接続されている。

第１シールド部材ＳＩＥ１及び第２シールド部材ＳＩＥ２は、図２に示すように多層配線層ＭＩＣに設けられている。第１シールド部材ＳＩＥ１は、図１に示すように平面視でインダクタＩＮＤと内部回路ＣＩＲの間に位置しており、内部回路ＣＩＲを囲んでいる。第２シールド部材ＳＩＥ２は、図１に示すように平面視でインダクタＩＮＤを多重に囲んでいる。

図２に示すように、第１シールド部材ＳＩＥ１及び第２シールド部材ＳＩＥ２は、厚さ方向においてインダクタＩＮＤを内側に含んでいる。そして後述するように、第２シールド部材ＳＩＥ２は、ビアＶＡと同一層にスリットビアＳＶＡ（図４に図示）を全周にわたって有している。

本実施形態によれば、第１シールド部材ＳＩＥ１及び第２シールド部材ＳＩＥ２は、インダクタＩＮＤと内部回路ＣＩＲの間をシールドしている。このため、インダクタＩＮＤが内部回路ＣＩＲのノイズ源となること、及び内部回路ＣＩＲがインダクタＩＮＤのノイズ源になることを抑制できる。また、第２シールド部材ＳＩＥ２は多重になっており、またビアＶＡと同一層にスリットビアＳＶＡを全周にわたって有している。このため、第２シールド部材ＳＩＥ２はガードリングとしても機能する。従って、第２シールド部材ＳＩＥ２の外側にガードリングを設ける必要がないため、半導体装置が大型化することを抑制できる。以下、詳細に説明する。

まず図１を用いて、半導体装置ＳＤの構成を説明する。本実施形態において、半導体装置ＳＤは、電力計の少なくとも一部として使用される。半導体装置ＳＤの内部回路ＣＩＲは、インダクタＩＮＤの両端と、配線ＩＮＴ１，ＩＮＴ２を介して電気的に接続している。すなわち内部回路ＣＩＲは、インダクタＩＮＤで発生した電圧を認識することができる。そして内部回路ＣＩＲは、インダクタＩＮＤに発生する電圧を用いて、電力線を流れる電力量を算出する。なお、配線ＩＮＴ１，ＩＮＴ２は、一部にビアを含むこともある。

第１シールド部材ＳＩＥ１は、内部回路ＣＩＲの全周を囲んでいる。インダクタＩＮＤは、第１シールド部材ＳＩＥ１を囲むように配置された配線である。インダクタＩＮＤは、第１シールド部材ＳＩＥ１の周囲を複数周引き回されているのが好ましい。このようにすると、インダクタＩＮＤによる磁界の変化の検出感度は高くなる。

第２シールド部材ＳＩＥ２は、インダクタＩＮＤの周囲に多重に配置されている。具体的には、第２シールド部材ＳＩＥ２は、複数の環状部材ＲＩＧ及び梁部材ＢＥＭを有している。複数の環状部材ＲＩＧは、いずれもインダクタＩＮＤを囲んでいる。梁部材ＢＥＭは、隣り合う環状部材ＲＩＧを部分的に接続している。環状部材ＲＩＧ及び梁部材ＢＥＭの断面構造は、互いに同一であっても良いし、異なっていても良い。

そして、第２シールド部材ＳＩＥ２と基板ＳＵＢの縁の間にはガードリングが形成されていない。これにより、半導体装置ＳＤを小型化することができる。なお、第２シールド部材ＳＩＥ２と基板ＳＵＢの縁の間には、回路を構成する素子も形成されていない。

次に図２を用いて、半導体装置ＳＤの断面構造を説明する。基板ＳＵＢには、素子分離膜ＥＳが形成されている。素子分離膜ＥＳは、トランジスタＴＲが形成された素子形成領域を他の領域から分離している。

トランジスタＴＲおよび素子分離膜ＥＳ上には、多層配線層ＭＩＣが形成されている。多層配線層ＭＩＣは、内部配線ＷＩＲを有している。内部配線ＷＩＲは、内部回路ＣＩＲを構成する配線、又は電源配線である。

多層配線層ＭＩＣは、複数の配線層を有している。各配線層は、内部配線ＷＩＲが形成されている層と、ビアＶＡ（又はコンタクト）が形成されている層を有している。本図に示す例では、内部配線ＷＩＲは、配線層を形成する絶縁膜に埋め込まれている。ただし少なくとも一つの内部配線ＷＩＲは、配線層を形成する絶縁膜上に形成されていても良い。また、内部配線ＷＩＲ及びビアＶＡは、別々に形成されていても良いし、一体となっていてもよい。内部配線ＷＩＲは、例えばＣｕ又はＡｌである。ビアＶＡは、例えばＣｕ、Ａｌ、又はＷである。なお、第１シールド部材ＳＩＥ１及び第２シールド部材ＳＩＥ２は、内部配線ＷＩＲ及びビアＶＡと同一の材料により形成されている。

インダクタＩＮＤは、少なくとも一つの内部配線ＷＩＲと同一層に形成されている。本図に示す例では、インダクタＩＮＤは、複数層の配線層を用いて形成されている。このようにすると、インダクタＩＮＤの巻数が増えるため、インダクタＩＮＤによる磁界の変化の検出感度は高くなる。

インダクタＩＮＤは、２層目以上の配線層から、最上層より一つ下の配線層までの間のいずれかの配線層を用いて形成されている。そして第１シールド部材ＳＩＥ１及び第２シールド部材ＳＩＥ２は、いずれも、インダクタＩＮＤが形成されている配線層より下の配線層から、インダクタＩＮＤが形成されている配線層より上の配線層まで連続して形成されている。本図に示す例では、第１シールド部材ＳＩＥ１及び第２シールド部材ＳＩＥ２は、インダクタＩＮＤが形成されている配線層より一つ下の配線層から、インダクタＩＮＤが形成されている配線層より一つ上の配線層まで連続して形成されている。第１シールド部材ＳＩＥ１及び第２シールド部材ＳＩＥ２は、いずれの配線層においても、内部配線ＷＩＲが形成されている層と同一層に位置する金属層、及び、ビアＶＡが形成されている層と同一層に位置する金属層を有している。

インダクタＩＮＤが形成されている配線層より一つ上の配線層には、上部シールド部材ＳＩＥ３が形成されており、インダクタＩＮＤが形成されている配線層より一つ下の配線層には、下部シールド部材ＳＩＥ４が形成されている。上部シールド部材ＳＩＥ３は、第１シールド部材ＳＩＥ１の最上層の金属層と、第２シールド部材ＳＩＥ２の最も内側の環状部材ＲＩＧの最上層の金属層とをつないだものであり、インダクタＩＮＤの上方を覆っている。下部シールド部材ＳＩＥ４は、第１シールド部材ＳＩＥ１の最下層の金属層と、第２シールド部材ＳＩＥ２の最も内側の環状部材ＲＩＧの最下層の金属層とをつないだものであり、インダクタＩＮＤの下方を覆っている。言い換えると、インダクタＩＮＤは、第１シールド部材ＳＩＥ１、上部シールド部材ＳＩＥ３、第２シールド部材ＳＩＥ２、及び下部シールド部材ＳＩＥ４によって囲まれている。このようにすると、インダクタＩＮＤが内部回路ＣＩＲのノイズ源となること、及び内部回路ＣＩＲがインダクタＩＮＤのノイズ源になることを、さらに抑制できる。

本図に示す例において、第１シールド部材ＳＩＥ１は、素子分離膜ＥＳ及び基板ＳＵＢに繋がっていない。一方、第２シールド部材ＳＩＥ２は、ガードリングとしても機能するため、多層配線層ＭＩＣの最も下の層（すなわちコンタクトが形成されている層）から、最も上に位置する層（すなわち電極パッドが形成されている層）まで形成されている。

なお、第２シールド部材ＳＩＥ２において、複数の環状部材ＲＩＧのうちいずれかの内部配線ＷＩＲと同一層に位置する金属層は、互いに繋がっていてもよい。

図３は、図２の変形例を示す断面図である。本図に示す例において、基板ＳＵＢのうち平面視で第２シールド部材ＳＩＥ２と重なる領域には、不純物層ＩＮＰＬが形成されている。不純物層ＩＮＰＬは、例えば基板ＳＵＢと同一導電型の不純物層であり、基板ＳＵＢよりも不純物濃度が高い。これにより、第１シールド部材ＳＩＥ１、第２シールド部材ＳＩＥ２、上部シールド部材ＳＩＥ３、及び下部シールド部材ＳＩＥ４には基準電位、例えば接地電位が印加される。このようにすると、第１シールド部材ＳＩＥ１、第２シールド部材ＳＩＥ２、上部シールド部材ＳＩＥ３、及び下部シールド部材ＳＩＥ４の電位は安定するため、これらによるシールド効果は高くなる。

図４は、図１のＢ−Ｂ´断面図である。本図に示すように、第２シールド部材ＳＩＥ２は、内部配線ＷＩＲと同一層に位置する金属層が連続的に形成されており、かつ、ビアＶＡと同一層に位置する金属層も連続的に形成されている。すなわち第２シールド部材ＳＩＥ２は、壁状になっている。このため、第２シールド部材ＳＩＥ２は、ガードリングとして機能する。

なお、第１シールド部材ＳＩＥ１は、第２シールド部材ＳＩＥ２と同様に壁状であっても良いし、少なくともビアＶＡと同一層に位置する金属層が、柱状のビアを所定の間隔で配置した構成であっても良い。

図５は、内部回路ＣＩＲの構成を示す機能ブロック図である。本図に示す例において、内部回路ＣＩＲは、増幅部ＡＭＰ、アナログデジタル変換部ＡＤＣ、及び演算部ＣＮＴを有している。半導体装置ＳＤは、例えば、以下のような処理を行うことにより、電力線を流れる電流量を検出する。電力線を流れる電流量が変化した場合、電力線の周囲の磁界が変化する。このように磁界が変化すると、インダクタＩＮＤの両端には電圧が変化する。増幅部ＡＭＰは、インダクタＩＮＤで発生した電圧を増幅する。アナログデジタル変換部ＡＤＣは、増幅された電圧をデジタル信号に変換する。演算部ＣＮＴは、アナログデジタル変換部が生成したデジタル信号を演算処理して、電力線を流れる電流量の積分値を算出する処理などを行う。このため、半導体装置ＳＤを用いると、電力線を流れる電流量を測定することができる。なお、増幅部ＡＭＰ及び演算部ＣＮＴは、複数のトランジスタＴＲを用いて形成されている。

図６及び図７は、いずれも内部回路ＣＩＲの他の構成例を示す機能ブロック図である。図６において、内部回路ＣＩＲは、増幅部ＡＭＰおよびアナログデジタル変換部ＡＤＣを有している。そして演算部ＣＮＴは、半導体装置ＳＤ外の装置ＳＣ２（例えば、汎用マイコンチップなど）を有している。半導体装置ＳＤからは、アナログデジタル変換部ＡＤＣが生成したデジタルデータが出力され、演算処理などは半導体装置ＳＤ外の装置ＳＣ２にて実施される。また、図７において、内部回路ＣＩＲは、増幅部ＡＭＰのみを有している。そしてアナログデジタル変換部ＡＤＣ及び演算部ＣＮＴは、半導体装置ＳＤ外の装置ＳＣ３（アナログデジタル変換チップ、汎用マイコンチップなど）を有している。半導体装置ＳＤからは増幅部ＡＭＰによって増幅された電圧が出力され、アナログデジタル変換および演算処理などは半導体装置ＳＤ外の装置ＳＣ３にて実施される。内部回路ＣＩＲに組み込まれる機能としては、必要とされるシステム構成により、上記の機能だけでないことは言うまでもない。

以上、本実施形態によれば、第２シールド部材ＳＩＥ２は多重になっており、またビアＶＡと同一層にスリットビアＳＶＡを全周にわたって有している。このため、第２シールド部材ＳＩＥ２はガードリングとしても機能する。従って、第２シールド部材ＳＩＥ２の外側にガードリングを設ける必要がないため、半導体装置が大型化することを抑制できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＡＭＰ 増幅部
ＢＥＭ 梁部材
ＣＩＲ 内部回路
ＣＮＴ 演算部
ＥＳ 素子分離膜
ＩＮＤ インダクタ
ＩＮＰＬ 不純物層
ＩＮＴ１ 配線
ＩＮＴ２ 配線
ＭＩＣ 多層配線層
ＲＩＧ 環状部材
ＳＣ２ 装置
ＳＣ３ 装置
ＳＤ 半導体装置
ＳＩＥ１ 第１シールド部材
ＳＩＥ２ 第２シールド部材
ＳＩＥ３ 上部シールド部材
ＳＩＥ４ 下部シールド部材
ＳＵＢ 基板
ＳＶＡ スリットビア
ＴＲ トランジスタ
ＶＡ ビア
ＷＩＲ 内部配線

Claims (7)

1. 基板と、
   前記基板上に形成された複数の配線層を有する多層配線層と、
   前記基板に形成されたトランジスタを有する内部回路と、
   前記多層配線層の前記複数の配線層の少なくとも一つの配線層と同一層に設けられており、平面視で前記内部回路を囲んでおり、かつ両端が電気的に前記内部回路に接続されているインダクタと、
   断面視で前記多層配線層の前記複数の配線層にわたって設けられており、平面視で前記インダクタと前記内部回路の間に位置しており、前記内部回路を囲んでいる第１シールド部材と、
   断面視で前記多層配線層の前記複数の配線層にわたって設けられており、平面視で前記インダクタを多重に囲んでいる第２シールド部材と、
   を備え、
   前記インダクタは、前記第１シールド部材と前記第２シールド部材との間に配置され、
   前記第２シールド部材は、前記インダクタの全周を囲むように、かつ連続的に延在するように形成されたスリットビアを有し、さらに前記第２シールド部材は前記基板と接続されており、
   前記第１シールド部材は、前記基板と接続されていない、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記半導体装置は、電力線を流れる電流量を測定する電力計の少なくとも一部であり、
   前記内部回路は、前記インダクタに発生した電圧を増幅する増幅部を有する、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記内部回路は、前記増幅部の出力の積算値を算出する演算部を有する、半導体装置。
4. 請求項１に記載の半導体装置において、
   前記多層配線層に設けられており、前記インダクタの上方を覆って前記第１シールド部材と前記第２シールド部材とを接続する第３シールド部材と、
   前記多層配線層に設けられており、前記インダクタの下方を覆って前記第１シールド部材と前記第２シールド部材とを接続する第４シールド部材と、を備える、半導体装置。
5. 請求項４に記載の半導体装置において、
   前記基板は、素子分離領域を有し、
   前記第２シールド部材は、前記基板の前記素子分離領域に接続されている、半導体装置。
6. 請求項４に記載の半導体装置において、
   前記基板は、不純物層を有し、
   前記第２シールド部材は、前記基板の不純物層に接続されている、半導体装置。
7. 請求項５または請求項６に記載の半導体装置において、
   前記第１シールド部材は、平面視で前記内部回路の全周を囲むように、かつ連続的に延在するように形成されたスリットビアを有している、半導体装置。

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