JP2003243576A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003243576A
JP2003243576A JP2002036466A JP2002036466A JP2003243576A JP 2003243576 A JP2003243576 A JP 2003243576A JP 2002036466 A JP2002036466 A JP 2002036466A JP 2002036466 A JP2002036466 A JP 2002036466A JP 2003243576 A JP2003243576 A JP 2003243576A
Authority
JP
Japan
Prior art keywords
signal
semiconductor device
electrode
sig
external connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002036466A
Other languages
English (en)
Other versions
JP2003243576A5 (ja
JP3741274B2 (ja
Inventor
Noriaki Hiraga
則秋 平賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2002036466A priority Critical patent/JP3741274B2/ja
Priority to US10/366,347 priority patent/US6661101B2/en
Publication of JP2003243576A publication Critical patent/JP2003243576A/ja
Publication of JP2003243576A5 publication Critical patent/JP2003243576A5/ja
Application granted granted Critical
Publication of JP3741274B2 publication Critical patent/JP3741274B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01031—Gallium [Ga]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1903—Structure including wave guides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/207—Diameter ranges
    • H01L2924/20751—Diameter ranges larger or equal to 10 microns less than 20 microns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/207—Diameter ranges
    • H01L2924/20752—Diameter ranges larger or equal to 20 microns less than 30 microns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】電極２ｃや外部接続用端子１ｃが多いうえ電極
２ｃの列設ピッチが端子１ｃの列設ピッチより狭いまま
でも高周波信号（Ｓig＊）を適切に処理できるようにす
る。 【解決手段】集積回路２ａ，２ｂの基準電圧線２ｄｄに
接続された基準用電極２ｃ（ＧＮＤ）を複数にして、半
導体片２上で、集積回路２ａ，２ｂの信号線２ｄに接続
された信号用電極２ｃ（Ｓig＊）の両側に配置するとと
もに、導体層２ｅで短絡させる。信号用電極２ｃ（Ｓig
＊）と基準用電極２ｃ（ＧＮＤ）とが一直線に並ばない
ように位置をずらす。さらに、基準用電極２ｃ（ＧＮ
Ｄ）又は導体層２ｅから信号用電極２ｃ（Ｓig＊）の両
脇に導体層２ｆを延ばす。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、高周波信号を含
む幾つかの信号を処理する集積回路を搭載した多ピン
（外部接続用端子）の半導体装置に関し、詳しくは、半
導体チップ（半導体片）上のパッド（電極）と、パッケ
ージ側の端子（外部接続用端子）とが、それぞれ対応す
るもの同士、ボンディングワイヤ（金属細線）にて接続
されている半導体装置に関する。
【０００２】
【従来の技術】高周波信号を処理する半導体装置では、
入出力端での不所望な反射等を低減すべく、例えば、信
号リードと並走するグランドリードを半導体チップの裏
面へ直に接続したり、更にグランド電極と平行な金属板
まで設けたりして、共振周波数では接地インピーダンス
が零になるようにしている（特開平８−２３７００１号
公報）。このような高周波用半導体装置は、一般に、集
積度が高く無く、単一の又は少数の信号を処理する単機
能品・専用品として提供されるので、半導体チップ上の
パッドやパッケージ側の外部接続用端子の個数が少な
い。
【０００３】一方、それほど高い周波数の信号は扱わな
いが、外部とやり取りする信号数の多い半導体装置で
は、高集積化と共に多ピン化が進み、ボンディングパッ
ドやボンディングワイヤの個数も多くなっている。その
一例として図７にＩＣ１を示したが、これは、半導体チ
ップ２（半導体片）をプラスチックモールド１ａでパッ
ケージングしたものであり、多数の端子１ｂ（外部接続
用端子）も一部を露出して組み込まれている。チップ２
は、主表面の中央部に、信号処理を行う信号処理回路２
ａ（集積回路）が形成され、その周りに信号入力回路や
信号出力回路２ｂ（集積回路）が形成され、最も外側の
周辺部・辺縁部に、ボンディングパッド２ｃ（電極）が
所定ピッチで列設されている。
【０００４】多数のボンディングパッド２ｃのうち何れ
か（電源用電極）は、チップ２に形成されたパターン配
線層等にて、信号処理回路２ａや信号出力回路２ｂ等の
電源線に接続されるとともに、該当ボンディングワイヤ
３にて、電源電圧印可用端子１ｂ（Ｖcc）に接続されて
いる。また、何れか他のボンディングパッド２ｃ（基準
用電極）は、やはりチップ２に形成されたパターン配線
層等にて、信号処理回路２ａや信号出力回路２ｂ等の基
準電圧線に接続されるとともに、該当する他のボンディ
ングワイヤ３にて、接地用端子１ｂ（ＧＮＤ）に接続さ
れている。残りのボンディングパッド２ｃ（信号用電
極）は、それぞれ、該当パターン配線層等にて、該当信
号出力回路２ｂ等を介して間接的に又は介さず直に信号
処理回路２ａの該当信号線に接続されるとともに、該当
ボンディングワイヤ３にて、該当信号用端子１ｂ（Ｓi
g）に接続されている。
【０００５】このような多ピンのＩＣ１では、チップ２
に形成されるボンディングパッド２ｃの個数が多いう
え、回路集積度の高いチップ２はプラスチックモールド
１ａの中に囲い込まれて納まるほど小さいのに対し、端
子１ｂは個数がほぼ同じでプラスチックモールド１ａの
表面部位に来ているうえ外部の実装条件に適合するよう
並んでいるので、ボンディングパッド２ｃの列設ピッチ
は端子１ｂの列設ピッチより狭くなっており、ボンディ
ングワイヤ３は放射状になっている。
【０００６】
【発明が解決しようとする課題】ところで、ＬＶＤＳ
（Laser Video Disc System ）等に用いられる高速デジ
タル信号処理回路や、無線ＬＡＮ（Local Area Networ
k）等に用いられるＲＦ信号処理回路などでは、上述し
たような異質のＩＣを使い分けたり併用したりしてい
る。そして、電子機器に関して高機能化，高速化，小形
化が同時に進んでいる現況の先には、処理すべき信号の
総数やそれに含まれる高周波信号の個数は増やす一方で
半導体チップの個数は抑えるといった要請が見えてく
る。
【０００７】しかしながら、上述したような従来の半導
体装置では、周波数特性を改善するための条件や、ボン
ディング箇所に関する条件などが異なるため、総ての回
路を単純にワンチップ化する訳にはいかない。そこで、
高周波信号を含む多くの信号を処理する集積回路をワン
チップ化するに際して、多ピンのＩＣに付きもののボン
ディングパッド（電極）とピン（外部接続用端子）との
接続条件等を満たしつつ、高周波信号については特にそ
の周波数特性が劣化しないよう、工夫を凝らすことが技
術的課題となる。
【０００８】この発明は、このような課題を解決するた
めになされたものであり、電極および外部接続用端子が
多いうえ電極の列設ピッチが外部接続用端子の列設ピッ
チより狭いままでも高周波信号を適切に処理しうる半導
体装置を実現することを目的とする。
【０００９】
【課題を解決するための手段】このような課題を解決す
るために発明された第１乃至第５の解決手段について、
その構成および作用効果を以下に説明する。
【００１０】［第１の解決手段］第１の解決手段の半導
体装置は、出願当初の請求項１に記載の如く、信号処理
を行う集積回路の形成された半導体片と、この半導体片
に形成され前記集積回路の信号線に接続された信号用電
極と、前記半導体片に形成され前記集積回路の基準電圧
線に接続された基準用電極と、前記半導体片を囲むパッ
ケージと、前記信号用電極とその隣の電極との距離より
も広い間隔で前記パッケージに列設された外部接続用端
子と、前記パッケージ内に複数設けられそのうち何れか
が前記外部接続用端子の何れかと前記信号用電極とを接
続し何れか他のものが前記外部接続用端子の何れか他の
ものと前記基準用電極とを接続する金属細線とを備えた
半導体装置において、前記基準用電極を複数にしてそれ
らを前記半導体片上で前記信号用電極の両側に配置する
とともに、その前記基準用電極同士を前記半導体片上で
短絡させる導体層等の短絡手段を前記半導体片に設けた
ものである。
【００１１】このような第１の解決手段の半導体装置に
あっては、高周波信号の伝達される信号用電極とそれに
接続された金属細線および外部接続用端子の両側に、短
絡された基準用電極とそれに接続された金属細線および
外部接続用端子がそれぞれ配置されるので、高周波信号
の伝達経路が他の信号の伝達経路から明確に引き離され
るうえ、高周波信号の直接的な伝達電流ばかりかそれと
は逆に戻る電流についても電流経路が明確となる。これ
により、ノーマルモード及びコモンモード何れのノイズ
に関しても抑制されることとなる。
【００１２】しかも、電極の列設ピッチが外部接続用端
子の列設ピッチより狭いという多ピンＩＣの特質は維持
されていることから、半導体片やパッケージが小形のま
までも、電極や外部接続用端子を多数確保できるので、
その他の多くの信号も並列かつ独立に入出力しうること
となる。これにより、多くの信号を扱う多機能な集積回
路と高周波信号を扱う回路とが、何れの機能・性能も損
なうこと無くワンチップに搭載されることとなる。した
がって、この発明によれば、電極の列設ピッチが外部接
続用端子の列設ピッチより狭いままでも高周波信号を適
切に処理しうる半導体装置を実現することができる。
【００１３】［第２の解決手段］第２の解決手段の半導
体装置は、出願当初の請求項２に記載の如く、上記の第
１の解決手段の半導体装置であって、前記信号用電極が
前記基準用電極の並びからずれている、というものであ
る。すなわち、前記信号用電極の両側に位置する前記基
準用電極同士を結ぶ直線を仮想したとき、その仮想直線
から外れたところに前記信号用電極が設けられている。
【００１４】このような第２の解決手段の半導体装置に
あっては、高周波信号の伝達を担うところでは、信号用
電極と基準用電極との何れか一方または双方が、その他
の電極も含めた多数電極の列から、ワイヤボンディング
の可能な範囲で脇に逸れている。そのため、電極の列は
局所で多少乱れるが、その乱れを無視した全体的・大極
的・基本的な列方向のピッチは概ね従来通りの狭さに維
持されるにも拘わらず、その局所における電極間の距離
は基本の列設ピッチより広がることとなる。
【００１５】これにより、組を成す金属細線間の分布容
量すなわち信号用電極から外部接続用端子に至る金属細
線と基準用電極から外部接続用端子に至る金属細線との
間に分布する寄生容量の急変が緩和されて、より適切に
インピーダンスマッチングがとられるので、金属細線が
放射状になっていても、そのことが高周波信号に及ぼす
不所望な影響は抑制される。したがって、この発明によ
れば、電極の列設ピッチが外部接続用端子の列設ピッチ
より狭いままでも高周波信号をより適切に処理しうる半
導体装置を実現することができる。
【００１６】［第３の解決手段］第３の解決手段の半導
体装置は、出願当初の請求項３に記載の如く、上記の第
２の解決手段の半導体装置であって、前記基準用電極ま
たはそれらを短絡しているところから前記信号用電極の
両脇に導電体が延びている、というものである。
【００１７】このような第３の解決手段の半導体装置に
あっては、基準用電極が信号用電極から離れても、基準
用電極から延びた導電体が基準用電極の両脇へ戻ってい
て、基準用電極は依然として基準用電極の延長部によっ
て挟まれている。これにより、信号用電極と基準用電極
とをずらしても、当該信号用電極と他の信号用電極との
電気的な分離状態は、基準用電極およびその延長部によ
って、確実に維持される。しかも、そのような延長部す
なわち導電体は、パターン配線層等を利用して簡便に形
成することが可能である。したがって、この発明によれ
ば、電極の列設ピッチが外部接続用端子の列設ピッチよ
り狭いままでも高周波信号をより適切に処理しうる半導
体装置を簡便に実現することができる。
【００１８】［第４の解決手段］第４の解決手段の半導
体装置は、出願当初の請求項４に記載の如く、上記の第
１〜第３の解決手段の半導体装置であって、前記半導体
片から離してテーパ状導電体が設けられており、而も、
前記金属細線のうち前記信号用電極に接続されているも
のの近くに前記テーパ状導電体の先端側が置かれてお
り、且つ、前記テーパ状導電体の基端側は、当該金属細
線から前記先端側より遠いところに置かれるとともに、
前記基準用電極に対して間接的に接続されている、とい
うものである。
【００１９】このような第４の解決手段の半導体装置に
あっては、高周波信号の伝達を担うところでは、信号用
電極やそれに接続された金属細線の近傍に、基準用電極
と同電位のテーパ状導電体の先端側が来ている。このテ
ーパ状導電体と信号用電極から外部接続用端子に至る金
属細線との間に分布する寄生容量と、その金属細線と基
準用電極から外部接続用端子に至る金属細線との間に分
布する寄生容量とが相殺しあって、インピーダンス分布
の急変が緩和される。そのため、金属細線が放射状にな
っていても、そのことが高周波信号に及ぼす不所望な影
響は抑制される。したがって、この発明によれば、電極
の列設ピッチが外部接続用端子の列設ピッチより狭いま
までも高周波信号をより適切に処理しうる半導体装置を
実現することができる。
【００２０】［第５の解決手段］第５の解決手段の半導
体装置は、出願当初の請求項５に記載の如く、上記の第
１〜第４の解決手段の半導体装置であって、前記信号用
電極とそれに前記金属細線にて接続された前記外部接続
用端子との間を埋めるパッケージ材についてその誘電率
が前記金属細線の向きに沿って即ち信号用電極と外部接
続用端子との間で連続的に又は段階的に異なっている、
というものである。
【００２１】このような第５の解決手段の半導体装置に
あっては、信号用電極から外部接続用端子に至る金属細
線と基準用電極から外部接続用端子に至る金属細線との
距離が狭いところでは、パッケージ材の誘電率が小さく
され、金属細線間の距離が広いところでは、誘電率が大
きくされる。これにより、金属細線の間に分布する寄生
容量の分布変化は、金属細線間の距離の変化に比べて、
緩やかになる。したがって、この発明によれば、電極の
列設ピッチが外部接続用端子の列設ピッチより狭いまま
でも高周波信号をより適切に処理しうる半導体装置を実
現することができる。
【００２２】
【発明の実施の形態】このような解決手段で達成された
本発明の半導体装置について、これを実施するための具
体的な形態を、以下の第１〜第６実施例により説明す
る。図１に示した第１実施例は、上述した第１〜第３の
解決手段を具現化したものである。また、図２に示した
第２実施例は、上述した第１〜第４の解決手段を具現化
したものであり、図３の第３実施例や図４の第４実施例
は、その変形例である。さらに、図５に示した第５実施
例は、上述した第１〜第５の解決手段を具現化したもの
であり、図６の第６実施例は、その変形例である。な
お、それらの図示に際し従来と同様の構成要素には同一
の符号を付して示したので、重複する再度の説明は割愛
し、以下、従来との相違点を中心に説明する。
【００２３】
【第１実施例】本発明の半導体装置の第１実施例につい
て、その具体的な構成を、図面を引用して説明する。図
１（ａ）はパッケージを透かして視た部分斜視図であ
り、従来例の図７（ｂ）と対比されるものである。ま
た、図１（ｂ）は、高周波信号の伝達を担う要部につい
ての拡大図である。なお、図中の要素について電源電圧
印可用，信号伝搬用，高周波信号伝搬用，接地用のもの
であることを明記するときには、その符号に（Ｖcc），
（Ｓig），（Ｓig＊），（ＧＮＤ）を付して示した。
【００２４】このＩＣ４（半導体装置）が既述したＩＣ
１と相違するのは、多数の信号に加えて高周波信号もチ
ップ２上の信号処理回路２ａで処理するようになった点
と、その高周波信号を外部伝達するために例えばその信
号の出力用に順次接続された一組の信号出力回路２ｂ
（Ｓig＊）と出力ライン２ｄ（Ｓig＊）とボンディング
パッド２ｃ（Ｓig＊）とボンディングワイヤ３（Ｓig
＊）と端子１ｂ（Ｓig＊）とが割り当てられている点
と、その隣でやはり順次接続されたボンディングパッド
２ｃ（ＧＮＤ）とボンディングワイヤ３（ＧＮＤ）と端
子１ｂ（ＧＮＤ）とが両隣の二組とも接地用に割り当て
られている点である。
【００２５】また、その複数のボンディングパッド２ｃ
（ＧＮＤ）が導体層２ｅ（ＧＮＤ）によって短絡させら
れている点や、それらのボンディングパッド２ｃ（ＧＮ
Ｄ）を結ぶ仮想直線から外れたところにボンディングパ
ッド２ｃ（Ｓig＊）が設けられている点、ボンディング
パッド２ｃ（ＧＮＤ）又は導体層２ｅの両端のところか
らボンディングパッド２ｃ（Ｓig＊）の両脇に導体層２
ｆ（導電体）が延びて来ている点でも相違する。
【００２６】それらのうちボンディングパッド２ｃ（Ｓ
ig＊）とボンディングパッド２ｃ（ＧＮＤ）と導体層２
ｅと導体層２ｆは、他のボンディングパッド２ｃ（Ｓi
g）やボンディングパッド２ｃ（Ｖcc）と同じメタル層
等にて、チップ２の同一平面上に一括してパターン形成
されるが、出力ライン２ｄは、別のパターン配線層等も
利用して形成され、導体層２ｅと立体交差している。ま
た、短絡し合っているボンディングパッド２ｃ（ＧＮ
Ｄ）と導体層２ｅは、同じパターン配線層や他のパター
ン配線層等にて信号処理回路２ａや信号出力回路２ｂ等
のグランドライン２ｄｄ（基準電圧線）に接続されてい
て、何れも基準用電極となっている。
【００２７】各ボンディングパッド２ｃ（電源用電極、
信号用電極、基準用電極）は、一辺１０μｍ〜１００μ
ｍ程度の正方形や長方形に形成されて、１５μｍ〜１５
０μｍ程度の所定ピッチで列設されている。各ボンディ
ングワイヤ３（金属細線）は、直径１０μｍ〜３０μｍ
程度の金線が多用されるが、他の金属でも良い。端子１
ｂ（外部接続用端子）は、大抵のものが既定のパッケー
ジング規格に則っており、金属製のピンや，リード，パ
ッド，直方体状の良導体などからなり、２００μｍ〜８
００μｍ程度の所定ピッチで列設されている。
【００２８】図示の場合、Ｘ方向におけるボンディング
パッド２ｃの列設ピッチは９０μｍで、端子１ｂの列設
ピッチは３００μｍで、何れも５個ずつ並んでいるが、
ボンディングパッド２ｃのうち接地用の２個（ＧＮＤ）
は、信号処理回路２ａのあるＹ方向へ１２０μｍほど寄
っている。これにより、局所的・相対的には高周波信号
用のボンディングパッド２ｃ（Ｓig＊）が２個の接地用
ボンディングパッド２ｃ（ＧＮＤ）の並びからずれると
ともに、そこのボンディングパッド２ｃ（Ｓig＊），２
ｃ（ＧＮＤ）間の距離が１５０μｍに広がっている。な
お、ボンディングパッド２ｃや端子１ｂの個数は、現在
は３０個〜３００個程度が一般的であるが、増加傾向が
強い。
【００２９】チップ２（半導体片）は、シリコンやガリ
ウム砒素などが多いが、その他の半導体からなるもので
も良い。信号処理回路２ａや信号出力回路２ｂ（集積回
路）は、デジタル回路の場合もあれば、アナログ回路
や、その混在回路のこともあり、アプリケーションに応
じて種々のものが作られるので、内部の詳細な説明は割
愛するが、要するに幾つか複数の信号を外部とやり取り
するものであってそのうちの高周波信号を出力ライン２
ｄ経由で外部送出する又は同様の入力ラインを介して外
部から入力するとともにグランドライン２ｄｄに接地等
の基準電圧を受けるようになっていれば良い。プラスチ
ックモールド１ａによるパッケージは、セラミックや他
の材料で置き換わっていても良く併用されていても良
い。
【００３０】この第１実施例のＩＣ４について、その使
用態様及び動作を説明する。
【００３１】ＩＣ４は、応用装置への組込・実装に際
し、外部のプリント基板等の実装先でプリント配線等に
て、端子１ｂ（Ｖcc）が電源電圧の印可される電源ライ
ン等に接続され、端子１ｂ（ＧＮＤ）が基準電圧の印可
される接地ライン等に接続され、端子１ｂ（Ｓig）がそ
れぞれ該当する信号の伝達を担う信号ライン等に接続さ
れる。そのうち、特に端子１ｂ（Ｓig＊）は高周波信号
を伝達する信号ラインに接続される。
【００３２】そして、端子１ｂ（Ｖcc），１ｂ（ＧＮ
Ｄ）間に所定の電源電圧が印可されると、信号処理回路
２ａや信号出力回路２ｂが動作を開始して、或る端子１
ｂ（Ｓig）からは信号が信号処理回路２ａに入力される
一方、他の端子１ｂ（Ｓig）からは信号処理回路２ａで
生成された信号が出力される。こうして応用目的に従っ
て多数の信号が処理されるが、その際、信号処理回路２
ａによって高周波信号が生成され、それが信号出力回路
２ｂ（Ｓig＊）から出力ライン２ｄ（Ｓig＊）に出力さ
れると、その信号伝送を担う電流がボンディングパッド
２ｃ（Ｓig＊）とボンディングワイヤ３（Ｓig＊）と端
子１ｂ（Ｓig＊）とを流れる。また、それに伴ってその
周囲には変位電流・漏洩電流が流れることになるが、そ
の大部分は両隣のボンディングワイヤ３等（ＧＮＤ）を
通る。このため、他の信号伝搬用ボンディングワイヤ３
等（Ｓig）に放射ノイズ等が及ぶおそれは無い又は少な
い。
【００３３】さらに、高周波信号伝搬用ボンディングワ
イヤ３（Ｓig＊）と両隣の接地用ボンディングワイヤ３
（ＧＮＤ）との距離について見ると、端子１ｂ側は広く
（Ｘ方向に３００μｍ）、ボンディングパッド２ｃ側は
それより狭いが、ここのところが狭いながらも従来より
は広がっている。すなわち、そのワイヤ接続先の高周波
信号伝搬用ボンディングパッド２ｃ（Ｓig＊）と接地用
ボンディングパッド２ｃ（ＧＮＤ）との距離（Ｘ方向に
９０μｍ及びＹ方向に１２０μｍの対角方向で１５０μ
ｍ）が、従来と同じく基本の列設ピッチのままである他
のボンディングパッド２ｃ（Ｓig），２ｃ（Ｖcc）間の
距離（Ｘ方向に９０μｍ）より広い。このように、狭い
方を従来よりは広げたことから、ボンディングワイヤ３
（Ｓig＊）に沿って見た特性インピーダンスの変化がそ
の分だけ穏やかになっているので、反射ノイズの発生や
信号波形の歪みが少ない。しかも、基本の列設ピッチ
（Ｘ方向に９０μｍ）は維持されている。
【００３４】こうして、ワンチップ２に形成された集積
回路２ａ，２ｂによって多くの一般的信号（Ｓig）と高
周波信号（Ｓig＊）とが適切に処理される。上述した仕
様ばかりでなく出力パワーや使用環境などによっても動
作状況は異なるので一概には言えないが、例えば、一般
的信号（Ｓig）が５００ＭＨｚ即ち０．５ＧＨｚ以下に
制限されるようなときでも、高周波信号（Ｓig＊）は３
ＧＨｚ程度まで許容される。しかも、このようなＩＣ４
は、従来のＩＣ１とほぼ同じ手法や工程で製造すること
ができるものとなっている。
【００３５】
【第２実施例】図２に各部構造を示した本発明のＩＣ５
（半導体装置）が上述した第１実施例のＩＣ４と相違す
るのは、導体層６が追加されていることである。導体層
６は、チップ２と同程度かそれより多少広い又は狭い層
状・板状の良電導体からなり、プラスチックモールド１
ａの表面・上面に対して張り付けるように付設されてチ
ップ２からは離れてそれと概ね平行になっている。
【００３６】導体層６の辺縁部のうち高周波信号用端子
１ｂ（Ｓig＊）に近いところからは、その端子１ｂ（Ｓ
ig＊）に向けて、プラスチックモールド１ａの表面に沿
ってそこを這うようにして徐々に細くなりながら、テー
パ部６ａ（テーパ状導電体）が延びている。テーパ部６
ａの先端は、高周波信号用ボンディングパッド２ｃ（Ｓ
ig＊）と端子１ｂ（Ｓig＊）とを繋ぐボンディングワイ
ヤ３（Ｓig＊）の上方まで即ちその近傍までは来ている
が、端子１ｂ（Ｓig＊）よりは手前で止まっている。必
然的に、ボンディングワイヤ３（Ｓig＊）に対して先端
側は近くに基端側は遠くに位置することとなる。
【００３７】また、導体層６の辺縁部のうちテーパ部６
ａの基端部の両脇からは、高周波信号用端子１ｂ（Ｓig
＊）の両隣の接地用端子１ｂ（ＧＮＤ）に向けて、それ
ぞれライン部６ｂが延びている。これらは何れも端子１
ｂ（ＧＮＤ）に達しており、そのライン部６ｂと端子１
ｂ（ＧＮＤ）とボンディングワイヤ３（ＧＮＤ）とを介
することで間接的に、テーパ部６ａの基端部がボンディ
ングパッド２ｃ（ＧＮＤ）に接続されることとなる。
【００３８】この場合、高周波信号の伝達経路の特性イ
ンピーダンスを定める又は調整しうる要因として、径が
一定なためインダクタンス分布の一様なボンディングワ
イヤ３（Ｓig＊）と、それとの間のキャパシタンス分布
の急変を上述のように距離で緩和調整する両隣のボンデ
ィングワイヤ３（ＧＮＤ）とに、ボンディングワイヤ３
（Ｓig＊）と導体層６のテーパ部６ａとの間に分布する
寄生容量も加わってくる。しかも、テーパ部６ａにあっ
ては、距離だけでなく形状の変化によってもキャパシタ
ンス分布を調整することが可能である。
【００３９】これにより、インピーダンスマッチングを
とるのが楽になるばかりかマッチングの精度も上がっ
て、例えば、導体層６以外の仕様が上述した第１実施例
と同じ場合、テーパ部６ａの仕様を詰めることで容易
に、高周波信号（Ｓig＊）の許容周波数を５ＧＨｚ程度
まで上げることができる。
【００４０】
【第３実施例】図３に外観を示した本発明の半導体装置
は、上述した第２実施例のものの導体層６を印刷にて形
成したものである。その印刷は導電性ペイントを所望の
パターンで塗布する等のことで行われる。この場合、図
示したのはＱＦＮ（Quad Flat Non leaded package）で
あるが、導電性ペイントの塗布前は（図３（ａ）参
照）、従来と同じＱＦＮ手法・工程でパッケージングを
行い、その後（図３（ｂ）参照）、導電性ペイントを塗
布して固めることで、仕上がる。
【００４１】なお、図示したものは、テーパ部６ａとラ
イン部６ｂとを交互に配することで、もちろんそれに対
応して内部の図示しないボンディングワイヤ３（Ｓig
＊）等とボンディングワイヤ３（ＧＮＤ）等も交互に割
り当てることで、ボンディングワイヤ３（ＧＮＤ）や，
端子１ｂ（ＧＮＤ），ボンディングパッド２ｃ（ＧＮ
Ｄ）の割当数の増加を抑制しながら、取り扱う高周波信
号の個数増加に対処している。
【００４２】
【第４実施例】図４にリードフレームと全体外観を示し
た本発明の半導体装置は、上述した第２実施例のものの
導体層６をリードフレーム７にて形成したものである。
【００４３】この場合、図示したのはＳＳＯＰ（Shrink
Small Outlin Package）であるが、そのように端子１
ｂとしてリードを具備しているものについては、リード
１ｂの列設されたリードフレーム７に、テーパ部６ａや
ライン部６ｂの付いた導体層６も形成しておき、リード
１ｂの部分をボンディングパッド２ｃにボンディングす
るとともにプラスチックモールド１ａにて固定した後、
フレーム部分を切り落とし、それから導体層６を折り曲
げてプラスチックモールド１ａの上面に張り付けるので
ある。これによっても、上述したＩＣ４，ＩＣ５と同様
のものが簡便に出来上がる。
【００４４】
【第５実施例】図５（ａ），（ｂ）に縦断面構造を示し
た本発明の半導体装置が上述したＩＣ４，ＩＣ５と相違
するのは、プラスチックモールド１ａの誘電率がボンデ
ィングワイヤ３の周辺部分１ｃで変化していることであ
る。上述したようにボンディングパッド２ｃと端子１ｂ
は、電源電圧印可用，信号伝搬用，高周波信号伝搬用，
接地用のもの何れも、ボンディングワイヤ３にて接続さ
れており、そのような周辺部分１ｃもプラスチックモー
ルド１ａに埋まっているが、その周辺部分１ｃには、誘
電率調整用の浸透物質が含ませられていて、その濃度差
に応じて誘電率が異なっている。
【００４５】浸透物質には、誘電率を上げるのであれば
グラスファイバー等が好適であり、誘電率を下げるので
あればポリイミド等が好適であるが、大抵は、ボンディ
ングワイヤ３が放射状に広がって外側ほどキャパシタン
スが低下しがちなので、それを補償すべく、ボンディン
グワイヤ３の向きに沿って外側に行くほど即ちボンディ
ングパッド２ｃ側から端子１ｂ側へ進むにつれて誘電率
が上がるようにされる。その分布変化は、連続的でも良
く、段階的でも良い。
【００４６】そのような物質の浸透は、例えば、プラス
チックモールド１ａでパッケージングした後であってテ
ーパ部６ａの付いた導体層６を張り付ける前に（図５
（ｃ）参照）、浸透物質からなる又はそれを含ませた塗
布剤８を周辺部分１ｃのところに塗り付け（図５（ｄ）
参照）、それから加温・加熱等も必要に応じて行って浸
透拡散させる、といったことで行える。その後、余分な
塗布剤８を取り除けば、プラスチックモールド１ａの周
辺部分１ｃに浸透したものが残り（図５（ｅ）参照）、
そこの誘電率が安定する。塗布剤８の厚みを緩やかに変
えれば誘電率の分布変化は連続的になり、塗布剤８を多
重リングにすれば誘電率の分布変化は段階的になる。
【００４７】この場合、高周波信号の伝達経路の特性イ
ンピーダンスを調整するに際し、ボンディングワイヤ３
（Ｓig＊）の両隣のボンディングワイヤ３（ＧＮＤ）
と、ボンディングワイヤ３（Ｓig＊）の近傍に先端を延
ばしたテーパ状導電体６ａとが使えるばかりか、それら
に加えて、プラスチックモールド１ａの周辺部分１ｃに
おける誘電率も利用することが可能である。これによ
り、インピーダンスマッチングをとるのが一層楽になる
ばかりかマッチングの精度も上がって、例えば、上述し
た第１〜第４実施例をベースにしたもので、高周波信号
（Ｓig＊）の許容周波数を１０ＧＨｚ程度まで上げるこ
とができる。
【００４８】
【第６実施例】図６に縦断面構造を示した本発明の半導
体装置は、他の手法でプラスチックモールド１ａの周辺
部分１ｃに誘電率調整用物質を含ませたものである。
【００４９】この場合、先ず、誘電率調整用物質からな
る又はそれを含んでいる植付剤９を、マスキング９ａを
介在させて、チップ２にボンディングされているボンデ
ィングワイヤ３のところへ例えばＦＩＢ（Focused Ion
Beam）等を用いて打ち込む（図６（ａ）参照）。それか
ら、プラスチックモールド１ａでパッキングし（図６
（ｂ）参照）、その後、必要であれば加温・加熱等も行
って植付剤９を周辺部分１ｃに拡散させるのである。
【００５０】
【その他】なお、上記の各実施例では、高周波信号の伝
達部の具体例として、信号出力回路２ｂや信号出力ライ
ン２ｄを挙げたが、高周波信号の伝達部は、これに限ら
れるものでなく、信号入力回路や信号入力ラインでも良
く、信号入出力回路や信号入出力ラインでも良い。ま
た、基準電圧は、接地ＧＮＤに限らず、電源電圧と対を
なす安定電位であれば良く、デジタルグランドでも良
く、アナロググランドでも良い。
【００５１】さらに、電源電圧Ｖccは、５Ｖや３．３Ｖ
等の正電圧の他、負電圧の場合もあり、複数の端子１ｂ
を介して異種電圧が用いられる場合もある。また、上記
の各実施例で導体層６は露出していたが、これは絶縁被
覆されていても良く、チップ２から離れていればプラス
チックモールド１ａに埋もれていても良い。
【００５２】
【発明の効果】以上の説明から明らかなように、本発明
の第１の解決手段の半導体装置にあっては、ワイヤボン
ディング接続箇所に関して高周波信号の伝達経路を基準
電圧の経路で挟む又は囲むようにしたことにより、高周
波のリターン電流経路が明確となって放射ノイズや反射
ノイズが抑制され、その結果、電極の列設ピッチが外部
接続用端子の列設ピッチより狭いままでも高周波信号を
適切に処理しうる半導体装置を実現することができたと
いう有利な効果が有る。
【００５３】また、本発明の第２の解決手段の半導体装
置にあっては、電極の列に局所的な乱れを導入して基本
の列設ピッチを広げなくても局所の電極間距離は広がる
ようにもしたことにより、ボンディング箇所のインピー
ダンス変化が緩和され、その結果、電極の列設ピッチが
外部接続用端子の列設ピッチより狭いままでも高周波信
号をより適切に処理しうる半導体装置を実現することが
できたという有利な効果を奏する。
【００５４】さらに、本発明の第３の解決手段の半導体
装置にあっては、信号用電極と基準用電極とのずれによ
る分離能力の低下を基準用電極の延長にて補償するよう
にしたことにより、電極の列設ピッチが外部接続用端子
の列設ピッチより狭いままでも高周波信号をより適切に
処理しうる半導体装置を簡便に実現することができたと
いう有利な効果が有る。
【００５５】また、本発明の第４の解決手段の半導体装
置にあっては、金属細線間に分布する寄生容量の急変を
テーパ状導電体にて緩和するようにもしたことにより、
電極の列設ピッチが外部接続用端子の列設ピッチより狭
いままでも高周波信号をより適切に処理しうる半導体装
置を実現することができたという有利な効果を奏する。
【００５６】また、本発明の第５の解決手段の半導体装
置にあっては、パッケージ材の誘電率を調整してボンデ
ィング箇所のインピーダンス変化が緩和されるようにも
したことにより、電極の列設ピッチが外部接続用端子の
列設ピッチより狭いままでも高周波信号をより適切に処
理しうる半導体装置を実現することができたという有利
な効果が有る。
【図面の簡単な説明】
【図１】 本発明の半導体装置の第１実施例について、
（ａ）がパッケージを透かして視た部分斜視図、（ｂ）
がその要部の拡大図である。
【図２】 本発明の半導体装置の第２実施例について、
（ａ）が全体外観の斜視図、（ｂ）が要部拡大図、
（ｃ）が信号用電極のところの縦断面図、（ｄ）が基準
用電極のところの縦断面図である。
【図３】 本発明の半導体装置の第３実施例について、
その全体外観斜視図であり、（ａ）はパッケージ外面に
導電体を形成する前、（ｂ）はその導電体の形成後であ
る。
【図４】 本発明の半導体装置の第４実施例について、
（ａ）がリードフレームの平面図、（ｂ）がそれを装着
したところの外観斜視図である。
【図５】 本発明の半導体装置の第５実施例について、
（ａ）が縦断面図、（ｂ）がその要部拡大図、（ｃ）〜
（ｅ）が全体外観斜視図であり、（ｃ）が塗布前、
（ｄ）が塗布後、（ｅ）が浸透拡散後である。
【図６】 本発明の半導体装置の第６実施例について、
（ａ）〜（ｃ）何れも縦断面図であり、（ａ）が植え付
け中、（ｂ）がモールド後、（ｃ）が拡散後である。
【図７】 従来の半導体装置ついて、（ａ）が全体外観
の斜視図、（ｂ）がパッケージを透かして視た部分図で
ある。
【符号の説明】
１ ＩＣ（多ピンＬＳＩ、集積回路装置、半導体装
置） １ａ プラスチックモールド（セラミック封止部、
パッケージ） １ｂ 端子（ピン、アウターリード、外部パッド、
外部接続用端子） ２ チップ（ダイ、半導体チップ、半導体片） ２ａ 信号処理回路（集積回路） ２ｂ 信号出力回路（入力回路又は入出力回路、集
積回路） ２ｃ ボンディングパッド（信号用電極、基準用電
極） ２ｄ 出力ライン（信号線） ２ｄｄ グランドライン（基準電圧線） ２ｅ 導体層（パターン配線層、低抵抗接続部、短
絡手段） ２ｆ 導体層（パターン配線層、半導体片上で延長
された導電体） ３ ボンディングワイヤ（多数・複数の金属細線） ４ ＩＣ（多ピンＬＳＩ、集積回路装置、半導体装
置） ５ ＩＣ（多ピンＬＳＩ、集積回路装置、半導体装
置） ６ 導体層（パッケージ側に設けられた導電体） ６ａ テーパ部（テーパ状導電体） ６ｂ ライン部（並走部、間接的接続手段） ７ リードフレーム（端子と導電体との一括形成手
段） ８ 塗布剤（誘電率調整手段） ９ 植付剤（蒸着剤、注入剤、成膜剤、誘電率調整手
段） ９ａ マスキング

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】信号処理を行う集積回路の形成された半導
    体片と、この半導体片に形成され前記集積回路の信号線
    に接続された信号用電極と、前記半導体片に形成され前
    記集積回路の基準電圧線に接続された基準用電極と、前
    記半導体片を囲むパッケージと、前記信号用電極とその
    隣の電極との距離よりも広い間隔で前記パッケージに列
    設された外部接続用端子と、前記パッケージ内に複数設
    けられそのうち何れかが前記外部接続用端子の何れかと
    前記信号用電極とを接続し何れか他のものが前記外部接
    続用端子の何れか他のものと前記基準用電極とを接続す
    る金属細線とを備えた半導体装置において、前記基準用
    電極を複数にして前記半導体片上で前記信号用電極の両
    側に配置するとともに短絡させたことを特徴とする半導
    体装置。
  2. 【請求項２】前記信号用電極が前記基準用電極の並びか
    らずれていることを特徴とする請求項１記載の半導体装
    置。
  3. 【請求項３】前記基準用電極またはそれらを短絡してい
    るところから前記信号用電極の両脇に導電体が延びてい
    ることを特徴とする請求項２記載の半導体装置。
  4. 【請求項４】前記半導体片から離してテーパ状導電体が
    設けられ、その基端側が前記基準用電極に対して間接的
    に接続され、その先端側が前記金属細線のうち前記信号
    用電極に接続されているものの近くに置かれていること
    を特徴とする請求項１乃至請求項３の何れかに記載され
    た半導体装置。
  5. 【請求項５】前記信号用電極とそれに前記金属細線にて
    接続された前記外部接続用端子との間を埋めるパッケー
    ジ材は、前記金属細線の向きに沿って連続的に又は段階
    的に誘電率の異なるものであることを特徴とする請求項
    １乃至請求項４の何れかに記載された半導体装置。
JP2002036466A 2002-02-14 2002-02-14 半導体装置 Expired - Lifetime JP3741274B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002036466A JP3741274B2 (ja) 2002-02-14 2002-02-14 半導体装置
US10/366,347 US6661101B2 (en) 2002-02-14 2003-02-14 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002036466A JP3741274B2 (ja) 2002-02-14 2002-02-14 半導体装置

Publications (3)

Publication Number Publication Date
JP2003243576A true JP2003243576A (ja) 2003-08-29
JP2003243576A5 JP2003243576A5 (ja) 2005-07-07
JP3741274B2 JP3741274B2 (ja) 2006-02-01

Family

ID=27655039

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002036466A Expired - Lifetime JP3741274B2 (ja) 2002-02-14 2002-02-14 半導体装置

Country Status (2)

Country Link
US (1) US6661101B2 (ja)
JP (1) JP3741274B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008132814A1 (ja) * 2007-04-18 2008-11-06 Panasonic Corporation 部品内蔵基板と、これを用いた電子モジュール及び電子機器

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6847123B2 (en) * 2002-04-02 2005-01-25 Lsi Logic Corporation Vertically staggered bondpad array
US7303113B2 (en) * 2003-11-28 2007-12-04 International Business Machines Corporation Method and structure for controlled impedance wire bonds using co-dispensing of dielectric spacers
US20060175712A1 (en) * 2005-02-10 2006-08-10 Microbonds, Inc. High performance IC package and method
US20070145607A1 (en) * 2005-12-28 2007-06-28 Mathew Ranjan J System to wirebond power signals to flip-chip core
US7638863B2 (en) * 2006-08-31 2009-12-29 Semiconductor Components Industries, Llc Semiconductor package and method therefor
US7825527B2 (en) * 2008-06-13 2010-11-02 Altera Corporation Return loss techniques in wirebond packages for high-speed data communications
US9515032B1 (en) 2015-08-13 2016-12-06 Win Semiconductors Corp. High-frequency package
US11152326B2 (en) * 2018-10-30 2021-10-19 Stmicroelectronics, Inc. Semiconductor die with multiple contact pads electrically coupled to a lead of a lead frame
US10978419B1 (en) * 2019-10-14 2021-04-13 Nanya Technology Corporation Semiconductor package and manufacturing method thereof

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3472455B2 (ja) * 1997-09-12 2003-12-02 沖電気工業株式会社 半導体集積回路装置及びそのパッケージ構造

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008132814A1 (ja) * 2007-04-18 2008-11-06 Panasonic Corporation 部品内蔵基板と、これを用いた電子モジュール及び電子機器

Also Published As

Publication number Publication date
US6661101B2 (en) 2003-12-09
US20030151113A1 (en) 2003-08-14
JP3741274B2 (ja) 2006-02-01

Similar Documents

Publication Publication Date Title
US7973391B2 (en) Tapered dielectric and conductor structures and applications thereof
US20050233501A1 (en) Semiconductor device and a method of manufacturing the same
JPH08222657A (ja) 半導体集積回路装置
KR20020039214A (ko) 다층 배선 기판 및 반도체 장치
JPH01253246A (ja) 半導体集積回路実装基板、その製造方法および半導体集積回路装置
US20090091019A1 (en) Memory Packages Having Stair Step Interconnection Layers
JPH0766949B2 (ja) Ｉｃパッケージ
JP2001110942A (ja) 高性能集積回路パッケージの一定インピーダンス配路
JP2003243576A (ja) 半導体装置
US6762367B2 (en) Electronic package having high density signal wires with low resistance
JP2003163310A (ja) 高周波半導体装置
JP2001036309A (ja) マルチチップモジュール接続構造
JPWO2013027409A1 (ja) 配線基板及びこれを用いた高周波モジュール
JP2003218472A (ja) モジュールおよび表面実装モジュール
US20210296223A1 (en) Wiring board and semiconductor device
US7042102B2 (en) Semiconductor device
JP3489926B2 (ja) 高周波回路装置
JPH02198158A (ja) 半導体装置
US6646343B1 (en) Matched impedance bonding technique in high-speed integrated circuits
JP2001168236A (ja) 半導体装置
JP3831173B2 (ja) 半導体モジュール
JPS6348129Y2 (ja)
JP2006332708A (ja) 半導体装置
JPH0697666A (ja) 電子装置
JP2637975B2 (ja) 半導体装置用パツケージ

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041027

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050628

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050701

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050817

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050909

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051102

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051102

R150 Certificate of patent or registration of utility model

Ref document number: 3741274

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111118

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121118

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131118

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term