JPH01253246A - 半導体集積回路実装基板、その製造方法および半導体集積回路装置 - Google Patents
半導体集積回路実装基板、その製造方法および半導体集積回路装置Info
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- JPH01253246A JPH01253246A JP63079695A JP7969588A JPH01253246A JP H01253246 A JPH01253246 A JP H01253246A JP 63079695 A JP63079695 A JP 63079695A JP 7969588 A JP7969588 A JP 7969588A JP H01253246 A JPH01253246 A JP H01253246A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的]
(産業上の利用分野)
本発明は、半導体集積回路実装基板、その製造方法およ
び半導体集積回路装置に係り、特にその特性インピーダ
ンスの調整に関する。
び半導体集積回路装置に係り、特にその特性インピーダ
ンスの調整に関する。
(従来の技術)
近年、半導体集積回路の分野では、GHz帯で高速論理
動作を行う化合物半導体集積回路の開発が盛んである。
動作を行う化合物半導体集積回路の開発が盛んである。
例えば、ガリウム砒素(GaAs) u板を用いた電界
効果トランジスタ(FET) 、高移動度トランジスタ
(+−IEMT)、ペテロ接合バイポーラトランジスタ
(HBT)など高速で動作するデバイスの開発が進めら
れている。
効果トランジスタ(FET) 、高移動度トランジスタ
(+−IEMT)、ペテロ接合バイポーラトランジスタ
(HBT)など高速で動作するデバイスの開発が進めら
れている。
これら超高速動作デバイスの実装基板として、アルミナ
や窒化アルミなどのセラミック基板上に導体パターンか
らなる伝送線路を形成したものがあるが、これらは基板
の誘電率が高いため、伝送線路の伝WIR延時間が大き
いこと、隣接伝送線路間のクロストーク雑音が大きいこ
となどから、本来デバイスの有する高速性能を阻害する
という問題があった。
や窒化アルミなどのセラミック基板上に導体パターンか
らなる伝送線路を形成したものがあるが、これらは基板
の誘電率が高いため、伝送線路の伝WIR延時間が大き
いこと、隣接伝送線路間のクロストーク雑音が大きいこ
となどから、本来デバイスの有する高速性能を阻害する
という問題があった。
そこでこれらの問題を解決するため、セラミック基板上
に低誘電率の樹脂を塗布し、この上に伝送線路を設けた
もの、あるいは可撓性の絶縁基板上に伝送線路を設けた
ものなどが提案されている。
に低誘電率の樹脂を塗布し、この上に伝送線路を設けた
もの、あるいは可撓性の絶縁基板上に伝送線路を設けた
ものなどが提案されている。
これらは基板の誘電率が低いため、前述したような伝1
112遅延時間やクロストーク雑音の問題は改善される
。
112遅延時間やクロストーク雑音の問題は改善される
。
しかしながら、特性インピーダンスにばらつきがあり、
接続回路との整合性が悪いという問題を残していた。
接続回路との整合性が悪いという問題を残していた。
また例えば、GaAsMESFETを集積して高速論理
動作を行うGaAs論浬集積回路においては、信号配線
を通して高速入力信号が供給される場合、接続回路との
整合性が悪く、MESFE王のゲート部で信号の反射を
生じると、波形歪みの原因となり、正常な論理動作に支
障を来たす。
動作を行うGaAs論浬集積回路においては、信号配線
を通して高速入力信号が供給される場合、接続回路との
整合性が悪く、MESFE王のゲート部で信号の反射を
生じると、波形歪みの原因となり、正常な論理動作に支
障を来たす。
このため、この信号の反射を防止すべく、整合抵抗を設
けて終端する必要がある。°そこでいろいろな終端抵抗
のとりかたが提案されている。
けて終端する必要がある。°そこでいろいろな終端抵抗
のとりかたが提案されている。
このようななかで、本発明者等は、集積回路チップ載置
部に配設された孔に突出する舌片を備えた複数のリード
配線を形成してなる樹脂フィルムからなり、該舌片を集
積回路チップのボンディングパッドに直接接続するよう
に構成されたいわゆるTAB基板において、前記リード
配線のうち前記集積回路チップの高速信号入力端子に接
続されるリード配線を、所定の特性インピーダンスに調
整されたフィールドスルー配線を構成する折り返し配線
方式の伝送線路で構成した半導体集積回路装置を提案し
でいる(特願昭62−138630′;3)。
部に配設された孔に突出する舌片を備えた複数のリード
配線を形成してなる樹脂フィルムからなり、該舌片を集
積回路チップのボンディングパッドに直接接続するよう
に構成されたいわゆるTAB基板において、前記リード
配線のうち前記集積回路チップの高速信号入力端子に接
続されるリード配線を、所定の特性インピーダンスに調
整されたフィールドスルー配線を構成する折り返し配線
方式の伝送線路で構成した半導体集積回路装置を提案し
でいる(特願昭62−138630′;3)。
このようにTAB基板を用いれば、オーブンスタブの長
さは非常に短くなり、その長さのバラツギも小さく、高
速入力信号の波形歪みを十分に小さくすることができる
。また、このようなTAB基板では、リード配線の一部
である舌片が直接集積回路チップの端子パッドに接続さ
れるため、ワイヤ・ボンディングが不要となり、集積回
路チップ上の端子パッドの大きさやピッチに対する制限
が緩和される。この結果、集積回路チップ上での配線長
を短くすることもでき、集積回路チップをより小さくす
ることができる。
さは非常に短くなり、その長さのバラツギも小さく、高
速入力信号の波形歪みを十分に小さくすることができる
。また、このようなTAB基板では、リード配線の一部
である舌片が直接集積回路チップの端子パッドに接続さ
れるため、ワイヤ・ボンディングが不要となり、集積回
路チップ上の端子パッドの大きさやピッチに対する制限
が緩和される。この結果、集積回路チップ上での配線長
を短くすることもでき、集積回路チップをより小さくす
ることができる。
ところで、このような実装基板上への伝送線路(リード
配線)の形成には通常エツチング法が用いられるが、特
性インピーダンスは線幅に対して敏感であるため、高′
irJ度の加工技術が要求される。
配線)の形成には通常エツチング法が用いられるが、特
性インピーダンスは線幅に対して敏感であるため、高′
irJ度の加工技術が要求される。
しかし、エツチングのばらつきを防ぐには限界があり、
特性インピーダンスを正確に調整できるように加工精度
を維持するのは困難であった。
特性インピーダンスを正確に調整できるように加工精度
を維持するのは困難であった。
特にウェットエツチング法により膜厚め厚い伝送線路パ
ターンを形成するような場合は、極めて困難であった。
ターンを形成するような場合は、極めて困難であった。
例えば、可撓性の絶縁基板である厚さ75μm、比誘電
率3.2のポリイミドフィルム上に、膜厚20μm、幅
50.umの導体パターンからなるグランド何きコプレ
ナ伝送線路を形成する場合、伝送線路の特性インピーダ
ンスを50Ωにするために要求される伝送線路とコプレ
ナグランドとのギャップは30μmである。
率3.2のポリイミドフィルム上に、膜厚20μm、幅
50.umの導体パターンからなるグランド何きコプレ
ナ伝送線路を形成する場合、伝送線路の特性インピーダ
ンスを50Ωにするために要求される伝送線路とコプレ
ナグランドとのギャップは30μmである。
しかしこのような膜厚20μmの導体膜をウェットエツ
チングによりパターニングしようとしてもfJfrA4
0μm、ギャップ40μmが限界であり、伝送線路の特
性インピーダンスを50Ωにするために、ギャップを3
0μmとするのは不可能であった。
チングによりパターニングしようとしてもfJfrA4
0μm、ギャップ40μmが限界であり、伝送線路の特
性インピーダンスを50Ωにするために、ギャップを3
0μmとするのは不可能であった。
また、パターンによって加工粘度のばらつきがある上、
エツチング液は使用していくにつれて劣化し、エツチン
グ速度も変化するため、エツチング液の使用初期で形成
したパターンと使用後期で形成したパターンとでは、パ
ターン精度にばらつきを生じてしまうことになる。
エツチング液は使用していくにつれて劣化し、エツチン
グ速度も変化するため、エツチング液の使用初期で形成
したパターンと使用後期で形成したパターンとでは、パ
ターン精度にばらつきを生じてしまうことになる。
口のため、従来の実装基板では、特性インピーダンスの
ばらつきのために接続回路との整合性が悪いという問題
があった。
ばらつきのために接続回路との整合性が悪いという問題
があった。
(発明が解決しようとする課題)
このように、絶縁基板上、特に樹脂基板上に伝送線路を
形成する際、特性インピーダンスを目的値に調整するよ
うにパターン精度を向上するのは不可能に近い状態であ
った。
形成する際、特性インピーダンスを目的値に調整するよ
うにパターン精度を向上するのは不可能に近い状態であ
った。
本発明は前記実情に鑑みてなされたもので、特性インピ
ーダンスのばらつきの小さい実装基板および半導体集積
回路装置を提供することを目的とする。
ーダンスのばらつきの小さい実装基板および半導体集積
回路装置を提供することを目的とする。
〔発明の構成]
(課題を解決するための手段)
本発明者らは、種々の実験の結果、伝送線路としての導
体パターンを形成した後、この伝送線路を覆うように塗
布される絶縁性樹脂の膜厚や種類を変化させることによ
り、特性インピーダンスが変化することを発見した。
体パターンを形成した後、この伝送線路を覆うように塗
布される絶縁性樹脂の膜厚や種類を変化させることによ
り、特性インピーダンスが変化することを発見した。
本発明は、これに着目してなされたものである。
本発明では、集積回路チップ載置部に配設された孔に突
出する舌片を備えた複数のリード配線を形成してなる樹
脂フィルムからなり、該舌片を集積回路チップのボンデ
ィングパッドに直接接続するように構成されたいわゆる
TAB基板において、これらのリード配線のうち前記集
積回路チップの高速信9号入力端子に接続されるリード
配線を、所定の特性インピーダンスに調整されたフィー
ルドスルー配線を構成する折り返し配線方式の伝送線路
で構成すると共に、該伝送線路を覆うように絶縁性樹脂
を塗布している。
出する舌片を備えた複数のリード配線を形成してなる樹
脂フィルムからなり、該舌片を集積回路チップのボンデ
ィングパッドに直接接続するように構成されたいわゆる
TAB基板において、これらのリード配線のうち前記集
積回路チップの高速信9号入力端子に接続されるリード
配線を、所定の特性インピーダンスに調整されたフィー
ルドスルー配線を構成する折り返し配線方式の伝送線路
で構成すると共に、該伝送線路を覆うように絶縁性樹脂
を塗布している。
また本発明の半導体集積回路実装基板では1.絶縁性基
板上に単層の導体パターンからなる伝送線路を形成する
と共に、該伝送線路を覆うように絶縁性樹脂を塗布する
ようにしている。
板上に単層の導体パターンからなる伝送線路を形成する
と共に、該伝送線路を覆うように絶縁性樹脂を塗布する
ようにしている。
さらにまた、本発明では、表面に導体パターンからなる
伝送線路を形成してなる絶縁性基板と、該絶縁性基板上
に接続される集積回路チップとを備え、外側を樹脂封止
された半導体集積回路装置において、前記絶縁性基板表
面に樹脂膜を塗布し、前記伝送線路の特性インピーダン
スが所定の値となるように調整するようにしている。
伝送線路を形成してなる絶縁性基板と、該絶縁性基板上
に接続される集積回路チップとを備え、外側を樹脂封止
された半導体集積回路装置において、前記絶縁性基板表
面に樹脂膜を塗布し、前記伝送線路の特性インピーダン
スが所定の値となるように調整するようにしている。
また本発明の方法では、絶縁性基板上に導体パターンか
らなる伝送線路を形成した後、該伝送線路の特性インピ
ーダンスを測定し、この測定値に基づき、該伝送線路の
特性インピーダンスが目的値となるように、伝送線路を
覆う絶縁性樹脂の膜厚を算出し、これに対応するように
絶縁性樹脂を塗布している。
らなる伝送線路を形成した後、該伝送線路の特性インピ
ーダンスを測定し、この測定値に基づき、該伝送線路の
特性インピーダンスが目的値となるように、伝送線路を
覆う絶縁性樹脂の膜厚を算出し、これに対応するように
絶縁性樹脂を塗布している。
さらにまた末完明の方法では、絶縁性基板上に導体パタ
ーンからなる伝送線路を形成し、該伝送線路を覆うよう
に絶縁性樹脂を塗布するに際し、該伝送線路の特性イン
ピーダンスを測定しつつ、該伝送線路の特性インピーダ
ンスが目的値となるように、塗布する絶縁性樹脂の膜厚
を調整するようにしている。
ーンからなる伝送線路を形成し、該伝送線路を覆うよう
に絶縁性樹脂を塗布するに際し、該伝送線路の特性イン
ピーダンスを測定しつつ、該伝送線路の特性インピーダ
ンスが目的値となるように、塗布する絶縁性樹脂の膜厚
を調整するようにしている。
(作用)
上記構成により、伝送線路の特性インピーダンスのばら
つきを、この伝送線路を被覆する絶縁性樹脂の比誘電率
およびFA厚によって補償することができ、伝送線路の
加工精度に誤差があっても、容易にインピーダンス整合
性の良好な実装基板を得ることができる。
つきを、この伝送線路を被覆する絶縁性樹脂の比誘電率
およびFA厚によって補償することができ、伝送線路の
加工精度に誤差があっても、容易にインピーダンス整合
性の良好な実装基板を得ることができる。
また、樹脂封止のなされる半導体集積回路装置において
は、封止工程に先立ち、樹脂膜を塗布することによって
、特性インピーダンスの調整が可能であり、また樹脂膜
を塗布した状態で特性インピーダンスの検査が可能であ
ることから、封止後の不良品率を改善することが可能で
あり、ロスも少ない。
は、封止工程に先立ち、樹脂膜を塗布することによって
、特性インピーダンスの調整が可能であり、また樹脂膜
を塗布した状態で特性インピーダンスの検査が可能であ
ることから、封止後の不良品率を改善することが可能で
あり、ロスも少ない。
(実施例)
以下本発明の実施例について、図面を参照しつつ詳細に
説明する。
説明する。
実施例1
第1図は、可撓性絶縁フィルムとしてのポリイミドフィ
ルム上にグランド付きコプレナ伝送線路を形成した実装
基板の1例を示す図である。
ルム上にグランド付きコプレナ伝送線路を形成した実装
基板の1例を示す図である。
この実装基板は、比誘電率3.2、厚さト175μmの
ポリイミドフィルムからなる基板1の表面に、膜厚M2
0μmの銅パターンからなる第1の接地導体2と、パタ
ーン幅設計値W50μm(実際にはエツチングにより4
0μm)の同銅パターンからなる信号伝送線路3とが形
成されると共に、袋面全面に銅からなる第2の接地導体
4が形成されてなり、この表面の伝送線路3を覆うよう
にソルダレジストと指称されている比誘電率4.5〜4
.7のエポキシ系樹脂膜5を膜厚5=30μmとなるよ
うにスクリーン印刷で塗布してなるものである。ここで
、信号線路3と接地導体2との間隔Gは設計値30μm
に対し実際には40μmとなっている。
ポリイミドフィルムからなる基板1の表面に、膜厚M2
0μmの銅パターンからなる第1の接地導体2と、パタ
ーン幅設計値W50μm(実際にはエツチングにより4
0μm)の同銅パターンからなる信号伝送線路3とが形
成されると共に、袋面全面に銅からなる第2の接地導体
4が形成されてなり、この表面の伝送線路3を覆うよう
にソルダレジストと指称されている比誘電率4.5〜4
.7のエポキシ系樹脂膜5を膜厚5=30μmとなるよ
うにスクリーン印刷で塗布してなるものである。ここで
、信号線路3と接地導体2との間隔Gは設計値30μm
に対し実際には40μmとなっている。
この実装基板の特性インピーダンスは50Ωとなってい
る。因みに81ff膜5を塗布する前のこの実装基板の
特性インピーダンスは58Ωであった。
る。因みに81ff膜5を塗布する前のこの実装基板の
特性インピーダンスは58Ωであった。
このように、樹脂膜の塗布によって特性インピーダンス
を50Ωにすることができる。ここで、朽I脂膜の塗布
方法については、スクリーン印刷に限らず、スピンコー
ドを用いるようにしてもよい。
を50Ωにすることができる。ここで、朽I脂膜の塗布
方法については、スクリーン印刷に限らず、スピンコー
ドを用いるようにしてもよい。
また、樹脂膜の膜厚については、スクリーン印刷、スピ
ンコードいずれの場合にも条件により調整可能であるが
、−回の塗布膜厚を一定にして繰り返し塗布を行うこと
により所定の膜厚を得るようにするのが好ましい。
ンコードいずれの場合にも条件により調整可能であるが
、−回の塗布膜厚を一定にして繰り返し塗布を行うこと
により所定の膜厚を得るようにするのが好ましい。
次に、この実8基板の製造方法について説明する。第2
図(a)および第2図(b)はこの製造工程図を示し、
第3図は製造工程のフローチャートを示す図である。
図(a)および第2図(b)はこの製造工程図を示し、
第3図は製造工程のフローチャートを示す図である。
まず、第2図(a)に示すように、ポリイミドフィルム
からなる基板1の表面および裏面に銅箔を接着すること
により、膜厚M20μmの8薄膜Tを形成する(ステッ
プ100)。
からなる基板1の表面および裏面に銅箔を接着すること
により、膜厚M20μmの8薄膜Tを形成する(ステッ
プ100)。
次いで、例えば塩化第2銅(10(1/j)とPAM
(100g/fJ )との混合水溶液を用いたウエツト
エツヂング法により、第2図(b)に示すように、不要
部の銅薄膜Tを選択的に除去し、第1の接地導体2、伝
送線路3をパターニングする(ステップ101)。 こ
の後、このようにしてグランド付きコプレナ伝送線路の
形成された実装基板の特性インピーダンスを測定する(
ステップ102)。
(100g/fJ )との混合水溶液を用いたウエツト
エツヂング法により、第2図(b)に示すように、不要
部の銅薄膜Tを選択的に除去し、第1の接地導体2、伝
送線路3をパターニングする(ステップ101)。 こ
の後、このようにしてグランド付きコプレナ伝送線路の
形成された実装基板の特性インピーダンスを測定する(
ステップ102)。
そして、この測定値に基づき、目的値(通常50Ω)と
なるように、塗布膜@(ここではソルダレジスト)の膜
厚データを算出する(ステップ103)。ここでは予め
、ソルダレジストの厚さとインピーダンス変化との関係
を測定しテーブルを形成しておき、このテーブルに基づ
いて、塗布すべき厚さを算出する。
なるように、塗布膜@(ここではソルダレジスト)の膜
厚データを算出する(ステップ103)。ここでは予め
、ソルダレジストの厚さとインピーダンス変化との関係
を測定しテーブルを形成しておき、このテーブルに基づ
いて、塗布すべき厚さを算出する。
このようにして決定されたデータに基づき、第2図(C
)に示すように、ソルダレジスト5を塗布する(ステッ
プ104)、。
)に示すように、ソルダレジスト5を塗布する(ステッ
プ104)、。
続いて前記ステップ102と同様にして、ソルダレジス
トの塗布された実装基板の特性インピーダンスを測定す
る(ステップ105)。
トの塗布された実装基板の特性インピーダンスを測定す
る(ステップ105)。
そして、この測定値と目的値<50Ω)とを比較し、許
容誤差(±10%)の範囲にあるか否かを判断しくステ
ップ106)、許容誤差の範囲を外れて塗布厚が不足す
る場合は前記ステップ103に戻り、以下の動作を繰り
返す。
容誤差(±10%)の範囲にあるか否かを判断しくステ
ップ106)、許容誤差の範囲を外れて塗布厚が不足す
る場合は前記ステップ103に戻り、以下の動作を繰り
返す。
一方、許容誤差の範囲内にある場合は、終了である。
このようにして第1図に示したような実装基板が形成さ
れる。
れる。
ここで、この実装基板に塗布したツルダレジスj・の厚
ざと、特性インピーダンスとの関係を測定した結果を第
4図に示す。この図からもソルダレジストの厚さを50
μmにすれば特性インピーダンスを50Ωとすることが
できることがわかる。
ざと、特性インピーダンスとの関係を測定した結果を第
4図に示す。この図からもソルダレジストの厚さを50
μmにすれば特性インピーダンスを50Ωとすることが
できることがわかる。
このように、本発明の方法によれば、エツチング加工工
程における加工精度のばらつきを塗布する樹脂によって
補償することができるため、製造が容易で、インピーダ
ンス整合性の良好な実装基板を得ることが可能となる。
程における加工精度のばらつきを塗布する樹脂によって
補償することができるため、製造が容易で、インピーダ
ンス整合性の良好な実装基板を得ることが可能となる。
なお、前記実施例では、予め、ソルダレジストの厚さと
インピーダンス変化との関係を測定しテーブルを形成し
ておき、このテーブルに基づいて、塗布すべき厚さを算
出するようにしたが、第3図(b)にそのフローチャー
トの1例を示すように、インピーダンスを測定しながら
少しずつ塗布しでいくようにしてもよい。
インピーダンス変化との関係を測定しテーブルを形成し
ておき、このテーブルに基づいて、塗布すべき厚さを算
出するようにしたが、第3図(b)にそのフローチャー
トの1例を示すように、インピーダンスを測定しながら
少しずつ塗布しでいくようにしてもよい。
ここではステップ202までは第3図(a)に示したフ
ローチャートにおけるステップ102までと同じである
が、ステップ202において、グランド付きコプレナ伝
送線路の形成された実装基板の特性インピーダンスを測
定した後、まず、ソルダレジストを10μmp布する(
ステップ203)。
ローチャートにおけるステップ102までと同じである
が、ステップ202において、グランド付きコプレナ伝
送線路の形成された実装基板の特性インピーダンスを測
定した後、まず、ソルダレジストを10μmp布する(
ステップ203)。
続いて、塗布後の実装基板の特性インピーダンスを測定
する(ステップ204)。
する(ステップ204)。
そして、この測定値と目的値(50Ω)とを比較し、許
容誤差の範囲にあるか否かを判断しくステップ205
>、許容誤差の範囲を外れている場合は前記ステップ2
03に戻り、以下の動作を繰り返す。
容誤差の範囲にあるか否かを判断しくステップ205
>、許容誤差の範囲を外れている場合は前記ステップ2
03に戻り、以下の動作を繰り返す。
一方、許容誤差の範囲内にある場合は、終了である。
なお、前記実施例では、グランド付きコプレナ伝送回路
の場合についで説明したが、第5図、第6図に示すよう
に、マイクロストリップ構造やコプレナ構造の伝送線路
を用いた場合、あるいは第7図乃至第9図に示すように
、セラミック基板6上に形成されたグランド付きコプレ
ナ構造(第7図)、マイクロストリップ構造(第9図)
、コプレナ構造(第8図)の伝送線路等をを用いた場合
にも適用可能であることはいうまでもない。
の場合についで説明したが、第5図、第6図に示すよう
に、マイクロストリップ構造やコプレナ構造の伝送線路
を用いた場合、あるいは第7図乃至第9図に示すように
、セラミック基板6上に形成されたグランド付きコプレ
ナ構造(第7図)、マイクロストリップ構造(第9図)
、コプレナ構造(第8図)の伝送線路等をを用いた場合
にも適用可能であることはいうまでもない。
また、基板や、塗布する樹脂については実施例に限定さ
れるものではない。しかし、比誘電率の小さい樹脂を用
いるようにすれば微調整が可能である。
れるものではない。しかし、比誘電率の小さい樹脂を用
いるようにすれば微調整が可能である。
さらに、エツチングによって伝送線路のパターニングを
行う場合、エツチング液の劣化によって、使用初期のも
のと使用末期のものとでは、ある程度の予測性をもった
パターン寸法のばらつきを生じる。
行う場合、エツチング液の劣化によって、使用初期のも
のと使用末期のものとでは、ある程度の予測性をもった
パターン寸法のばらつきを生じる。
そこで、このばらつきをあらかじめ測定しておくように
すれば、逐次測定することなく、エツチング液の使用初
期にパターニングされた実装基板と使用末期にパターニ
ングされた実装基板とで、樹脂の膜厚を変化させるよう
にしてもよい。すなわち、第10図(a)に示すように
、エツチング液の使用初期にパターニングされ、伝送線
路3と第1の接地導体2とのギャップGの大きい実装基
板には、塗布IfA脂5の膜厚Sを厚くし、第10図(
b)に示すように、エツチング液の使用末期にバターニ
ングされ、伝送線路3と第1の接地導体2とのギセップ
G−のより小さい実装基板には、塗布樹脂5の膜厚S−
を薄くするというようにしても、特性インピーダンスの
ばらつきは大幅に低減される。
すれば、逐次測定することなく、エツチング液の使用初
期にパターニングされた実装基板と使用末期にパターニ
ングされた実装基板とで、樹脂の膜厚を変化させるよう
にしてもよい。すなわち、第10図(a)に示すように
、エツチング液の使用初期にパターニングされ、伝送線
路3と第1の接地導体2とのギャップGの大きい実装基
板には、塗布IfA脂5の膜厚Sを厚くし、第10図(
b)に示すように、エツチング液の使用末期にバターニ
ングされ、伝送線路3と第1の接地導体2とのギセップ
G−のより小さい実装基板には、塗布樹脂5の膜厚S−
を薄くするというようにしても、特性インピーダンスの
ばらつきは大幅に低減される。
実施例2
第11図は本発明の第2の実施例のGaAs集仙回路実
装@造を示す平面図である。GaAs集偵回集鉱回路的
には、GaAsMESFETを用いた、スイッチング速
度100 p sec以下の高速動作をおこなうマルチ
プレクサである。第12図は、第11図の集積回路チッ
プ実装部領域aの拡大平面図であり、第13図(a)(
b)は更に第12図の要部の平面図とそのA−A’断面
図である。
装@造を示す平面図である。GaAs集偵回集鉱回路的
には、GaAsMESFETを用いた、スイッチング速
度100 p sec以下の高速動作をおこなうマルチ
プレクサである。第12図は、第11図の集積回路チッ
プ実装部領域aの拡大平面図であり、第13図(a)(
b)は更に第12図の要部の平面図とそのA−A’断面
図である。
また第14図は、第11図のTAB基板上の外部接続端
子部領域すの平面図とその断面図である。
子部領域すの平面図とその断面図である。
TAB基板は、ポリイミド或いはガラスエポキシ等の樹
脂フィルム11に、フォト・エツチングを利用してリー
ド配線を形成したものである。通常第15図に示すよう
に長尺のテープ状フィルムに繰返し配線パターンが形成
されており、これに集積回路チップが次々に搭載される
。第11図ではその1チツプ搭載部とその周辺のリード
配線部を示している。即ち、樹脂フィルム11の集積回
路チップ載置部には孔19が開けられ、ここにGaAS
集積回路チップ16が載置される。樹脂フィルム11上
のリード配線は、集積回路チップ載置部から放射状にパ
ターン形成されたCLJ膜であり、孔19の部分にはリ
ード配線の一部が舌片として突出しており、表面は所定
の膜厚のソルダレジストFで被覆されインピーダンス調
整がなされており、この舌片が直接集積回路チップ16
上の端子パッドに接続される。
脂フィルム11に、フォト・エツチングを利用してリー
ド配線を形成したものである。通常第15図に示すよう
に長尺のテープ状フィルムに繰返し配線パターンが形成
されており、これに集積回路チップが次々に搭載される
。第11図ではその1チツプ搭載部とその周辺のリード
配線部を示している。即ち、樹脂フィルム11の集積回
路チップ載置部には孔19が開けられ、ここにGaAS
集積回路チップ16が載置される。樹脂フィルム11上
のリード配線は、集積回路チップ載置部から放射状にパ
ターン形成されたCLJ膜であり、孔19の部分にはリ
ード配線の一部が舌片として突出しており、表面は所定
の膜厚のソルダレジストFで被覆されインピーダンス調
整がなされており、この舌片が直接集積回路チップ16
上の端子パッドに接続される。
TAB基板上のリード配線のうち、集積回路チップ16
の一つの入力端子に繁がる信号入力配線部に着目すると
、第11図に示すように、TAB基板上の外部接続端子
部124から集積回路チップ16の近傍までの往路を形
成するリード配線121があり、これが集積回路チップ
16近傍で折返されて復路を形成するリード配線122
を通って外部接続端子部125まで戻る折返し配線とな
っている。この折返し配線により、チップ16の入力端
子に対してフィードスルー配線を構成している。外部接
続端子部124が、この集積回路を搭U、するボード上
の信号入力端子INに接続されることになる。そして例
えば折返し配線122の外部接続端子部125が終端抵
抗Rを介して終端電位vT王に接続される。この実施例
ではこの様なリード配線121,122の部分に、第1
2図乃至第14図に示されるようにマイクロストリップ
伝送線路構造とコプレナ伝送配線構造の複合構造、即ち
グランド付コプレナ伝送線路構造(或いはコプレナ付マ
イクロストリップ伝送線路41)を採用している。即ち
リード配線121.122は、一定の線幅d1を持ち、
且つその両側に一定の間隔d2のスペース131.13
2をおいて接地導体14が配設されてコプラナ伝送線路
を構成し、且つ樹脂フィルム11の裏面にも接地導体1
5を形成してマイクロストリップ伝送線路を構成してい
る。裏面の接地導体15は、第14図に示すように外部
端子部領域を除いてE点より内側のTABI板全面に配
設している。この様にしてこのE点より内側では、折れ
曲り部も同心円を描いて線幅d1および線間隔d2が一
定に保たれて、特性インピーダンスが一定のグランド付
コプラナ伝送線路を形成している。リード配線121.
122が円弧を描く集積回路チップ近傍からは、このリ
ード配線121,122と同じCu膜による舌片122
が内部に突出ており、この舌片122が集積回路チップ
16の入力端子パッド17のバンブ電4fi18に直接
接続されている。
の一つの入力端子に繁がる信号入力配線部に着目すると
、第11図に示すように、TAB基板上の外部接続端子
部124から集積回路チップ16の近傍までの往路を形
成するリード配線121があり、これが集積回路チップ
16近傍で折返されて復路を形成するリード配線122
を通って外部接続端子部125まで戻る折返し配線とな
っている。この折返し配線により、チップ16の入力端
子に対してフィードスルー配線を構成している。外部接
続端子部124が、この集積回路を搭U、するボード上
の信号入力端子INに接続されることになる。そして例
えば折返し配線122の外部接続端子部125が終端抵
抗Rを介して終端電位vT王に接続される。この実施例
ではこの様なリード配線121,122の部分に、第1
2図乃至第14図に示されるようにマイクロストリップ
伝送線路構造とコプレナ伝送配線構造の複合構造、即ち
グランド付コプレナ伝送線路構造(或いはコプレナ付マ
イクロストリップ伝送線路41)を採用している。即ち
リード配線121.122は、一定の線幅d1を持ち、
且つその両側に一定の間隔d2のスペース131.13
2をおいて接地導体14が配設されてコプラナ伝送線路
を構成し、且つ樹脂フィルム11の裏面にも接地導体1
5を形成してマイクロストリップ伝送線路を構成してい
る。裏面の接地導体15は、第14図に示すように外部
端子部領域を除いてE点より内側のTABI板全面に配
設している。この様にしてこのE点より内側では、折れ
曲り部も同心円を描いて線幅d1および線間隔d2が一
定に保たれて、特性インピーダンスが一定のグランド付
コプラナ伝送線路を形成している。リード配線121.
122が円弧を描く集積回路チップ近傍からは、このリ
ード配線121,122と同じCu膜による舌片122
が内部に突出ており、この舌片122が集積回路チップ
16の入力端子パッド17のバンブ電4fi18に直接
接続されている。
バンブ電#A18は、通常、Ti−Ni−Pd。
Ti−W−Au、Ti−Pt−Au、0r−Cu−Au
等のバリア金属層を介してAuメツキにより形成される
。これに対して配線舌片123が01層の場合、これに
予めSnメツキまたはAuメツキを施しておく。このよ
うな舌片123とバンブ電極18を接合するには、35
0〜500℃程度のツールを30〜80(7/リードで
接合部に押付け、共晶接合(Au−8nの場合)或いは
熱圧着接合<Au−Auの場合)を行えばよい。これに
より、TAB基板への集積回路チップの固定が簡単に行
われる。
等のバリア金属層を介してAuメツキにより形成される
。これに対して配線舌片123が01層の場合、これに
予めSnメツキまたはAuメツキを施しておく。このよ
うな舌片123とバンブ電極18を接合するには、35
0〜500℃程度のツールを30〜80(7/リードで
接合部に押付け、共晶接合(Au−8nの場合)或いは
熱圧着接合<Au−Auの場合)を行えばよい。これに
より、TAB基板への集積回路チップの固定が簡単に行
われる。
第11図から明らかなようにこの実施例では、′セ線電
位V およびVssの端子、6個の入力D 端子 ■N1〜IN6.4個の出力端子0UT1〜0U
T4.3個の電位モニタ用端子があり、各入力端子lN
1〜INsにそれぞれ対応して、終端抵抗Rを介して終
端電位VT工に接続される端子がある。
位V およびVssの端子、6個の入力D 端子 ■N1〜IN6.4個の出力端子0UT1〜0U
T4.3個の電位モニタ用端子があり、各入力端子lN
1〜INsにそれぞれ対応して、終端抵抗Rを介して終
端電位VT工に接続される端子がある。
リード配線設計の具体的な数値例を挙げる。例えばEC
L回路とコンパチブルなインタフェースを有するQaA
s論理集積回路では、入力信号配線を特性インピーダン
ス50Ωとなるように設計し、終端抵抗50Ωをつける
。いま樹脂フィルム1が厚み75μm1比誘゛I率約3
.2とすると、リード配線121.122の線幅を50
μm1これらの配線と接地導体14との間隔を30μm
とすることにより、特性インピーダンス50Ωが得られ
るはずであるが、実際には加工精度の問題から線幅は4
0μm1間隔は40μmとなっており、この時の特性イ
ンピーダンスは58Ωとなる。そして、樹脂膜の塗布に
より、50Ωとなるように調整する。
L回路とコンパチブルなインタフェースを有するQaA
s論理集積回路では、入力信号配線を特性インピーダン
ス50Ωとなるように設計し、終端抵抗50Ωをつける
。いま樹脂フィルム1が厚み75μm1比誘゛I率約3
.2とすると、リード配線121.122の線幅を50
μm1これらの配線と接地導体14との間隔を30μm
とすることにより、特性インピーダンス50Ωが得られ
るはずであるが、実際には加工精度の問題から線幅は4
0μm1間隔は40μmとなっており、この時の特性イ
ンピーダンスは58Ωとなる。そして、樹脂膜の塗布に
より、50Ωとなるように調整する。
この実施例によれば、TAB基板上でフィードスルー配
線を構成するとともに、この配線をソルダレジストで被
覆し特性インピーダンスを調整するようにしているため
、信号入力端子数が多い集積回路の場合にも特性インピ
ーダンス調整の信号入力配線を容易に形成することがで
きる。セラミック・パッケージ上と異なり、TABM板
上ではフォI・・エツチングによりリード配線が形成さ
れるため、線幅および線間隔の小さい配線が容易に且つ
制御性よく得られるからである。従って集積回路の入力
端子数の増加、高密度化に容易に対応することができる
。また、ワイヤ・ボンディングを用いないから、オーブ
ンスタブが小さくなって信号波形の歪みが制御され、オ
ーブンスタブの長さの均一性も向上する結果、GaAS
論理集積回路チップの高速性能が十分に発揮される。ワ
イヤ・ボンディングを用いないことはまた、集積回路チ
ップ上の端子バッドの大きさや間隔を小さくできること
を意味し、この結果集積回路チップを小さくして内部配
線長を短くすることができる。これにより、集積回路の
一層の高速化、高集積化を図ることができる。
線を構成するとともに、この配線をソルダレジストで被
覆し特性インピーダンスを調整するようにしているため
、信号入力端子数が多い集積回路の場合にも特性インピ
ーダンス調整の信号入力配線を容易に形成することがで
きる。セラミック・パッケージ上と異なり、TABM板
上ではフォI・・エツチングによりリード配線が形成さ
れるため、線幅および線間隔の小さい配線が容易に且つ
制御性よく得られるからである。従って集積回路の入力
端子数の増加、高密度化に容易に対応することができる
。また、ワイヤ・ボンディングを用いないから、オーブ
ンスタブが小さくなって信号波形の歪みが制御され、オ
ーブンスタブの長さの均一性も向上する結果、GaAS
論理集積回路チップの高速性能が十分に発揮される。ワ
イヤ・ボンディングを用いないことはまた、集積回路チ
ップ上の端子バッドの大きさや間隔を小さくできること
を意味し、この結果集積回路チップを小さくして内部配
線長を短くすることができる。これにより、集積回路の
一層の高速化、高集積化を図ることができる。
第11図乃至第15図で説明した実施例の製法は例えば
次の通りである。先ず、パーフォレーション付の35r
RIn幅の樹脂フィルムに集積回路チップ搭載部等の孔
開けをし、裏面に18μm厚のCupをブリイミド系接
着材で貼り合わせる。次いで裏面のCU酒をフオl〜エ
ツチングで所定パターンに加工する。この表面にやはり
18μm厚のCo1を同機にして貼りつける。そして裏
面をフォトレジストで覆い、表面に所定パターンのフォ
トレジストを形成してフ41−エツチングをして、配線
パターンを形成し、表裏のフォトレジストを除去する。
次の通りである。先ず、パーフォレーション付の35r
RIn幅の樹脂フィルムに集積回路チップ搭載部等の孔
開けをし、裏面に18μm厚のCupをブリイミド系接
着材で貼り合わせる。次いで裏面のCU酒をフオl〜エ
ツチングで所定パターンに加工する。この表面にやはり
18μm厚のCo1を同機にして貼りつける。そして裏
面をフォトレジストで覆い、表面に所定パターンのフォ
トレジストを形成してフ41−エツチングをして、配線
パターンを形成し、表裏のフォトレジストを除去する。
しかる後、実施例1で説明した方法により、ソルダレジ
ストを塗布する。すなわち、第3図(a)あるいは第3
図(b)または実施例1の最後で述べたエツチング液の
変化を見込んでソルダレジストの膜厚を変化させるよう
にする。エツチング後、ソルダレジストを塗布する方法
については、実施例1で述べた通りである。
ストを塗布する。すなわち、第3図(a)あるいは第3
図(b)または実施例1の最後で述べたエツチング液の
変化を見込んでソルダレジストの膜厚を変化させるよう
にする。エツチング後、ソルダレジストを塗布する方法
については、実施例1で述べた通りである。
本発明は上記実施例に限定されるものではない。
例えば実施例では、TAB基板上の入力配線部の横道を
、コプラナ伝送線路構造とマイクロストリップ伝送線路
構造の複合構造としたが、いずれか一方の構造でも効果
がある。第16図(a)および第16図(b)は、コプ
ラナ伝送線路4+% 8のみを適用した場合の実施例の
構造を、第13図(a)および第13図(b)に対応さ
せて示す。「はインピーダンス調整のために塗布された
ツルダレジス1−膜である。第16図(a)および第1
6図(b)では、接地導体14は第13図(a)(b)
に示した実施例と異なり、接地導体14内にくり抜き部
はない。このような構造は第13図(a)および第13
図(b)で示した実施例でも運用できる。第17図(a
)および第17図(b)はマイクロストリップ伝送線路
構造のみを適用した場合の実施例の84造を第13図(
a)および第13図(b)に対応させて示す。ここでも
、Fはインピーダンス調整のために塗布されたソルダレ
ジスト膜である。終端抵抗は、TAB基板の外で集積回
路搭載ボード上に配置する構成の他、TAB基板上で折
返し配線を構成するリード配線を折返し後の適当な箇所
で切断した形とし、その舌片部側端部を一方の接続端と
し、終端電位に接続される接地導体を他方の接続端とし
て厚膜抵抗やチップ抵抗等を配置する構造としてもよい
。実施例では、終端他電位■TTをl1Iji電位の一
方Vaaとは別に設けているが、集積回路によって番よ
ごれらが共通の接地電位になることもあり得る。また実
施例では、M E S F E Tを集積した高速Ga
As論理集積回路を例に挙げたが、他の高速動作の集積
回路にも同機に本発明を適用できる。
、コプラナ伝送線路構造とマイクロストリップ伝送線路
構造の複合構造としたが、いずれか一方の構造でも効果
がある。第16図(a)および第16図(b)は、コプ
ラナ伝送線路4+% 8のみを適用した場合の実施例の
構造を、第13図(a)および第13図(b)に対応さ
せて示す。「はインピーダンス調整のために塗布された
ツルダレジス1−膜である。第16図(a)および第1
6図(b)では、接地導体14は第13図(a)(b)
に示した実施例と異なり、接地導体14内にくり抜き部
はない。このような構造は第13図(a)および第13
図(b)で示した実施例でも運用できる。第17図(a
)および第17図(b)はマイクロストリップ伝送線路
構造のみを適用した場合の実施例の84造を第13図(
a)および第13図(b)に対応させて示す。ここでも
、Fはインピーダンス調整のために塗布されたソルダレ
ジスト膜である。終端抵抗は、TAB基板の外で集積回
路搭載ボード上に配置する構成の他、TAB基板上で折
返し配線を構成するリード配線を折返し後の適当な箇所
で切断した形とし、その舌片部側端部を一方の接続端と
し、終端電位に接続される接地導体を他方の接続端とし
て厚膜抵抗やチップ抵抗等を配置する構造としてもよい
。実施例では、終端他電位■TTをl1Iji電位の一
方Vaaとは別に設けているが、集積回路によって番よ
ごれらが共通の接地電位になることもあり得る。また実
施例では、M E S F E Tを集積した高速Ga
As論理集積回路を例に挙げたが、他の高速動作の集積
回路にも同機に本発明を適用できる。
また、第18図に示すように、外側を樹脂封止するよう
な場合は、ソルダレジスト膜Fによって特性インピーダ
ンスを一定の値に調整しておくようにすればよい。回路
実装基板としては、具体的には第11図〜第17図に示
されたものを用い、樹脂封止材Mとしては、例えばシリ
カ混入エポキシ樹脂(比誘電率4.3)を用いる。この
ように樹脂封止材の比誘電率を塗布樹脂膜より小さいも
のとすれば、樹脂封止による特性インピーダンスの変化
を押さえることができる。また、塗布樹脂膜はそのWA
厚に対する特性インピーダンスの飽和領域あるいはその
近傍で膜厚設定するのが好ましい。
な場合は、ソルダレジスト膜Fによって特性インピーダ
ンスを一定の値に調整しておくようにすればよい。回路
実装基板としては、具体的には第11図〜第17図に示
されたものを用い、樹脂封止材Mとしては、例えばシリ
カ混入エポキシ樹脂(比誘電率4.3)を用いる。この
ように樹脂封止材の比誘電率を塗布樹脂膜より小さいも
のとすれば、樹脂封止による特性インピーダンスの変化
を押さえることができる。また、塗布樹脂膜はそのWA
厚に対する特性インピーダンスの飽和領域あるいはその
近傍で膜厚設定するのが好ましい。
樹脂↓1止における回路基板裏面の樹脂塗布は、次のよ
うな付加的特徴を有する。1つは、一般にソルグレジス
トFをコーテイング後、特性インピーダンスを検査する
ことで、樹脂封止前に不良品を検出できる。このため、
樹脂封止後の不良率を改善することができる。また、K
;4Bの膜厚にばらつきを生じる場合、ソルダレジスト
塗布効果が影響を受けることがあるが、この場合にも、
ソルダレジスト塗布後および/または塗布中に特性イン
ピーダンスを検査することで、繰り返し塗布を行う場合
のように、その特性インピーダンスがその許容範囲に収
まることをチエツクすることができ、樹脂封止前に不良
品を除くことができる。ソルダレジスト塗布前に特性イ
ンピーダンスの検査をお口なうことが好ましいことは先
に述べた通りである。また、この樹脂封止工程はいわゆ
る樹脂モールドの他、ボッティング(樹脂の自然滴下)
によってもよい。
うな付加的特徴を有する。1つは、一般にソルグレジス
トFをコーテイング後、特性インピーダンスを検査する
ことで、樹脂封止前に不良品を検出できる。このため、
樹脂封止後の不良率を改善することができる。また、K
;4Bの膜厚にばらつきを生じる場合、ソルダレジスト
塗布効果が影響を受けることがあるが、この場合にも、
ソルダレジスト塗布後および/または塗布中に特性イン
ピーダンスを検査することで、繰り返し塗布を行う場合
のように、その特性インピーダンスがその許容範囲に収
まることをチエツクすることができ、樹脂封止前に不良
品を除くことができる。ソルダレジスト塗布前に特性イ
ンピーダンスの検査をお口なうことが好ましいことは先
に述べた通りである。また、この樹脂封止工程はいわゆ
る樹脂モールドの他、ボッティング(樹脂の自然滴下)
によってもよい。
加えて接地導体とは、0■が印加されるものだ(ブでは
なく、0■以外の固定電位、実施例2ではVTTが与え
られているものも含む。
なく、0■以外の固定電位、実施例2ではVTTが与え
られているものも含む。
(R明の効果)
以上説明してきたように、本発明によれば、伝送線路を
被覆する絶縁性樹脂の膜厚を調整することにより、伝送
線路の特性インピーダンスのばらつきを、補償するよう
にしているため、伝送線路の加工精度に誤差があっても
、容易にインピーダンス整合性の良好な実装基板を得る
ことが可能となる。
被覆する絶縁性樹脂の膜厚を調整することにより、伝送
線路の特性インピーダンスのばらつきを、補償するよう
にしているため、伝送線路の加工精度に誤差があっても
、容易にインピーダンス整合性の良好な実装基板を得る
ことが可能となる。
また、封止工程に先立ち、樹脂膜を塗布することによっ
て特性インピーダンスの調整が可能であり、また、封止
後の不良品率を改善することができる。
て特性インピーダンスの調整が可能であり、また、封止
後の不良品率を改善することができる。
第1図は、本発明実施例の実装基板を示す図、第2図(
a)および第2図(C)は、同実装基板の製造工程図、
第3図(a>は、同フローチャート図、第3図(b)は
、本発明の他の実施例を示すフローチャート図、第4図
は、絶縁性樹脂の膜厚と特性インピーダンスとの関係を
示す図、第5図乃至第9図は、本発明の他の実施例の実
装基板を示す図、第10図(a)および第10図(b)
は、エツチング液の使用初期に形成された実装基板とエ
ツチング液の使用末期に形成された実装基板とに本発明
を適用した場合の比較図、第11図は本発明の一実施例
のGaAs論理集積回路の構成を示す平面図、第12図
はそのチップ搭載領域の拡大平面図、第13図(a)(
b)は更に第12図の要部を拡大して示す平面図とその
A−A’断面図、第14図(a)(b)は第1図の外部
端子部領域を拡大して示す平面図とそのA−A’断面図
、第15図はTAB基板の構成を示す平面図、第16図
<a)(b)は他の実施例の構成を第13図(a)(b
)に対応させて示す図、第17図(a)(b)は更に他
の実施例の構成を第3図(a)(b)に対応させて示す
図、第18図は、モールドCれた状態を示す図である。 1・・・ポリイミドフィルム、2・・・第1の接地導体
、3・・・伝送線路、4・・・第2の接地導体、5・・
・ソルダレジスト、F・・・ソルダレジスト、11・・
・樹脂フィルム、121.122・・・リード配線(フ
ィードスルー配線)、123・・・舌片、124.12
5・・・外部接続端子部、131.132・・・スペー
ス、14゜15・・・接地導体、16・・・GaAs集
積回路チップ、17・・・ボンディング・パッド、18
・・・バンブ電極、19・・・孔。 第1図 ■ 第2図(b) 第3図((1) 第3図(b)第4図 第5図 第6図 第7図 第8図 第9図 第10図(Q) 第10図(b) 旧 第16図 第17図 手続ネtti正書く方式) 特許庁長官 殿 昭和63
年7月19日2、発明の名称 半導体集積回路実装基板、その製造方法および半導体集
積回路装置 3、補正をする者 事件との関係 特許出願人 (307)株式会社 東芝 4、代理人 (〒104)東京都中央区銀座2丁目11番2号銀座大
作ビル6階 M話03−545−3508 (代表)昭
和63年6月8日 〈発進口 昭和63年6月28日) 7、補正の内容 (1)本願明細書の第30ページ第6行目の「および」
を「乃至」に訂正する。
a)および第2図(C)は、同実装基板の製造工程図、
第3図(a>は、同フローチャート図、第3図(b)は
、本発明の他の実施例を示すフローチャート図、第4図
は、絶縁性樹脂の膜厚と特性インピーダンスとの関係を
示す図、第5図乃至第9図は、本発明の他の実施例の実
装基板を示す図、第10図(a)および第10図(b)
は、エツチング液の使用初期に形成された実装基板とエ
ツチング液の使用末期に形成された実装基板とに本発明
を適用した場合の比較図、第11図は本発明の一実施例
のGaAs論理集積回路の構成を示す平面図、第12図
はそのチップ搭載領域の拡大平面図、第13図(a)(
b)は更に第12図の要部を拡大して示す平面図とその
A−A’断面図、第14図(a)(b)は第1図の外部
端子部領域を拡大して示す平面図とそのA−A’断面図
、第15図はTAB基板の構成を示す平面図、第16図
<a)(b)は他の実施例の構成を第13図(a)(b
)に対応させて示す図、第17図(a)(b)は更に他
の実施例の構成を第3図(a)(b)に対応させて示す
図、第18図は、モールドCれた状態を示す図である。 1・・・ポリイミドフィルム、2・・・第1の接地導体
、3・・・伝送線路、4・・・第2の接地導体、5・・
・ソルダレジスト、F・・・ソルダレジスト、11・・
・樹脂フィルム、121.122・・・リード配線(フ
ィードスルー配線)、123・・・舌片、124.12
5・・・外部接続端子部、131.132・・・スペー
ス、14゜15・・・接地導体、16・・・GaAs集
積回路チップ、17・・・ボンディング・パッド、18
・・・バンブ電極、19・・・孔。 第1図 ■ 第2図(b) 第3図((1) 第3図(b)第4図 第5図 第6図 第7図 第8図 第9図 第10図(Q) 第10図(b) 旧 第16図 第17図 手続ネtti正書く方式) 特許庁長官 殿 昭和63
年7月19日2、発明の名称 半導体集積回路実装基板、その製造方法および半導体集
積回路装置 3、補正をする者 事件との関係 特許出願人 (307)株式会社 東芝 4、代理人 (〒104)東京都中央区銀座2丁目11番2号銀座大
作ビル6階 M話03−545−3508 (代表)昭
和63年6月8日 〈発進口 昭和63年6月28日) 7、補正の内容 (1)本願明細書の第30ページ第6行目の「および」
を「乃至」に訂正する。
Claims (7)
- (1)集積回路チップ載置部に配設された孔に突出する
舌片を備えた複数のリード配線を形成してなる樹脂フィ
ルムからなり、該舌片を集積回路チップのボンディング
パッドに直接接続するように構成されたいわゆるTAB
基板において、 前記リード配線のうち前記集積回路チップの高速信号入
力端子に接続されるリード配線は、所定の特性インピー
ダンスに調整されたフィールドスルー配線を構成する折
り返し配線方式の伝送線路から構成されると共に、 他該伝送線路を覆うように絶縁性樹脂を塗布したことを
特徴とする半導体集積回路実装基板。 - (2)前記折り返し配線方式の伝送線路は、前記樹脂フ
ィルム上の折り返し配線形成面側に、折り返し配線との
間に所定の間隔をもって接地導体を形成してなるコプラ
ナ伝送線路および/または前記樹脂フィルム上の折り返
し配線形成面の裏面側に接地導体を形成してなるマイク
ロストリップ伝送線路を構成してなることを特徴とする
請求項(1)記載の半導体集積回路実装基板。 - (3)絶縁性基板上に単層の導体パターンからなる伝送
線路を形成すると共に、該伝送線路を覆うように絶縁性
樹脂を塗布したことを特徴とする半導体集積回路実装基
板。 - (4)表面に導体パターンからなる伝送線路を形成して
なる絶縁性基板と、 該絶縁性基板上に接続される集積回路チップとを備え、
外側を樹脂封止された半導体集積回路装置において、 前記絶縁性基板表面は前記伝送線路の特性インピーダン
スが所定の値となるように調整して塗布された樹脂膜で
被覆されていることを特徴とする半導体集積回路装置。 - (5)前記塗布樹脂膜より樹脂封止材の誘電率が小さい
ことを特徴とする請求項(4)記載の半導体集積回路装
置。 - (6)絶縁性基板上に導体パターンからなる伝送線路を
形成する伝送線路形成工程と、 該伝送線路の特性インピーダンスを測定する特性インピ
ーダンス測定工程と、 該特性インピーダンス測定工程での測定値に基づき、該
伝送線路の特性インピーダンスが目的値となるように、
伝送線路を覆う絶縁性樹脂の膜厚を算出する算出工程と
、 該算出工程で算出された値に対応するように絶縁性樹脂
を塗布する塗布工程と を含むことを特徴とする半導体集積回路実装基板の製造
方法。 - (7)絶縁性基板上に導体パターンからなる伝送線路を
形成してなる半導体集積回路実装基板の製造方法におい
て、 該伝送線路を覆うように絶縁性樹脂を塗布するに際し、
該伝送線路の特性インピーダンスを測定しつつ、該伝送
線路の特性インピーダンスが目的値となるように、塗布
する絶縁性樹脂の膜厚を調整することを特徴とする半導
体集積回路実装基板の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63079695A JP2601867B2 (ja) | 1988-03-31 | 1988-03-31 | 半導体集積回路実装基板、その製造方法および半導体集積回路装置 |
US07/331,286 US4991001A (en) | 1988-03-31 | 1989-03-31 | IC packing device with impedance adjusting insulative layer |
EP19890303218 EP0335740A3 (en) | 1988-03-31 | 1989-03-31 | Ic packing device with impedance adjusting insulative layer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63079695A JP2601867B2 (ja) | 1988-03-31 | 1988-03-31 | 半導体集積回路実装基板、その製造方法および半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01253246A true JPH01253246A (ja) | 1989-10-09 |
JP2601867B2 JP2601867B2 (ja) | 1997-04-16 |
Family
ID=13697347
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63079695A Expired - Fee Related JP2601867B2 (ja) | 1988-03-31 | 1988-03-31 | 半導体集積回路実装基板、その製造方法および半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4991001A (ja) |
EP (1) | EP0335740A3 (ja) |
JP (1) | JP2601867B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Families Citing this family (32)
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WO2005048314A2 (en) * | 2003-11-12 | 2005-05-26 | Silicon Pipe, Inc. | Tapered dielectric and conductor structures and applications thereof |
US7466021B2 (en) * | 2003-11-17 | 2008-12-16 | Interconnect Portfolio, Llp | Memory packages having stair step interconnection layers |
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