JP2014229679A - 半導体装置 - Google Patents

Abstract

【課題】高周波用の半導体装置において、ボンディングワイヤのインダクタンスを低減する。【解決手段】半導体チップ２２の電源パッド２５と基板２１上の電源パターン２３は、電源ワイヤ２７で結線され、グラウンドパターンは、半導体チップ２２に隣接して設けられる第１のグラウンドパターン２４ａ、および半導体チップ２２に対し第１のグラウンドパターン２４ａより外側に設けられた第２のグラウンドパターン２４ｂを備え、グラウンドワイヤは、グラウンドパッド２６と第１のグラウンドパターン２４ａとを結線する第１のグラウンドワイヤ２８、および電源ワイヤ２７と互いに磁界が打ち消される位置に配置されて、第１のグラウンドパターン２４ａと第２のグラウンドパターン２４ｂとを結線する第２のグラウンドワイヤ２９を備える。【選択図】図３

Description

本発明は、半導体装置、特に、高周波用の半導体装置のボンディングワイヤのインダクタンスの低減に関する。

近年、携帯電話や衛星放送等の無線通信機器において、高速化、大容量化に対応するために高周波用の半導体装置が用いられている。数十ＧＨｚの高周波帯域で駆動する半導体装置では、配線における寄生インダクタンスを無視することができず、この寄生インダクタンスが半導体回路特性に大きな影響を与える。また、半導体チップを基板に実装する場合には、半導体チップ上のパッドと基板上の端子とワイヤでボンディングするが、このワイヤの持つインダクタンス成分が、周波数が高くなるに従って信号の伝播を阻害することが知られている。
一方、回路に安定的に電流を供給するため、半導体チップ内の電源グラウンド間に、キャパシタを挿入することがある。さらに、回路内には電源グラウンド間に寄生容量も存在する。

上記ボンディングワイヤでのインダクタンスと半導体チップ内でのキャパシタンス（寄生容量）によって、半導体チップからみたインプットインピーダンスで並列共振が発生する。この並列共振によるインプットインピーダンスの上昇は高周波の電源ノイズを引き起こす原因となり、適切に対処していない高周波半導体チップでは大きな電源ノイズが発生し、誤動作する可能性がある。そこで、電源ノイズを抑えるためには、半導体チップ内のキャパシタンスを大きくするか、ワイヤのインダクタンスを小さくしてインプットインピーダンスを抑える工夫が必要となる。

ワイヤのインダクタンスを小さくする方法としては、例えば、特許文献１においては、半導体チップ上の信号パッドとグラウンドパッドとを隣接配置して、ワイヤでの磁界を打ち消しあいインダクタンスを低減することが提案されている。
また、特許文献２においては、接地用の２つのパッドの間に同一回路に接続させた他のパッドを介在させて、２つのパッドを相互に離間して配置し、該２つのパッドを外部装置において接地した半導体装置が提案されている。
また、特許文献３においては、電源用金属細線と、１つのグランド用金属配線と、それら電源用およびグランド用金属細線で挟まれた信号用金属細線とで１組ずつとして、それぞれの金属細線の組内では、金属細線がほぼ平行でほぼ同一の長さになるようにワイヤボンディングすることが記載されている。

しかしながら、上記文献に記載された方法は半導体チップ上の電源パッドやグラウンドパッド等の配置の工夫によってのみ実現されるものである。このため、半導体チップのレイアウト上の制限により対象のパッドを隣接配置することができない場合は実現することができなかった。

本発明は、上記事情に鑑みてなされたものであり、半導体チップ上の電源パッドとグラウンドパッドとが隣接していない場合でも、両ワイヤの磁界を打ち消すことによってインダクタンスを低減することが可能な半導体装置を提供することを目的とするものである。

本発明の半導体装置は、上記課題を解決し目的を達成するために、少なくとも電源パターンおよびグラウンドパターンが配置される基板と、
該基板上に搭載され、少なくとも電源パッドおよびグラウンドパッドが配置される半導体チップと、を備えた半導体装置であって、
前記電源パッドと前記グラウンドパッドとの間には、他のパッドが配置され、
前記電源パッドと前記電源パターンは、電源ワイヤで結線されるとともに、前記グラウンドパッドと前記グラウンドパターンは、グラウンドワイヤで結線され、
前記グラウンドパターンは、前記半導体チップに隣接して設けられる第１のグラウンドパターン、および前記半導体チップに対し前記第１のグラウンドパターンより外側に設けられた第２のグラウンドパターンを備え、
前記グラウンドワイヤは、前記グラウンドパッドと前記第１のグラウンドパターンとを結線する第１のグラウンドワイヤ、および前記電源ワイヤと互いに磁界が打ち消される位置に配置されて、前記第１のグラウンドパターンと前記第２のグラウンドパターンとを結線する第２のグラウンドワイヤを備えることを特徴とする。

本発明の半導体装置によれば、第２のグラウンドパターンを設け、第２のグラウンドワイヤを電源ワイヤと互いに磁界が打ち消される位置に配置させることにより、両ワイヤの磁界が打ち消されるので、インダクタンスを低減することができる。これによりワイヤ間のクロストーク等による電源ノイズを低減することができる。

従来の半導体装置の一例を示す概略平面図である。 従来のインダクタンス低減方法を採用した半導体装置を示す概略平面図である。 本発明の実施形態の半導体装置の一例を示す概略平面図である。 本発明の実施例の半導体装置の概略断面図である。 本発明の実施例の半導体装置のワイヤ配置を示す概略平面図である。 従来技術による半導体装置のワイヤ配置を示す概略平面図である 本発明の実施例および従来技術の半導体装置におけるインピーダンスのシミュレーション結果を示すグラフである。

以下、本発明の実施形態について説明する。
図１に、従来の半導体装置の一例の概略平面図を示す。図２に、従来のインダクタンス低減方法を採用した半導体装置の概略平面図を示す。図３に、本発明の実施形態の半導体装置の一例の概略平面図を示す。

従来の半導体装置は、図１に示すように、電源パターン１３およびグラウンドパターン１４が配置される基板１１と、該基板１１上に搭載され、電源パッド１５およびグラウンドパッド１６が配置される半導体チップ１２を備える。
電源パッド１５と電源パターン１６は、電源ワイヤ１７で結線されるとともに、グラウンドパッド１６とグラウンドパターン１４は、グラウンドワイヤ１８で結線される。
グラウンドパターン１４は、半導体チップ１２に隣接して設けられている。グラウンドパターン１４は、例えば、グラウンドパターン１４をさらに延長して形成したリード、あるいは基板１１の裏面に設けられた端子等に接続されて接地される。

また、電源パターン１３は、半導体チップ１２に対しグランドパターン１４の外側に設けられている。電源パターン１３は、例えば、電源パターン１３をさらに延長して形成したリード、あるいは、基板１１の裏面に設けられた端子等により電源に接続される。これにより、半導体チップ１２は、電源パッド１５、電源ワイヤ１７および電源パターン１３を介して、電源から電流が供給される。

電源パターン１３およびグラウンドパターン１４は、例えば、基板１１上に金属を蒸着した後、フォトリソグラフィとエッチングを用いて形成することができる。
半導体チップ１２上に設けられるパッドには、電源パッド１５、グラウンドパッド１６の他、信号入力用のパッドがある。その信号入力用のパッドは、電源パッド等と同様に、基板１１上に形成された信号入力用のリード（不図示）にワイヤにより接続される。

基板１１には、高周波回路用として、例えば半絶縁性ＧａＡｓ基板が用いられる。
また、電源ワイヤ１７およびグラウンドワイヤ１８は、直径数十μｍの金属リボンが用いられる。材料としては主に金（Ａｕ）が用いられる。

前述のように、電源ワイヤ１７およびグラウンドワイヤ１８等のボンディングワイヤのインダクタンスを低減することは、電源ノイズを低減するために重要である。インダクタンスを低減するために、従来は以下の方法が提案されていた。

図２に、従来のインダクタンスの低減方法を実施した半導体装置の概略平面図を示す。図１と同じ構成要素には同符号を付し説明を省略する。
この半導体装置は、図２に示すように、半導体チップ１２上の電源パッド１５とグラウンドパッド１６とを隣接して配置し、電源ワイヤ１７とグラウンドワイヤ１８を並走させている。このような配置にすることにより、電源ワイヤ１７とグラウンドワイヤ１８の電流位相は通常１８０°異なっているため、それぞれのワイヤが作り出す磁界が互いに打ち消しあい、インダクタンスを低減させることができる。このとき、電源ワイヤ１７とグラウンドワイヤ１８を近接させればさせるほど磁界を打ち消しあう効果が大きくなる。

しかし、上記のように電源パッドとグラウンドパッドを隣接して配置することが可能である場合は、上記方法を採用することができるが、回路内のレイアウト等によって、電源パッドとグラウンドパッドとを隣接して配置できない場合には困難であった。
そこで、発明者は、電源パッドとグラウンドパッドの位置に関係無く、インダクタンスを低減することが可能な半導体装置を発明するに至った。
以下、本発明の実施形態について説明する。

図３に、本発明の実施形態の半導体装置の概略上面図を示す。図３に示すように、本実施形態の半導体装置は、電源パターン２３および第１のグラウンドパターン２４ａと第２のグラウンドパターン２４ｂが配置される基板２１と、該基板２１上に搭載され、電源パッド２５とグラウンドパッド２６とが配置された半導体チップ２２とを備える。
第１のグラウンドパターン２４ａは、半導体チップ２２に隣接して設けられている。また、第２のグラウンドパターン２４ｂは、半導体チップ２２に対し第１のグラウンドパターン２４aより外側に設けられている。
電源ワイヤ２７は、電源パッド２５と電源パターン２６とを結線する。
第１のグラウンドワイヤ２８は、グラウンドパッド２６と第１のグラウンドパターン２４aとを結線する。第２のグラウンドワイヤ２９は、電源ワイヤ２７と互いに磁界が打ち消される位置に配置されて、第１のグラウンドパターン２４ａと第２のグラウンドパターン２４ｂとを結線する。

なお、半導体チップ２２上の電源パッド２５とグラウンドパッド２６の間に配置される他のパッドとしては、外部からの信号入力用のパッド等を挙げることができる。
第１のグラウンドパターン２４ａ、および第２のグラウンドパターン２４ｂは、例えば、第１のグラウンドパターン２４ａ、第２のグラウンドパターン２４ｂをさらに延長して形成したリード、あるいは基板２１の裏面に設けられた端子等に接続される。これにより、半導体チップ２２を接地している。

電源パターン２３は、例えば、電源パターン２３をさらに延長して形成したリード、あるいは、基板２１の裏面に設けられた端子等により電源に接続される。これにより、半導体チップ２２は、電源パッド２５、電源ワイヤ２７および電源パターン２３を介して、電源から電流が供給される。

電源パターン２３から供給された電流は、電源ワイヤ２７を通って半導体チップ２２の電源パッド２５に向かって流れる。一方、半導体チップ２２のグランドパッド２６からの電流は、第１のグラウンドワイヤ２８、第１のグラウンドパターン２４ａ、第２のグラウンドワイヤ２９および第２のグランドパターン２４ｂに向かって流れる。
したがって、電源ワイヤ２７と第２のグラウンドワイヤ２９は電流位相が１８０°異なっているため、それぞれのワイヤが作り出す磁界を互いに打ち消し合い、インダクタンスを低減させることができる。
磁界を打ち消す効果は、第２のグラウンドワイヤ２９と電源ワイヤ２７とを近接させればさせるほど大きくなる。このため、第２のグラウンドパターン２４ｂと電源ワイヤ２７とは、互いに磁界が打ち消される位置に近接して配置されることが望ましい。この場合、ワイヤボンディングの能力制限を考慮して近接させる。

また、第１のグラウンドワイヤ２４ａは、グラウンドパッド２６と第１のグラウンドパターン２４ａとを最短距離で結線することが望ましい。第１のグラウンドワイヤ２８を最短距離で第１のグラウンドパターン２４aに接続することにより、第２のグラウンドワイヤ２９の長さを第１のグラウンドワイヤ２８に比べて長くすることができる。

さらに、第２のグラウンドパターン２４ｂの形成位置は、電源ワイヤ２７の電源パターン２３へのボンディング位置と、第２のグラウンドワイヤの第２のグラウンドパターン２４ｂへのボンディング位置とが電源パターン２３内の縦方向において揃うような位置とすることが望ましい。これにより、第２のグラウンドワイヤ２９が電源ワイヤ２７と並走する領域を長くすることができる。第２のグラウンドワイヤ２９と電源ワイヤ２７とが並走する領域を長くすることにより、互いの磁界を打ち消す効果も大きくなる。

本実施形態では、第２のグラウンドパターン２４ｂは電源パターン２３の領域内に正方形状に設けているが、正方形に限られず、半導体チップ２２上の複数のパッドが配列する方向に長い形状としてもよい。このような形状とすることにより、他の電源ワイヤと１組にして磁界を打ち消し合う他のグラウンドワイヤをボンディングすることが可能である。
また、第２のグラウンドパターン２４ｂの形成位置は、電源ワイヤ２７が電源パターン２３に結線される位置より外側に設けてもよい。これにより、第２のグラウンドワイヤ２９をより近接させることが可能である。

なお、電源ワイヤ２７と第２のグラウンドワイヤ２９とは、ほぼ平行に配置されることが望ましい。ほぼ平行にすることにより、電源ワイヤと第２のグラウンドワイヤの電流位相が１８０°異なるため、効果的に磁界を打ち消し合うことができる。
ここで、「平行に」とは、一方のワイヤが他方のワイヤの磁界を打消し合う効果を最大に引き出すことが可能な程度の平行性を有していれば良く、厳密な平行性を意味するものではない。

本発明の半導体装置は、半導体チップ２２の電源パッド２５とグラウンドパッド２６とが隣接していない半導体装置であっても、半導体チップに隣接して設けられた第１のグラウンドパターンと、半導体チップに対し第１のグラウンドパターンより外側に設けられた第２のグラウンドパターンとを設け、第１のグラウンドワイヤは、第１のグラウンドパターン２４ａまで最短距離で接続し、第１のグラウンドパターン２４ａと第２のグラウンドパターン２４ｂとを第２のグラウンドワイヤによって接続し、該第２のグランドワイヤ２９を、電源ワイヤ２７と互いに磁界が打ち消される位置に近接して配置することにより、これらのワイヤのインダクタンスを低減することができる。

以下、実施例を挙げて本発明を更に具体的に説明するが、本発明は、これらの実施例に何ら限定されるものではない。本発明の要旨を逸脱しない限りこれらの実施例を適宜改変したものも本発明の範囲内である。

本発明によるインダクタンス低減効果を、電磁界シミュレータを用いて確認した。比較のため、従来技術によるワイヤ配置についても同様に確認した。図４に本発明の実施例の半導体装置の概略断面図を示す。図５に実施例の半導体装置のワイヤ配置の概略平面図を示す。図６に従来技術の半導体装置のワイヤ配置の概略平面図を示す。

想定した半導体装置の積層構造は、図４に示すように、電位基準面となるグラウンドプレーン層３１と、基板２１と、第２のグラウンドパターン２４ａと、封止材層２９とで構成される。グラウンドプレーン層３１は厚さ３５μｍとした。また、基板２１の比誘電率は、ＦＲ４（Flame Retardant Type4：耐熱性ガラス布基材エポキシ樹脂銅張積層板）基板を想定して４．５とし、厚さは１２０μｍとした。また、第２のグランドパターンの材料は銅とし、厚さを４０μｍとした。また、封止材２９の比誘電率はエポキシ樹脂を想定して３．９とした。

基板２１の表面には第２のグラウンドパターン２４ａを配置し、封止材層２９の中に直径８μｍの金ワイヤ４１を配置した。金ワイヤ４１は、基板から２５０μｍ上方に離れた位置に想定した。グラウンドパターンとワイヤは垂直方向に異なるレベルに存在するが、シミュレーションの簡易化のため、接続箇所では理想的に接続させた。

本発明の半導体装置のシミュレーションにおいて、図５に示すように、グラウンドワイヤが０．５ｍｍと２．５ｍｍに分割されている。すなわち、第１のグラウンドワイヤ２８の長さは０．５ｍｍとし、第２のグラウンドワイヤ２９の長さは２．５ｍｍとした。第１のグラウンドワイヤ２８と第２のグラウンドワイヤ２９との間を、幅０．５ｍｍ、長さ３．９５０ｍｍの第１のグラウンドパターン２４ａで接続し、電源ワイヤ２７と第２のグラウンドワイヤ２９とが０．０５ｍｍの距離で２．５ｍｍ並走する条件とした。

一方、従来の半導体装置のシミュレーション条件は、図６に示すように、長さ３ｍｍの電源ワイヤ１７とＧＮＤワイヤ１８とが４ｍｍの距離で並走することとした。

図７に、従来技術および本発明におけるインピーダンスのシミュレーション結果のグラフを示す。図７中（ａ）が本発明の半導体装置のワイヤ配置でのシミュレーション結果である。また、図７中（ｂ）が従来技術の半導体装置のワイヤ配置でのシミュレーション結果である。
本発明の電磁界シミュレーション結果は、図７（ａ）に示すように、インピーダンスが１００[ＭＨｚ]で２．４６５４[Ω]となった。なお、０[Ｈｚ]におけるインピーダンスは、０．４５４８[Ω]であった。
一方、従来技術の場合、電磁界シミュレーション結果は、図７（ｂ）に示すように、１００[ＭＨｚ]で３．２６０７[Ω]であった。なお、０[Ｈｚ]におけるインピーダンスは、０．４５１３[Ω]であった。

上記電磁界シミュレーション結果からインダクタンス成分を算出した。計算式を以下に示す。
Ｌ＝√（Ｚ^２−Ｒ^２）／ω
Ｌ：インダクタンス[ｎＨ]
Ｚ：インピーダンス[Ω]
Ｒ：ワイヤの抵抗値[Ω]
ω：周波数[Ｈｚ]

上記計算式により計算した結果、従来技術による半導体装置のインダクタンスは５．１４[ｎＨ]であり、本発明の半導体装置のインダクタンスは３．８６[ｎＨ]であった。本発明の半導体装置によるワイヤの配置でのインダクタンスは、従来技術のインダクタンスに比べ、約２５％減少した。
このように、本発明の半導体装置によれば、良好にインダクタンスの低減を実現することがわかった。

１１、２１ 基板
１２、２２ 半導体チップ
１３、２３ 電源パターン
１５、２５ 電源パッド
１６、２６ グラウンドパッド
１７、２７ 電源ワイヤ
２４ａ 第１のグラウンドパターン
２４ｂ 第２のグラウンドパターン
２８ 第１のグラウンドワイヤ
２９ 第２のグラウンドワイヤ
３１ グラウンドプレーン層
４１ 金ワイヤ

特許第３４８３１３２号公報 特開２００１−３４５３４４号公報 特許第２７１６００５号公報

Claims (4)

1. 少なくとも電源パターンおよびグラウンドパターンが配置される基板と、
   該基板上に搭載され、少なくとも電源パッドおよびグラウンドパッドが配置される半導体チップと、を備えた半導体装置であって、
   前記電源パッドと前記グラウンドパッドとの間には、他のパッドが配置され、
   前記電源パッドと前記電源パターンは、電源ワイヤで結線されるとともに、前記グラウンドパッドと前記グラウンドパターンは、グラウンドワイヤで結線され、
   前記グラウンドパターンは、前記半導体チップに隣接して設けられる第１のグラウンドパターン、および前記半導体チップに対し前記第１のグラウンドパターンより外側に設けられた第２のグラウンドパターンを備え、
   前記グラウンドワイヤは、前記グラウンドパッドと前記第１のグラウンドパターンとを結線する第１のグラウンドワイヤ、および前記電源ワイヤと互いに磁界が打ち消される位置に配置されて、前記第１のグラウンドパターンと前記第２のグラウンドパターンとを結線する第２のグラウンドワイヤを備える
   ことを特徴とする半導体装置。
2. 前記第２のグラウンドパターンは、前記電源パターンの領域内に設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記他のパッドは、外部からの信号入力用のパッドであることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１のグラウンドワイヤは、前記グラウンドパッドと前記第１のグラウンドパターンとを最短距離で結線することを特徴とする請求項１から３までのいずれかに記載の半導体装置。