JP2009170512A - 半導体装置 - Google Patents
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Abstract
【課題】集積回路チップの設計変更をすることなく、集積回路チップを大型化しなくてもボンディングワイヤで生じるクロストークノイズを減少することができる半導体装置を提供する。
【解決手段】集積回路チップ１と、集積回路チップ１を保持している第１グランドパターン部２と、第１グランドパターン部２の周囲に配置された電源導体部３，４と、電源導体部３，４の周囲に配置された信号線トレース７と、電源導体部３，４と信号線トレース７の間に配置された第２グランドパターン部５とを有する基板３１と、集積回路チップ１と信号線トレース７を接続する信号線ワイヤ６と、第１グランドパターン部２と第２グランドパターン部５とを接続するグランドワイヤ８とを備える。
【選択図】図１
【解決手段】集積回路チップ１と、集積回路チップ１を保持している第１グランドパターン部２と、第１グランドパターン部２の周囲に配置された電源導体部３，４と、電源導体部３，４の周囲に配置された信号線トレース７と、電源導体部３，４と信号線トレース７の間に配置された第２グランドパターン部５とを有する基板３１と、集積回路チップ１と信号線トレース７を接続する信号線ワイヤ６と、第１グランドパターン部２と第２グランドパターン部５とを接続するグランドワイヤ８とを備える。
【選択図】図１
Description
本発明は、半導体装置に関し、特にＩＣ（集積回路）チップとＩＣパッケージのインターポーザ基板を電気的に接続するボンディングワイヤを有する半導体装置に関する。
図７と図８は、従来のボンディングワイヤを有するＩＣパッケージの概略図を示している。図７は、ＩＣパッケージのボンディングワイヤの状態を示す断面図であり、図８は、ＩＣパッケージのボンディングワイヤの状態を示す平面図である。図７と図８では、それぞれ一部Ｂを代表して拡大して示している。
ＩＣチップ１０１がパッケージのインターポーザ基板１００の中央にマウントされている。ＧＮＤ（グランド）パッド１０２が、ＩＣチップ１０１の下部とその周辺に配置されている。各種の電源パッド１０３，１０４がＧＮＤパッド１０２の外周囲に配置され、さらに電源パッド１０３，１０４の外周囲には信号線トレース１０７が配置されている。
信号線ワイヤ１０６は、ＩＣチップ１０１の端子と信号線トレース１０７を接続し、電源ワイヤ１１０，１１１は、ＩＣチップ１０１の端子と電源パッド１０４，１０３をそれぞれ接続している。ＧＮＤワイヤ１１２は、ＩＣチップ１０１のＧＮＤ端子とＧＮＤパッド１０２と接続している。
図７の一部Ｂと図８の一部Ｂに示すように、このような構造を有するＩＣパッケージでは、信号線ワイヤ１０６は電流の往路であり、ＧＮＤワイヤ１１２あるいは電源ワイヤ１１０，１１１は電流の帰路すなわちリターンパスであるが、信号線ワイヤ１０６とＧＮＤワイヤ１１２あるいは電源ワイヤ１１０，１１１が、相互に離れて配置されているが、相互に並走して配列されている距離は小さく、信号線ワイヤ１０６間の間隔は比較的狭い。
高周波回路においては、電流の往路と電流の帰路の間に、電磁界が閉じこめられて信号伝送されるために、上述したように電流の往路と電流の帰路が離れていると電磁界の広がりが大きくなり、隣接する信号線に発生するクロストークノイズ、いわゆる電磁干渉現象が大きくなる。
また、隣接する信号線ワイヤ１０６同士は比較的並走距離が長いが、隣接する信号線ワイヤ同士の並走距離が長いほど、クロストークノイズが大きくなる。
ボンディングワイヤにおけるクロストークノイズが大きい場合の対策として、例えば図９に示す別の従来のＩＣパッケージを示しており、１本のリターンパスのＧＮＤワイヤ１１２が１本の信号線ワイヤ１０６に対して隣接して配置されることで、信号線とリターンパスの電気的結合を強くする方式がある。この場合のＧＮＤワイヤ１１２は、ＩＣチップ１０１のＧＮＤ端子とＧＮＤパッド１２０を接続している。
また、このような半導体装置の関連技術は、特許文献１に開示されている。特許文献１は、信号線ワイヤに別の誘電体被覆ワイヤを巻き付けて形成して同軸にすることで、高周波領域の伝送特性を改善している。
特開２００３−１７９０９５号公報
しかし、図９に示すＩＣパッケージでは、信号線ワイヤ１０６の本数をさらに増やす設計を行う場合に、クロストークノイズの対策を施すために、信号線ワイヤ１０６の本数に対応してこのＧＮＤワイヤ１１２の本数をも増やす必要がある。しかし、ＧＮＤワイヤ１１２の本数を増やそうとすると、増やそうとするＧＮＤワイヤ１１２の本数に応じて、ＩＣチップ１０１のＧＮＤ端子をさらに増やす必要がある。すなわち、ＧＮＤワイヤ１１２の本数が増えると、ＩＣチップにはＧＮＤ端子を増設しなければならない。このため、ＩＣチップのＧＮＤ端子の増設に伴う設計変更が必要となり、この設計変更は時間的なロスにつながり、ＩＣチップのＧＮＤ端子を増設すると、ＩＣチップのサイズの大型化が避けられず、コストアップとなる。
また、特許文献１に開示されている信号線ワイヤに別の誘電体被覆ワイヤを巻き付けて形成するのは、作業が複雑になり時間的なロスにつながり、コストアップを招く。
そこで、本発明は上記課題を解決するためになされたものであり、本発明の目的は、集積回路チップの設計変更をすることなく、集積回路チップを大型化しなくてもボンディングワイヤで生じるクロストークノイズを減少することができる半導体装置を提供することである。
本発明の半導体装置の第１の態様は、集積回路チップと、
前記集積回路チップを保持している第１グランドパターン部と、
前記第１グランドパターン部の周囲に配置された電源導体部と、
前記電源導体部の周囲に配置された信号線トレースと、
前記電源導体部と前記信号線トレースの間に配置された第２グランドパターン部と、を有する基板と、
前記集積回路チップと前記信号線トレースを接続する信号線ワイヤと、
前記第１グランドパターン部と前記第２グランドパターン部とを接続するグランドワイヤと、具備することを特徴とする。
前記集積回路チップを保持している第１グランドパターン部と、
前記第１グランドパターン部の周囲に配置された電源導体部と、
前記電源導体部の周囲に配置された信号線トレースと、
前記電源導体部と前記信号線トレースの間に配置された第２グランドパターン部と、を有する基板と、
前記集積回路チップと前記信号線トレースを接続する信号線ワイヤと、
前記第１グランドパターン部と前記第２グランドパターン部とを接続するグランドワイヤと、具備することを特徴とする。
本発明の半導体装置の第２の態様では、前記グランドワイヤが、前記信号線ワイヤの下側に配置されていることを特徴とする。
本発明の半導体装置の第３の態様では、前記グランドワイヤが、複数ある前記信号線ワイヤの間に配置されていることを特徴とする。
本発明によれば、集積回路チップの設計変更をすることなく、集積回路チップを大型化しなくてもボンディングワイヤで生じるクロストークノイズを減少することができる半導体装置を提供することができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
（第１の実施の形態）
図１は、本発明の半導体装置の好ましい第１実施形態を示している。図１は、半導体装置の一部を拡大して示している。図１（Ａ）は、半導体装置の一部を示す平面図であり、図１（Ｂ）は、図１（Ａ）の半導体装置の一部を示す断面図である。
図１は、本発明の半導体装置の好ましい第１実施形態を示している。図１は、半導体装置の一部を拡大して示している。図１（Ａ）は、半導体装置の一部を示す平面図であり、図１（Ｂ）は、図１（Ａ）の半導体装置の一部を示す断面図である。
図１（Ａ）と図１（Ｂ）に示すように、ＩＣチップ（集積回路チップ）１が、ＩＣパッケージ３０のパッケージのインターポーザ基板３１の中央にマウントされている。インターポーザ基板３１は、第１グランドパターン部としての第１ＧＮＤパッド２と、第１電源パッド３と第２電源パッド４と、第２グランドパターン部としての第２ＧＮＤパッド５を有している。
第１ＧＮＤパッド２が、ＩＣチップ１下とその周辺に配置されている。第１電源パッド３が第１ＧＮＤパッド２の外周囲に配置され、さらに第２電源パッド４が第１電源パッド３の外周囲に配置されている。
第１電源パッド３と第２電源パッド４の外周囲には、第２ＧＮＤパッド５が配置されている。この第２ＧＮＤパッド５の外周囲には、信号線トレース７が配置されている。信号線トレース７と電源パッド４の間には、第２ＧＮＤパッド５が配置されている。
複数本の信号線ワイヤ６は、ＩＣチップ１の端子と信号線トレース７を接続している。複数本の電源ワイヤ１０は、ＩＣチップ１の端子と第２電源パッド４を接続している。複数本の電源ワイヤ１１は、ＩＣチップ１の端子と第１電源パッド３を接続している。複数本のＧＮＤワイヤ１２は、ＩＣチップ１のＧＮＤ端子と第１ＧＮＤパッド２を接続している。第１ＧＮＤパッド２と第１電源パッド３と第２電源パッド４と第２ＧＮＤパッド５は、ワイヤボンディング接続のためのパッドである。
図１（Ｂ）に示すように、第１ＧＮＤパッド２と第２ＧＮＤパッド５は、ＧＮＤプレーン１３により接続されている。信号線トレース７とＧＮＤプレーン１３とは、インターポーザ基板３１の誘電体１４に配置されている。
このような構造を有するＩＣパッケージ３０では、複数本の信号線ワイヤ６は電流の往路であり、複数本のＧＮＤワイヤ８と複数本のＧＮＤワイヤ１２あるいは複数本の電源ワイヤ１０，１１は電流の帰路すなわちリターンパスである。図１（Ａ）に示すように、複数本の信号線ワイヤ６と複数本のＧＮＤワイヤ１２あるいは複数本の電源ワイヤ１０，１１が、並走されている距離は少なく相互に離れている。
本発明の第１実施形態では、複数本のＧＮＤワイヤ８は、内側に位置する第１ＧＮＤパッド２と、外側に位置する第２ＧＮＤパッド５を接続している。しかも、各ＧＮＤワイヤ８は、対応する信号線ワイヤ６の下側に近接して配置されている。すなわち、各ＧＮＤワイヤ８の形成位置は、信号線ワイヤ６の形成位置に比べて、ＧＮＤパッド２と第１電源パッド３と第２電源パッド４とＧＮＤパッド５側に近いところに配置されている。
このように、本発明の半導体装置の第１実施形態では、図１に示すインターポーザ基板３１には、第１ＧＮＤパッド２だけでなく、さらに第２ＧＮＤパッド５を追加して、この第２ＧＮＤパッド５は信号線トレース７の直近に配置され、追加されたＧＮＤワイヤ８が第１ＧＮＤパッド２と第２ＧＮＤパッド５を接続している。
各ＧＮＤワイヤ８は各信号線ワイヤ６の下側に接近させて配置して信号線ワイヤ６とＧＮＤワイヤ８の間隔を短くすることで電気的に強く結合でき、各ＧＮＤワイヤ８は信号線ワイヤ６で生じるクロストークノイズを減少させることができる。
そして、追加されたＧＮＤワイヤ８は第１ＧＮＤパッド２と第２ＧＮＤパッド５を接続する構造である。従って、設計の都合により信号線ワイヤ６の本数が増加されて信号線ワイヤ６の本数の増加に応じてＧＮＤワイヤ８の本数を増加させても、ＩＣチップ１には、新たにＧＮＤワイヤ８を接続するためのパッドを増設する必要がない。これにより、ＩＣチップ１の大型化を避けることができる。
以上説明したように、本発明の半導体装置の第１実施形態では、インターポーザ基板３１には第２ＧＮＤパッド５を追加して配置し、各ＧＮＤワイヤ８は各信号線ワイヤ６の下側に接近させて配置することにより、ボンディング用のワイヤの本数を増やすだけで、集積回路チップを大型化しなくてもボンディング用のワイヤで生じるクロストークノイズを減少させることができる。
（第２の実施の形態）
図２は、本発明の半導体装置の好ましい第２実施形態を示している。図２（Ａ）は、半導体装置の一部を拡大して示す平面図であり、図２（Ｂ）は、図２（Ａ）の半導体装置の一部を拡大して示す断面図である。尚、本発明の半導体装置の第２実施形態では、図１に示す本発明の半導体装置の第１実施形態と同様の箇所には同じ符号を付ける。
図２は、本発明の半導体装置の好ましい第２実施形態を示している。図２（Ａ）は、半導体装置の一部を拡大して示す平面図であり、図２（Ｂ）は、図２（Ａ）の半導体装置の一部を拡大して示す断面図である。尚、本発明の半導体装置の第２実施形態では、図１に示す本発明の半導体装置の第１実施形態と同様の箇所には同じ符号を付ける。
図２（Ａ）と図２（Ｂ）に示すように、ＩＣチップ１が、ＩＣパッケージ３０のパッケージのインターポーザ基板３１の中央にマウントされている。インターポーザ基板３１は、第１グランドパターン部としての第１ＧＮＤパッド２と、第１電源パッド３と第２電源パッド４と、第２グランドパターン部としての第２ＧＮＤパッド５を有している。
第１ＧＮＤパッド２が、ＩＣチップ１下とその周辺に配置されている。第１電源パッド３が第１ＧＮＤパッド２の外周囲に配置され、さらに第２電源パッド４が第１電源パッド３の外周囲に配置されている。
第１ＧＮＤパッド２が、ＩＣチップ１下とその周辺に配置されている。第１電源パッド３が第１ＧＮＤパッド２の外周囲に配置され、さらに第２電源パッド４が第１電源パッド３の外周囲に配置されている。
第１電源パッド３と第２電源パッド４の外周囲には、第２ＧＮＤパッド５が配置されている。この第２ＧＮＤパッド５の外周囲には、信号線トレース７が配置されている。信号線トレース７と電源パッド４の間には、第２ＧＮＤパッド５が配置されている。
複数本の信号線ワイヤ６は、ＩＣチップ１の端子と信号線トレース７を接続している。複数本の電源ワイヤ１０は、ＩＣチップ１の端子と第２電源パッド４を接続している。複数本の電源ワイヤ１１は、ＩＣチップ１の端子と第１電源パッド３を接続している。複数本のＧＮＤワイヤ１２は、ＩＣチップ１のＧＮＤ端子と第１ＧＮＤパッド２を接続している。第１ＧＮＤパッド２と第１電源パッド３と第２電源パッド４と第２ＧＮＤパッド５は、ワイヤボンディング接続のためのパッドである。
図２（Ｂ）に示すように、第１ＧＮＤパッド２と第２ＧＮＤパッド５は、ＧＮＤプレーン１３により接続されている。信号線トレース７とＧＮＤプレーン１３とは、インターポーザ基板３１の誘電体１４に配置されている。
このような構造を有するＩＣパッケージ３０では、複数本の信号線ワイヤ６は電流の往路であり、複数本のＧＮＤワイヤ９と複数本のＧＮＤワイヤ１２あるいは複数本の電源ワイヤ１０，１１は電流の帰路すなわちリターンパスである。図２（Ａ）に示すように、複数本の信号線ワイヤ６と複数本のＧＮＤワイヤ１２あるいは複数本の電源ワイヤ１０，１１が、並走されている距離は少なく相互に離れている。
本発明の第２実施形態では、複数本のＧＮＤワイヤ９は、内側に位置する第１ＧＮＤパッド２と、外側に位置する第２ＧＮＤパッド５を接続している。しかも、各ＧＮＤワイヤ９は、隣接する信号線ワイヤ６の間に近接して配置されている。
このように、本発明の半導体装置の第２実施形態では、図２に示すインターポーザ基板３１には、第１ＧＮＤパッド２だけでなく、さらに第２ＧＮＤパッド５を追加して、この第２ＧＮＤパッド５は信号線トレース７の直近に配置され、追加されたＧＮＤワイヤ９が第１ＧＮＤパッド２と第２ＧＮＤパッド５を接続している。
各ＧＮＤワイヤ９は隣接する信号線ワイヤ６の間に接近させて平行して配置して、信号線ワイヤ６とＧＮＤワイヤ８の間隔を短くすることで隣接する信号線ワイヤ６の間で電磁シールド効果を発揮して、電気的に強く結合でき、各ＧＮＤワイヤ９は信号線ワイヤ６で生じるクロストークノイズを減少させることができる。
そして、追加されたＧＮＤワイヤ９は第１ＧＮＤパッド２と第２ＧＮＤパッド５を接続する構造である。従って、設計の都合により信号線ワイヤ６の本数が増加されて信号線ワイヤ６の本数の増加に応じてＧＮＤワイヤ９の本数を増加させても、ＩＣチップ１には、新たに新たにＧＮＤワイヤ９を接続するためのパッドを増設する必要がない。これにより、ＩＣチップ１の大型化を避けることができる。
以上説明したように、本発明の半導体装置の第２実施形態では、インターポーザ基板３１には第２ＧＮＤパッド５を追加して配置し、各ＧＮＤワイヤ９は隣接する信号線ワイヤ６の間に接近させて配置することにより、ボンディング用のワイヤの本数を増やすだけで、集積回路チップを大型化しなくてもボンディング用のワイヤで生じるクロストークノイズを減少させることができる。
ここで、本発明の第１実施形態と本発明の第２実施形態、そして本発明の範囲外である比較例について、電磁界解析と電気回路解析によって検証した結果を説明する。
図３は、比較例として従来の半導体装置におけるクロストークノイズを解析するための電磁界解析モデルを示しており、この従来の半導体装置は、第２ＧＮＤパッド５が配置されておらず、しかもＧＮＤワイヤ８とＧＮＤワイヤ９のいずれも設けられていない。
図４は、上述した本発明の半導体装置の第１実施形態におけるクロストークノイズを解析するための電磁界解析モデルを示している。すなわち、図４に示す半導体装置では、各信号線ワイヤ６の下側にＧＮＤワイヤ８が配置されている。
図５は、上述した本発明の半導体装置の第２実施形態におけるクロストークノイズを解析するための電磁界解析モデルを示している。すなわち、図５に示す半導体装置では、隣接する信号線ワイヤ６の間にＧＮＤワイヤ９が挿入されている。
ここで、図３に示す比較例と、図４に示す発明の半導体装置の第１実施形態、そして図５に示す発明の半導体装置の第２実施形態において、インターポーザ基板のＧＮＤパッドと電源パッドと信号線トレースの配線の材質はＣｕであり、ボンディングワイヤの材質はＡｕ、インターポーザ基板は比誘電率４．４の誘電体とした。信号線ワイヤ６，１０６の長さは４ｍｍ、信号線ワイヤ６，１０６の間隔Ｍは１２０μｍである。図４と図５に示す第１ＧＮＤパッド２と第２ＧＮＤパッド５の間隔は、１．８ｍｍである。
図４におけるＧＮＤワイヤ８の長さは、２．３ｍｍで、信号線ワイヤ６とＧＮＤワイヤ８の間隔は、７０μｍである。図５におけるＧＮＤワイヤ９の長さは、２．３ｍｍで、信号線ワイヤ６とＧＮＤワイヤ９の間隔は、６０μｍである。
なお、図３〜図５において、解析を単純化するために、電源ワイヤは存在しない条件で解析した。
図３では信号線ワイヤ１０６は８本あり、８本の信号線ワイヤ１０６はそれぞれＩＯ０，ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７と呼び、符号２０〜２７でそれぞれ示している。
同様に、図４と図５では信号線ワイヤ６は８本あり、８本の信号線ワイヤ６はそれぞれＩＯ０，ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７と呼び、符号２０〜２７でそれぞれ示している。ＩＯ０線を０電位で固定し、ＩＯ２線以外の７本の信号線ワイヤ６には４００ＭＨｚのクロック信号を、ボンディングワイヤとＩＣチップ１，１０１の接続点１５から入力した時に、トレース端１６で観測されるＩＯ２線の信号波形とＩＯ３線の信号波形を解析した。ＩＯ２線の信号波形とＩＯ３線の信号波形は、遠端クロストークノイズと言う。
図６（Ａ）は、ＩＯ２線の信号波形例を示し、図６（Ｂ）は、ＩＯ３線の信号波形例を示している。図６（Ａ）と図６（Ｂ）においては、図３の比較例については（ａ）の太い実線で示し、図４の第１実施形態については（ｂ）の細い実線で示し、そして図５の第２実施形態については（ｃ）の破線で示す。
図６（Ａ）に示すＩＯ２線に乗るクロストークノイズ振幅は、（ａ）の比較例では１．２５Ｖｐ−ｐであるのに対して、（ｂ）の第１実施形態では０．８０Ｖｐ−ｐ、（ｃ）の第２実施形態では０．８４Ｖｐ−ｐとなり、第１実施形態と第２実施形態のいずれも、比較例に比べてクロストークノイズ振幅が減少している。
また、図６（Ｂ）に示すＩＯ３線においても、第１実施形態と第２実施形態のいずれも、比較例に比べてクロストークノイズの影響が小さくなるために、動作信号の立ち上がりと立ち下がりが速くなっており、動作信号の品質が改善している。
なお、この発明は、上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
また、上記実施の形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。
更に、異なる実施の形態に亘る構成要素を適宜組み合わせてもよい。具体的には、例えば図１に示す本発明の第１実施形態のＧＮＤワイヤ８と図２に示す本発明の第２実施形態のＧＮＤワイヤ９を同時に併用することもできる。すなわち、信号線ワイヤ６の下側にＧＮＤワイヤ８を配置するとともに、隣接する信号線ワイヤ６の間にＧＮＤワイヤ９を配置するようにしても良い。
１…ＩＣチップ（集積回路チップ）、２…第１ＧＮＤパッド（第１グランドパターン部）、３…第１電源パッド（第１電源導体）、４…第２電源パッド（第２電源導体）、５…第２ＧＮＤパッド（第２グランドパターン部）、６…信号線ワイヤ、７…信号線トレース、８…ＧＮＤワイヤ（グランドワイヤ）、９…ＧＮＤワイヤ（グランドワイヤ）。
Claims (3)
- 集積回路チップと、
前記集積回路チップを保持している第１グランドパターン部と、
前記第１グランドパターン部の周囲に配置された電源導体部と、
前記電源導体部の周囲に配置された信号線トレースと、
前記電源導体部と前記信号線トレースの間に配置された第２グランドパターン部と、を有する基板と、
前記集積回路チップと前記信号線トレースとを接続する信号線ワイヤと、
前記第１グランドパターン部と前記第２グランドパターン部とを接続するグランドワイヤと、を具備することを特徴とする半導体装置。 - 前記グランドワイヤが、前記信号線ワイヤの下側に配置されていることを特徴とする請求項１に記載の半導体装置。
- 前記グランドワイヤが、複数ある前記信号線ワイヤの間に配置されていることを特徴とする請求項１または請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008004509A JP2009170512A (ja) | 2008-01-11 | 2008-01-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2008004509A JP2009170512A (ja) | 2008-01-11 | 2008-01-11 | 半導体装置 |
Publications (1)
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|---|---|
| JP2009170512A true JP2009170512A (ja) | 2009-07-30 |
Family
ID=40971393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008004509A Pending JP2009170512A (ja) | 2008-01-11 | 2008-01-11 | 半導体装置 |
Country Status (1)
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| JP (1) | JP2009170512A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010016250A (ja) * | 2008-07-04 | 2010-01-21 | Nec Electronics Corp | 半導体装置 |
| JP2014229679A (ja) * | 2013-05-21 | 2014-12-08 | 株式会社リコー | 半導体装置 |
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2008
- 2008-01-11 JP JP2008004509A patent/JP2009170512A/ja active Pending
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