JP2010016250A - 半導体装置 - Google Patents

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哲也 秋本
Eishu Hayashi
映守 林
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Abstract

【課題】信号配線とリターンパス配線とにより形成される電流ループにより生じる磁界を抑制し、高速信号の伝送損失を低減する。
【解決手段】信号パッド２０４から第１のボンディングワイヤ２０３とパッケージ基板２０６を経由して第１の外部端子２１１Ａまで接続された信号電流パス４０１と、第１の外部端子２１１Ａに近接して設けられた第２の外部端子２１１Ｂから基板を経由して前記信号パッドに近接して設けられた第２のパッド２１５まで接続されたリターン電流パスと、を実質的に同一平面上に設け、信号電流パスとリターン電流パスとを途中で交差させて、電流の流れるループの向きを逆にすることによって、信号電流パスとリターン電流パスとにより形成される電流ループにより生じる磁界を互いに打ち消しあうようにする。
【選択図】図５

Description

本発明は、半導体装置に関する。特に、パッケージに組み込まれ、ワイヤボンディングにより半導体チップのパッドとパッケージの外部接続パターンとを接続した半導体装置に関する。
半導体集積回路の高性能化に伴い、高速な信号処理が必要になってきている。そのため、パッケージに組み込みこまれた半導体集積回路には、半導体集積回路のパッドからパッケージの外部接続端子との間での高速信号の伝送損失の低減が求められている。一方、低コストなＩＣパッケージとしてボンディングワイヤ構造が広く利用されているが、一般に伝送損失が問題となるような高速信号を入出力する半導体集積回路のパッケージとして適していないと考えられてきた。伝送損失に対する解決策ではないが、高周波特性の向上を狙ったボンディングワイヤ構造の半導体集積回路としては、以下の先行技術が公開されている。
図６は特許文献１記載の半導体パッケージの主要部断面図である。図６において、半導体チップの信号は半導体チップ３５から信号ワイヤ３８、信号配線３６、信号スルーホール４５を通ってＢＧＡボール５０へと接続される。一方、半導体チップのＧＮＤ（グランド）は半導体チップ３５からＧＮＤワイヤ４０、グランドコア３１、ＧＮＤスルーホール４８を通ってＢＧＡボール５２へと接続される。特許文献１では、信号ワイヤに比べてＧＮＤワイヤが短くできるため、ＧＮＤ経路のインダクタンスを低減し、高周波特性を向上できると記載されている。
図７は特許文献２記載の半導体装置の断面図である。特許文献２では半導体チップ１２０からボンディングワイヤ１２２、基板の配線パターン、ビアプラグ１１０を通ってＢＧＡボール１１６へと接続される。特許文献２では、ボンディングワイヤ長を短くし、高周波特性の改善を図ることが記載されている。
図８は特許文献３記載の半導体装置の主要部断面図である。特許文献３では、半導体チップ８の信号は、ボンディングパッドから信号ワイヤ１５、配線パターン３、スルーホール２、配線パターン６を通ってＢＧＡボール１０へと接続される。一方、電源やＧＮＤはＩＣチップ８からＧＮＤワイヤ１６、ＧＮＤ配線、ＧＮＤスルーホール１１を通ってＢＧＡボールへと接続される。特許文献３では、信号配線より電源やグランドの配線を短くし、インダクタンスを減らすことにより、高速化を可能にすることが記載されている。
特開２０００−１８８３５９号公報 特開２００５−１２９９０４号公報 特開平９−１４８４７６号公報
高速な信号を取り扱う半導体装置において、高速信号の伝送損失を低減することは、重要な課題となって来ている。伝送損失は高速信号の波形を歪ませる原因となり信号伝送エラーを増加させるだけでなく、周囲に電磁輻射（いわゆる放射ノイズ）を発生させて様々な問題を引き起こす原因となっている。上述した先行技術文献は、上記課題を解決するものではない。
本発明の１つのアスペクト（側面）に係る半導体装置は、半導体チップと、前記半導体チップを搭載する基板と、前記半導体チップに設けられた第１のパッドから前記基板を経由して第１の外部端子まで接続された信号配線と、前記第１の外部端子に近接して設けられた第２の外部端子から前記基板を経由して前記第１のパッドに近接して設けられた第２のパッドまで接続された配線パターンであって前記信号配線に対するリターンパスとなるリターンパス配線と、を備えた半導体装置であって、前記信号配線と、前記リターンパス配線と、が実質的に同一平面上に存在し、前記信号配線と、前記リターンパス配線とが途中で交差している。
また、本発明の別なアスペクト（側面）に係る半導体装置は、半導体チップと、前記半導体チップを搭載する基板とを有する半導体装置であって、前記基板は、前記基板上に形成された外部端子にそれぞれ接続された第１の配線パターンと第２の配線パターンとを備え、前記第１の配線パターンと前記第２の配線パターンとは、前記基板の同一平面層上に隣接して配置され、前記第１の配線パターンは、第１のボンディングワイヤの一端が接続された第１のステッチを有し、前記第２の配線パターンは、第２のボンディングワイヤの一端が接続された第２のステッチを有し、前記第１のボンディングワイヤの他端は、前記半導体チップの信号パッドに接続され、前記第２のボンディングワイヤの他端は、前記半導体チップのグランドパッドまたは電源パッドのいずれか一方に接続され、前記第１のステッチが、前記第２のステッチより、前記半導体チップに近接して配置されたことを特徴とする。
本発明の半導体装置によれば、信号配線とリターンパス配線とにより形成される電流ループを途中で交差させることにより、電流ループにより生じる磁界の方向を反対向きにさせ、電流ループにより生じる磁界を互いに打ち消しあうようにすることにより、電流により生じる磁界を抑制し、高速信号の伝送損失を低減することができる。
本発明の実施形態について、必要に応じ図面を参照して説明する。図１、図５、図９、図１１に示すように、本発明の一実施形態の半導体装置は、半導体チップ（ＩＣチップ）２０５と、半導体チップを搭載する基板２０６と、半導体チップに設けられた第１のパッド２０４から基板２０６を経由して第１の外部端子２１１Ａまで接続された信号電流パス４０１となる信号配線（以下本明細書ではこの信号配線をＷｉｒｅ４０１と称する）と、第１の外部端子２１１Ａに近接して設けられた第２の外部端子２１１Ｂから基板２０６を経由して第１のパッド２０４に近接して設けられた第２のパッド２１５まで接続された配線パターンであって前記信号配線に対するリターン電流パス（あるいは単にリターンパス）４０２となるリターンパス配線（以下本明細書ではこのリターンパス配線をＷｉｒｅ４０２と称する）と、を備えた半導体装置であって、信号配線（Ｗｉｒｅ４０１）と、リターンパス配線（Ｗｉｒｅ４０２）とが実質的に同一平面上（図２のＡＡ断面または図１０のＢＢ断面）に存在し、前記信号配線と、前記リターンパス配線とが途中で交差している。上記構成により、信号配線（Ｗｉｒｅ４０１）とリターンパス配線（Ｗｉｒｅ４０２）により形成される電流ループにより生じる磁界を互いに打ち消しあうようにすることができる。
また、一実施形態の半導体装置は、信号配線（Ｗｉｒｅ４０１）が、第１のパッド２０４と基板の半導体チップ搭載面に設けられた信号配線パターン３０１（第１の配線パターン）とを接続する第１のボンディングワイヤ２０３を含み、リターンパス配線（Ｗｉｒｅ４０２）が、第２のパッド２１５と半導体チップ搭載面に設けられたリターンパス配線パターン３０２（第２の配線パターン）とを接続する第２のボンディングワイヤ２０２を含む。
また、第１のボンディングワイヤ２０３と第２のボンディングワイヤ２０２とは、一方が他方より低く、かつ、短いボンディングワイヤで接続するように構成される。
また、第１の外部端子２１１Ａと第２の外部端子２１１Ｂが基板２０６の半導体チップ搭載面の反対面に設けられ、信号配線（Ｗｉｒｅ４０１）とリターンパス配線（Ｗｉｒｅ４０２）とが半導体チップ搭載面に設けられた配線層１（２０７）において交差している。
また、図５に示すように、電流ループ（信号電流パス４０１とリターン電流パス４０２により形成されるループ）は、交差により２つの領域（４０３と４０４）に区分され、この２つの領域の断面積が実質的に等しい。
また、図１１に示すように、リターンパス配線（Ｗｉｒｅ４０２）が複数の経路（４０７と４０８）で第２の外部端子２１１Ｂから第２のパッド（ＧＮＤパッド）まで接続されており、各経路毎のリターンパス４０７、４０８と信号配線（Ｗｉｒｅ４０１）が実質的に同一平面上に設けられ、信号配線（Ｗｉｒｅ４０１）と各リターンパス４０７、４０８との電流ループにより形成される磁界の総和が小さくなるように、信号配線（Ｗｉｒｅ４０１）と各リターンパス４０７、４０８はそれぞれ途中で交差している。
上記実施形態により、信号電流とリターン電流が流れることにより生じる磁界を抑制することができ、高速信号の伝送損失が低減できる。
以下、実施例に即し、図面を参照して詳しく説明する。なお、以下の実施例では、リターンパスをＧＮＤ（グランド）に構成したものとして説明する。換言すれば、上述のリターンパス配線（Ｗｉｒｅ４０２）をＧＮＤ配線として構成した場合を示す。
図１は、実施例１における半導体装置の主要部断面図である。パッケージ基板（基板）２０６の上にＩＣチップ２０５が搭載されている。ＩＣチップ上に設けられた信号パッド（第１のパッド）２０４、ＧＮＤパッド（グランドパッド）２１５は、それぞれ、信号ワイヤ（第１のボンディングワイヤ）２０３とＧＮＤワイヤ（グランドワイヤ／第２のボンディングワイヤ）２０２によってパッケージ基板２０６の配線層１（２０７）にワイヤボンディングされている。ここで信号ワイヤ２０３はＧＮＤワイヤ２０２に比べて低い位置にあり長さも短い。また、パッケージ基板２０６には、ＧＮＤスルーホール２０９Ａ、２０９Ｂと、信号スルーホール２０８が設けられ、パッケージ基板２０６のＩＣチップ搭載面と反対面を貫通している。このうち、少なくとも１つのＧＮＤスルーホール２０９Ｂが、信号ワイヤ２０３の配線層１（２０７）に形成された信号配線パターン３０１上のステッチ（接続点）よりもＩＣチップ２０５側で配線層１（２０７）に形成されたＧＮＤ配線パターン３０２へ接続されている。また、信号スルーホール２０８がＧＮＤワイヤ２０２の配線層１（２０７）に形成されたＧＮＤ配線パターン３０２上のステッチよりパッケージ基板２０６の外周側にある。また、パッケージ基板２０６には、配線層１（２０７）、配線層２（２１２）、配線層３（２１３）が設けられている。また、パッケージ基板２０６の基板搭載面の反対面には、ＢＧＡボール２１１Ａ〜２１１Ｅが設けられている。ここで、信号スルーホール２０８は、配線層３（２１３）に形成された配線パターンにより独立してＢＧＡボール２１１Ａに接続されている。また、同様にＧＮＤスルーホール２０９Ａ、２０９Ｂは各々配線層３（２１３）に形成された配線パターンにより独立してＢＧＡボール２１１Ｂ、２１１Ｄにそれぞれ接続されている。さらに、ＩＣチップ２０５、信号ワイヤ２０３、ＧＮＤワイヤ２０２はモールド樹脂２０１で覆われている。なお、配線層（２０７，２１２，２１３）の間には層間絶縁層２１０が形成されている。
図２は、図１の半導体装置をＩＣチップ搭載面から見た主要部平面図である。ここで、図２におけるＡＡ断面図が図１である。なお、図２では、モールド樹脂は省略している。図２において、信号ワイヤ２０３のパッケージ基板へのステッチからパッケージ基板２０６の外周部にある信号スルーホール２０８の間を信号配線パターン３０１が接続している。また、ＧＮＤワイヤ２０２のパッケージ基板への接続点（ステッチ）からＩＣチップ側のＧＮＤスルーホール２０９までの間をＧＮＤ配線パターン３０２が接続している。ここで、ＧＮＤスルーホール２０９のうち、ＩＣチップ側のＧＮＤスルーホールが図１の２０９Ｂ、パッケージ基板２０６側のものが図１の２０９Ａにそれぞれ対応する。従ってＧＮＤ配線パターン３０２はＧＮＤワイヤ２０２のパッケージ基板への接続点（ステッチ）とＧＮＤスルーホール２０９Ｂとを接続する。なお、信号配線パターン３０１およびＧＮＤ配線パターン３０２のいずれも配線層１に形成されている。
図３は、図１の半導体装置における配線層２（２１２）の主要部平面図である。本発明の実施例となるＩＣパッケージ基板の上から２番目の配線層の図である。この２番目の配線層はＧＮＤプレーン構造となっておりＧＮＤ配線が上記構成の全体を覆っている。すなわち図１におけるＧＮＤスルーホール２０９Ａ、２０９Ｂは配線層２（２１２）の設けられたＧＮＤプレーン（３０２Ｂ）に電気的に接続される。また、信号スルーホールはＧＮＤプレーン（３０２Ｂ）に電気的に接続されない。
図１、２、３に示すように、信号配線（Ｗｉｒｅ４０１）は、ＩＣチップ２０５の信号パッド２０４、信号ワイヤ２０３、配線層１（２０７）に形成された信号配線パターン（３０１）上のステッチおよび信号配線パターン（３０１）、信号スルーホール２０８、ＢＧＡボール２１１Ａとつながる信号電流パス（４０１）を形成している。同様に、ＧＮＤ配線すなわちリターンパス配線（Ｗｉｒｅ４０２）は、ＩＣチップ２０５のＧＮＤパッド２１５、ＧＮＤワイヤ２０２、配線層１（２０７）に形成されたＧＮＤ配線パターン（３０２）上のステッチおよびＧＮＤ配線パターン（３０２）、ＧＮＤスルーホール２０９Ｂ、配線層２（２１２）に形成されたＧＮＤプレーン（３０２Ｂ）、ＢＧＡボール２１１Ｂとつながるリターン電流パス（４０２）を形成している。また、信号配線パターン（３０１）とＧＮＤ配線パターン（３０２）とは、図２に示すように配線層１（２０７）で、スペースを挟んで並んで配置される。
したがって、ＩＣチップ２０５側から近い順に、ＧＮＤスルーホール２０９Ｂ、信号ワイヤ２０３が接続される信号配線パターン３０１のステッチ、ＧＮＤワイヤ２０２が接続されるＧＮＤ配線パターン３０２のステッチ、信号スルーホール２０８を配置し、信号およびＧＮＤそれぞれに対応するステッチおよびスルーホール間を接続する信号配線パターン３０１およびＧＮＤ配線パターン３０２を配線層１（２０７）に形成している。この構成をとることによって、信号配線（Ｗｉｒｅ４０１）と、リターンパス配線（Ｗｉｒｅ４０２）とが半導体チップ搭載面に設けられた配線層１（２０７）において交差（すなわち経路の途中で交差）する形状を構成する。
実施例１の動作の説明に入る前に、ここで、リターンパスについて説明しておく。信号経路を信号電流が流れると、アンペールの法則により周囲の空間に交流磁界が発生する。これは、信号経路を流れるエネルギーが周囲に拡散することを意味しており、伝送損失の原因である。この伝送損失を防ぐため、信号電流が流れる信号経路と並行にＧＮＤ電位等の固定電位に接続された配線を配線する。これがリターンパスである。リターンパスを設けると、信号経路に電流が流れることによって生じた交流磁界に基づき、ファラデーの法則によりリターンパスには誘導起電力により電流が流れる。この電流がリターン電流であり、リターン電流によって周囲の空間に存在する交流磁界は打ち消されて小さくなる。その際に周囲に拡散するエネルギーが減少し、伝送損失が低減される。このリターンパスの考え方自体は、高速信号の伝送設計においてすでに用いられている設計方法である。
図４は、実施例１において、パッケージ基板２０６のチップ搭載面の配線パターンとＩＣチップ２０５のパッドとの間で、信号電流とリターン電流が流れるルートを説明する図である。図４で示すように、信号パッド２０４から信号ワイヤ２０３を経由してチップ搭載面の配線パターンに信号電流（以下信号電流パス４０１に流れる信号電流をＩ４０１と称する）が流れる信号電流パス４０１が形成され、これに対してチップ搭載面の配線パターンからＧＮＤワイヤを経由してＧＮＤパッドへのリターン電流（以下リターン電流パス４０２に流れるリターン電流をＩ４０２と称する）が流れるリターン電流パス４０２が形成される。しかし、実装上の理由から、信号ワイヤ２０３はＧＮＤワイヤ２０２に比べて低い位置にあり長さも短いワイヤを用いている。したがって、信号電流（Ｉ４０１）が流れるルートとリターン電流（Ｉ４０２）が流れるルートの間には領域１（４０３）が存在する。信号電流とリターン電流の大きさをＩ１、これらに囲まれた領域１の面積をΔＳ１と定義すると、周囲の空間に存在する交流磁界の磁気モーメントＭｍは次の式（１）で表されることが、ビオサバールの法則より導出される。ここでμは透磁率である。
Figure 2010016250
ここで、電流Ｉ１は必ず有限であり、実装上の理由に起因する面積ΔＳ１も必ず有限である。一般に、ワイヤボンディングを行う場合等、信号配線とリターンパス配線との間の領域の面積をゼロにすることは不可能である。したがって、実施例１においても、図４に記載した領域１だけを考えれば、上記式（１）により周囲の空間に交流磁界が発生することは避けられないとも考えられる。
図５は、実施例１において、上記図４にさらに、チップ搭載面の反対面に設けられた外部接続端子（ＢＧＡボール）までの信号電流とリターン電流の流れるルートを書き加えた図である。図５に示すように、パッケージ基板２０６のＩＣチップ２０５搭載面より上の領域では、信号電流パス４０１とリターン電流パス４０２とを比較すると、信号電流パス４０１が内側のＩＣチップ２０５に近い方に、リターン電流パス４０２が外側のパッケージの外周部よりに設けられている。しかし、パッケージ基板２０６のチップ搭載面で信号電流パス４０１とリターン電流パス４０２は交差し、パッケージ基板２０６の内部では、信号電流パス４０１がリターン電流パス４０２より外側に設けられている。このパッケージ基板２０６内部で信号電流パス４０１とリターン電流パス４０２との間の領域を領域２（４０４）とすると、信号電流パス４０１とリターン電流パス４０２に囲まれる領域は、領域１（４０３）と領域２（４０４）の２箇所存在することになる。各々の領域の周囲を流れる信号電流とリターン電流の流れる向きに着目すると、領域１では時計周りに、領域２では反時計回りに電流が流れることがわかる。領域１および領域２の周囲を流れる電流の大きさをそれぞれＩ１およびＩ２と定義し、これらに囲まれた領域１および領域２の面積をそれぞれΔＳ１およびΔＳ２と定義すると、周囲の空間に存在する交流磁界の磁気モーメントＭｍはビオサバールの法則に基づいて次の式（２）で表される。
Figure 2010016250
ここで、電流Ｉ１とＩ２はベクトル量であり、電流値は等しく電流の向きが互いに逆であることから、ＩＣパッケージの大きさに比べて十分遠方の空間における磁気モーメントは、Ｉ１を用いて次の式（３）のように書き直せる。
Figure 2010016250
従って、領域１および領域２の面積の差に応じて、周辺の空間に発生する交流磁界が低減されるため、結果として高速信号の伝送損失を低減することが可能となる。更に、領域１と領域２の面積が同一になるように設計することで、遠方の空間における交流磁界を最小化することが可能となり、電磁輻射（放射ノイズ）を低減することが可能となる。
なお、信号電流パス４０１とリターン電流パス４０２とは、実質的に同一平面に設けられている。具体的には、図２のＡＡ断面上、または、図１、図５のほぼ平面上に信号電流パス４０１とリターン電流パスが設けられている。厳密には、信号電流パス４０１とリターン電流パス４０２を交差させなければならないので同一平面上にはならない。また、実装上の理由からも厳密には同一平面にならない場合が多い。しかし、そのような場合であっても、信号電流パス４０１とリターンパス電流パス４０２とを途中で交差させ、実質的に磁界を互いに打ち消しあう方向に向けることができれば、効果が得られる。
図９は実施例２の半導体装置の主要部断面図である。パッケージ基板２０６には、配線層１（２０７）、配線層２（２１２）、配線層３（２１３）、配線層４（２１４）が設けられている。また、配線層（２０７、２１２、２１３、２１４）の間には層間絶縁層２１０が形成されている。なお、図９のＢＧＡボール２１１は、図１の２１１Ｃ〜２１１Ｅに相当するＢＧＡボールである。パッケージ基板上にはＩＣチップ２０５が搭載されており、ＩＣチップ２０５とパッケージ基板２０６の間は、信号ワイヤ２０３とＧＮＤワイヤ２０２によってワイヤボンディングされている。ここで信号ワイヤ２０３はＧＮＤワイヤ２０２に比べて低い位置にあり長さも短い。また、パッケージ基板２０６には複数のＧＮＤスルーホール２０９が設けられ、パッケージ基板のチップ搭載面と反対面を貫通している。複数設けられたＧＮＤスルーホール２０９のうち、１つは、信号ワイヤ２０３の基板へのステッチよりもＩＣチップ側（内側）に設けられる。また、残りの１つは、信号ワイヤ２０３の基板へのステッチよりも外側に設けられる。信号スルーホール２０８はＧＮＤワイヤのパッケージ基板へのステッチよりもパッケージ基板の外周側に設けられる。
図１０は実施例２の半導体装置におけるＩＣチップ搭載面から見た平面図である。なお、図９は、図１０のＢＢ面の断面図になる。信号ワイヤ２０３は、パッケージ基板表面に設けられた信号配線パターン３０１を経由して信号スルーホール２０８へ接続される。また、ＧＮＤワイヤ２０２は、パッケージ基板表面に設けられたＧＮＤ配線パターン３０２を経由してＧＮＤスルーホールへ接続される。ここで信号ワイヤ２０３の一端はＩＣチップ２０５の信号パッドに、信号ワイヤ２０３の他端は、信号配線パターン３０１に形成されたステッチ２２０にそれぞれ接続される。同様にＧＮＤワイヤ２０２一端はＩＣチップ２０５のＧＮＤパッド（グランドパッド）に、ＧＮＤワイヤ２０２の他端はＧＮＤ配線パターン３０２に形成されたステッチ２２０にそれぞれ接続される。
次に、実施例２の半導体装置において、ボンディングパッド２１６から、信号ワイヤ２０３、信号配線パターン３０１、信号スルーホール２０８を経由して、第１の外部端子（ＢＧＡボール）２１１Ａに至る信号配線を高速信号が伝送する場合の動作を、図９〜図１１を参照しながら説明する。信号ワイヤ２０３を流れる信号電流（Ｉ４０１）によってワイヤの周囲に交流磁界が発生する（アンペールの法則）。さらに、その交流磁界による誘導起電力によって、ＧＮＤワイヤ２０２にはリターン電流（Ｉ４０２）が発生する（ファラデーの法則）。同様に、パッケージ基板表面に設けられた信号配線パターン３０１を流れる信号電流（Ｉ４０１）によって信号配線パターン３０１の周囲に交流磁界が発生し、配線層１（２０７）のＧＮＤ配線パターン３０２と配線層２（２１２）のＧＮＤ配線（図示せず）にリターン電流（Ｉ４０２）（図１１の経路４０８を流れる電流ＩＢと経路４０７を流れる電流ＩＡ）が発生する。
同様に、信号スルーホール２０８を流れる信号電流（Ｉ４０１）に対して、信号スルーホール近傍の外側のＧＮＤスルーホール２０９中にリターン電流（Ｉ４０２）が発生する。
図１１に示すように実施例２において、信号電流（Ｉ４０１）とリターン電流（Ｉ４０２）に囲まれる領域は、領域１（４０３）と領域２（４０５）と領域３（４０６）の３箇所存在する。各々の領域の周囲を流れる信号電流とリターン電流の流れる向きに着目すると、領域１では時計周りに、領域２と領域３では反時計回りに電流が流れることがわかる。リターン電流のうち、配線層２（２１２）を流れる電流をＩＡ（経路４０７を流れる電流）、配線層１（２０７）を流れる電流をＩＢ（経路４０８を流れる電流）と定義し、領域１〜領域３の面積をそれぞれΔＳ１、ΔＳ２、ΔＳ３と定義すると、ＩＣパッケージの大きさに比べて十分遠方の空間における磁気モーメントは、ビオサバールの法則より次の式（４）のように書き表せる。
Figure 2010016250
 式（４）
従って、領域３の面積と、リターン電流ＩＡとリターン電流ＩＢの大きさに応じて、周辺の空間に発生する交流磁界が低減されるため、結果として高速信号の伝送損失を低減することが可能となり、また、電磁輻射（放射ノイズ）を低減することが可能となる。
実施例１では、領域１（４０３）と領域２（４０４）の２箇所の電流ループの面積を考慮して交流磁界の発生を抑制していたが、実施例２に示すように、２箇所の電流ループに限られず、信号電流パスに対して、複数のリターンパスがあることを考慮してそれぞれのリターンパスについて、リターンパスと信号パスとを交差させ、それらの電流ループによって生じる磁界が抑制されるように設計をすることができる。
また、実施例１と同様に、実施例２においても、信号電流パス４０１と各リターン電流パス４０２とは、厳密に同一平面に設ける必要はなく、実装上の理由からも厳密には同一平面に設けられない場合も、信号電流パス４０１と各リターン電流パス４０２とを途中で交差させ、実質的に磁界を互いに打ち消しあう方向に向けることができれば、効果が得られる。
（先行技術との比較）
本発明と比較するため、上述した特許文献１乃至３の信号電流とリターン電流の流れるパスと、交流磁界の発生について、本発明者の解析結果を参考までに記載しておく。
図１２は、本発明者による特許文献１における信号電流とリターン電流についての解析図である。図１２において、信号電流（Ｉ４０１）は、半導体チップ３５からボンディングワイヤと信号ビアとを経由して半田ボール（外部接続信号端子）５０まで流れる。これに対してリターン電流（Ｉ４０２）は、外部接続信号端子５０に隣接する半田ボールからグランドコア（金属コア）３１を介して半導体チップ３５に流れると考えられる。従って、信号電流（Ｉ４０１）とリターン電流（Ｉ４０２）の流れるパスは、途中で交差しておらず、信号電流（Ｉ４０１）とリターン電流（Ｉ４０２）とにより形成される電流ループは、領域１（４０３）の外側を右回りに流れる。すなわち、特許文献１では、信号電流とリターン電流によって交流磁界が発生する。
図１３は、本発明者による特許文献２における信号電流とリターン電流についての解析図である。図１３において、信号電流（Ｉ４０１）は、回路素子(半導体チップ)１２０からボンディングワイヤ１２２を経由して対応する半田ボール（外部接続信号端子）１１６まで流れる。これに対してリターン電流（Ｉ４０２）は、外部接続信号端子に隣接して配置された半田ボール(外部接続ＧＮＤ端子)１１６からボンディングワイヤを介して半導体チップ１２０に流れると考えられる。従って、信号電流（Ｉ４０１）とリターン電流（Ｉ４０２）の流れるパスは、途中で交差しておらず、信号電流（Ｉ４０１）とリターン電流（Ｉ４０２）とにより形成される電流ループは、領域１（４０３）の外側を右回りに流れる。すなわち、特許文献２によれば、領域１（４０３）の面積を狭くすることが可能であるかもしれないが、領域１（４０３）の面積をゼロにすることは不可能であり、信号電流とリターン電流によって交流磁界が発生する。
図１４は、本発明者による特許文献３における信号電流とリターン電流についての解析図である。図１４において、信号電流（Ｉ４０１）は、半導体素子８からＢＧＡ基板の配線とスルーホール２を経由して対応する半田ボール（外部接続信号端子）１０まで流れる。これに対してリターン電流（Ｉ４０２）は、外部接続信号端子に隣接して配置された半田ボール(外部接続ＧＮＤ端子)１０からボンディングワイヤを介して半導体素子８に流れると考えられる。従って、信号電流（Ｉ４０１）とリターン電流（Ｉ４０２）の流れるパスは、途中で交差しておらず、信号電流（Ｉ４０１）とリターン電流（Ｉ４０２）とにより形成される電流ループは、領域１（４０３）の外側を左回りに流れる。すなわち、特許文献３では、信号電流とリターン電流によって交流磁界が発生する。
以上、説明したように、先行技術文献１乃至３はいずれも信号配線とリターンパス配線を交差させることによって、信号配線とリターンパス配線とにより形成される電流ループにより生じる磁界を打ち消しあうようにするものではない。
なお、上記の各実施例では、パッケージ基板に配線層を３層または４層設けているが、配線層の数はこれに制限されない。ただし、配線層の数は２層以上あることが好ましい。
本発明は、半導体チップ（２０５）と、半導体チップを搭載する基板（２０６）とを有する半導体装置において、基板（２０６）は、基板上に形成された外部端子（２１１Ａ、２１１Ｂ）にそれぞれ接続された第１の配線パターン（３０１）と第２の配線パターン（３０２）とを備え、第１の配線パターンと前記第２の配線パターンとは、前記基板の同一平面層上に隣接して配置され、第１の配線パターンは、第１のボンディングワイヤ（２０３）の一端が接続された第１のステッチ（２２０）を有し、第２の配線パターン（３０２）は、第２のボンディングワイヤ（２０２）の一端が接続された第２のステッチ（２２０）を有し、第１のボンディングワイヤの他端は、半導体チップの信号パッドに接続され、第２のボンディングワイヤの他端は、半導体チップのグランドパッドまたは電源パッドのいずれか一方に接続され、第１のステッチが、前記第２のステッチより、前記半導体チップに近接して配置される。
このように構成することにより、信号配線とリターンパス配線を交差させることができ、信号配線とリターンパス配線とにより形成される電流ループにより生じる磁界を打ち消しあうようにするものである。
従って、信号配線パターン３０１とＧＮＤ配線パターン３０２は、同一平面層上に隣接して形成されればよく、基板（２０６）の有するいずれの配線層に形成してもよい。
また、リターンパス配線（Ｗｉｒｅ４０２）をＧＮＤ配線にかえて電源配線としてもよい。
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の一実施例における半導体装置の主要部断面図である。 本発明の一実施例における半導体装置の主要部平面図である。 本発明の一実施例における半導体装置の配線層２の主要部平面図である。 図１においてＩＣチップとパッケージのチップ搭載面との間での電流の流れを説明する図である。 図１においてＩＣチップからパッケージの外部接続端子までの電流の流れについて説明する図である。 特許文献１記載の半導体パッケージの主要部断面図である。 特許文献２記載の半導体装置の断面図である。 特許文献３記載の半導体装置の主要部断面図である。 本発明の別な実施例における半導体装置の主要部断面図である。 本発明の別な実施例における半導体装置の主要部平面図である。 図９における電流の流れる方向についての説明図である。 発明者による特許文献１における信号電流とリターン電流についての解析図である。 発明者による特許文献２における信号電流とリターン電流についての解析図である。 発明者による特許文献３における信号電流とリターン電流についての解析図である。
符号の説明
２０１ モールド樹脂
２０２ ＧＮＤワイヤ（第２のボンディングワイヤ）
２０３ 信号ワイヤ（第１のボンディングワイヤ）
２０４ 信号パッド（第１のパッド）
２０５ ＩＣチップ（半導体チップ）
２０６ パッケージ基板（基板）
２０７ 配線層１
２０８ 信号スルーホール
２０９、２０９Ａ、２０９Ｂ ＧＮＤスルーホール
２１０ 層間絶縁層
２１１、２１１Ｃ、２１１Ｄ、２１１Ｅ ＢＧＡボール
２１１Ａ ＢＧＡボール（第１の外部端子）
２１１Ｂ ＢＧＡボール（第２の外部端子、外部接続ＧＮＤ端子）
２１２ 配線層２
２１３ 配線層３
２１４ 配線層４
２１５ ＧＮＤパッド（第２のパッド）
２１６ ボンディングパッド
２２０ ステッチ
３０１ 信号配線パターン（第１の配線パターン）
３０２ ＧＮＤ配線パターン（第２の配線パターン）
３０２Ｂ ＧＮＤプレーン
４０１ 信号電流パス
４０２ リターン電流パス
４０３ 領域１（Ｓ１）
４０４、４０５ 領域２（Ｓ２）
４０６ 領域３（Ｓ３）
４０７、４０８ 経路
Ｉ４０１ 信号電流
Ｉ４０２ リターン電流

Claims (13)

  1. 半導体チップと、
    前記半導体チップを搭載する基板と、
    前記半導体チップに設けられた第１のパッドから前記基板を経由して第１の外部端子まで接続された信号配線と、
    前記第１の外部端子に近接して設けられた第２の外部端子から前記基板を経由して前記第１のパッドに近接して設けられた第２のパッドまで接続された配線パターンであって前記信号配線に対するリターンパスとなるリターンパス配線と、
    を備えた半導体装置であって、
    前記信号配線と、前記リターンパス配線とが実質的に同一平面上に存在し、前記信号配線と、前記リターンパス配線とが途中で交差している半導体装置。
  2. 前記信号配線が、前記第１のパッドと前記基板の半導体チップ搭載面に設けられた第１の配線パターンとを接続する第１のボンディングワイヤを含み、
    前記リターンパス配線が、前記第２のパッドと前記半導体チップ搭載面に設けられた第２の配線パターンとを接続する第２のボンディングワイヤを含み、
    前記第１の配線パターンと前記第２の配線パターンとが前記基板の同一平面層上に隣接して配置され、
    前記第１の配線パターンは、前記第１のボンディングワイヤが接続される第１のステッチを備え、
    前記第２の配線パターンは、前記第２のボンディングワイヤが接続される第２のステッチを備え、
    前記第１のステッチが、前記第２のステッチより、前記半導体チップに近接して配置されたことを特徴とする請求項１記載の半導体装置。
  3. 前記第１のボンディングワイヤと前記第２のボンディングワイヤとは、一方が他方より低く、かつ、短いボンディングワイヤで接続するように構成された請求項１又は２記載の半導体装置。
  4. 前記第１の外部端子と前記第２の外部端子が前記基板の前記半導体チップ搭載面の反対面に設けられ、前記信号配線と前記リターンパス配線とが前記半導体チップ搭載面に設けられた配線パターンにおいて交差している請求項１乃至３いずれか１項記載の半導体装置。
  5. 前記半導体チップを搭載する基板が多層配線基板であり、前記信号配線と前記リターンパス配線とが前記多層配線基板のいずれかの配線層で交差している請求項１乃至３いずれか１項記載の半導体装置。
  6. 前記第１の外部端子と前記第２の外部端子が前記多層配線基板の前記半導体チップ搭載面の反対面に設けられ、前記信号配線と前記リターンパス配線とが前記多層配線基板の前記反対面以外のいずれかの配線層で交差している請求項５記載の半導体装置。
  7. 前記信号配線と前記リターンパス配線とにより形成される電流ループは、前記交差により２つの領域に区分され、前記２つの領域の断面積が実質的に等しい請求項１乃至６いずれか１項記載の半導体装置。
  8. リターンパス配線が複数の経路で前記第２の外部端子から前記第２のパッドまで接続されており、前記各経路毎のリターンパスと前記信号配線が実質的に同一平面上に設けられ、前記信号配線と前記各リターンパスとの電流ループにより形成される磁界の総和が小さくなるように、前記信号配線と各リターンパスはそれぞれ途中で交差している請求項１乃至６いずれか１項記載の半導体装置。
  9. 前記リターンパス配線が、グランドまたは電源に接続された配線である請求項１乃至８いずれか１項記載の半導体装置。
  10. 半導体チップと、
    前記半導体チップを搭載する基板とを有する半導体装置であって、
    前記基板は、前記基板上に形成された外部端子にそれぞれ接続された第１の配線パターンと第２の配線パターンとを備え、
    前記第１の配線パターンと前記第２の配線パターンとは、前記基板の同一平面層上に隣接して配置され、
    前記第１の配線パターンは、第１のボンディングワイヤの一端が接続された第１のステッチを有し、
    前記第２の配線パターンは、第２のボンディングワイヤの一端が接続された第２のステッチを有し、
    前記第１のボンディングワイヤの他端は、前記半導体チップの信号パッドに接続され、
    前記第２のボンディングワイヤの他端は、前記半導体チップのグランドパッドまたは電源パッドのいずれか一方に接続され、
    前記第１のステッチが、前記第２のステッチより、前記半導体チップに近接して配置されたことを特徴とする半導体装置。
  11. 前記信号パッドと、前記グランドパッドまたは電源パッドのいずれか一方とが、前記半導体チップ上で隣接して配置されたことを特徴とする請求項１０記載の半導体装置。
  12. 前記グランドパッドまたは電源パッドのいずれか一方は、前記第２の配線パターンを経由して、前記基板のグランド配線または電源配線に接続されたことを特徴とする請求項１０又は１１記載の半導体装置。
  13. 前記グランドパッドまたは電源パッドのいずれか一方は、前記第２の配線パターンを経由して、前記基板のグランドプレーンまたは電源プレーンに接続されたことを特徴とする請求項１０又は１１記載の半導体装置。
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