WO2014128795A1 - 電子部品パッケージ - Google Patents

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WO2014128795A1
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connection terminal
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terminal
frame
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行俊 太田
伊藤　史人
萩原　清己
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パナソニック株式会社
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Definitions

  • This disclosure relates to an electronic component package in which a frame is mounted on a substrate.
  • an electronic component package of the present disclosure includes a main substrate, a first electronic component provided on the main surface of the main substrate, a frame body disposed to face the main surface of the main substrate, and the main substrate
  • the first connection terminal and the second connection terminal arranged along the first side of the frame body on the main surface of the frame body, the second connection terminal at the first side of the frame body, It arrange
  • the area of a 2nd connection terminal is larger than a 1st connection terminal, It is characterized by the above-mentioned.
  • connection terminal is characterized in that a side parallel to the first side is longer than the first connection terminal.
  • connection terminal is characterized in that a side perpendicular to the first side is longer than the first connection terminal.
  • the resin is filled between the main surface of the main substrate and the frame body in a part of the first side.
  • the first electronic component is characterized in that it is arranged on the main surface of the main board through the same resin as that filled between the main surface of the main board and the frame.
  • the electronic component package is characterized in that the second electronic component is provided on the main surface of the main substrate, and the first electronic component has a larger area than the second electronic component.
  • the first electronic component is a semiconductor chip.
  • the width of the side of the bottom surface of the frame body at a position facing the second connection terminal is wider than the width of the side of the bottom surface of the frame body at another position.
  • connection terminal is a dummy terminal.
  • connection terminal is connected to a ground part.
  • a first external terminal and a second external terminal are disposed on the bottom surface of the frame, the second external terminal is electrically connected to the second connection terminal, and the second external terminal is the first external terminal.
  • the area is larger than that of the external terminal.
  • the electronic component package is characterized in that a third external terminal and a fourth external terminal are arranged on the main surface of the frame, and the fourth external terminal has a larger area than the third external terminal. To do.
  • the fourth external terminal is provided at a position facing the second external terminal.
  • the fourth external terminal is provided on a corner of a side opposite to the first side among the sides on the main surface on the main surface of the frame body.
  • the first side of the frame is characterized by being the side having the shortest distance from the first electronic component among the sides of the frame.
  • FIG. 1A is a plan view of the electronic component package according to the first embodiment.
  • 1B is a cross-sectional view taken along the line XX in FIG. 1A.
  • 1C is a cross-sectional view taken along the line YY in FIG. 1A.
  • 2A is a plan view of the main substrate of the electronic component package of FIG. 1A.
  • FIG. 2B is a plan view of the frame of the electronic component package of FIGS. 1A to 1C.
  • FIG. 3 is a schematic view showing a cross section when the electronic component package of FIGS. 1A to 1C is secondarily mounted.
  • FIG. 4A is a diagram illustrating an example of a manufacturing process of the electronic component package of FIGS. 1A to 1C.
  • FIG. 4B is a diagram illustrating an example of a manufacturing process of the electronic component package of FIGS. 1A to 1C.
  • FIG. 4C is a diagram illustrating an example of a manufacturing process of the electronic component package of FIGS. 1A to 1C.
  • FIG. 5A is a plan view of the electronic component package used in the simulation for comparison with the electronic component package of FIGS. 1A to 1C.
  • FIG. 5B is a plan view in which a frame is omitted from the electronic component package used in the simulation for comparison with the electronic component package of FIGS. 1A to 1C.
  • FIG. 5C is a cross-sectional view of the electronic component package used in the simulation for comparison with the electronic component package of FIGS. 1A to 1C.
  • FIG. 6A is a diagram for explaining a simulation result of stress applied to the bonding metal 7 of the main substrate 1 shown in FIG. 5C.
  • FIG. 6B is a diagram for explaining a simulation result of stress applied to the bonding metal 10 of the frame 5 shown in FIG. 5C.
  • FIG. 7 is a diagram illustrating details of the simulation result.
  • FIG. 8A is a plan view of an electronic component package according to Modification 1.
  • FIG. 8B is a cross-sectional view taken along the line YY in FIG. 8A.
  • FIG. 9A is a plan view of the electronic component package used in the simulation for comparison with the electronic component package of FIGS. 8A and 8B.
  • FIG. 9B is a plan view of the electronic component package in which the frame 5 is omitted from FIG. 9A.
  • FIG. 10 is a diagram showing details of a simulation result using the electronic component package of FIGS. 9A and 9B.
  • FIG. 11A is a plan view of an electronic component package according to Modification 2.
  • FIG. 11B is a cross-sectional view taken along the line XX in FIG. 11A.
  • FIG. 11C is a cross-sectional view taken along the line YY in FIG. 11A.
  • FIG. 12A is a plan view of the electronic component package used in the simulation for comparison with the electronic component package of FIGS. 11A to 11C.
  • FIG. 12B is a plan view in which the frame 5 is omitted from FIG. 12A.
  • FIG. 13 is a diagram showing details of a simulation result using the electronic component package of FIG. 12B.
  • FIG. 14A is a plan view of an electronic component package according to Modification 3.
  • FIG. 14B is a cross-sectional view taken along the line XX in FIG. 14A.
  • 14C is a cross-sectional view taken along the line YY in FIG. 14A.
  • FIG. 15A is a plan view of the electronic component package used in the simulation for comparison with the electronic component package of FIGS. 14A to 14C.
  • FIG. 15B is a plan view in which the frame body 5 is omitted from FIG. 15A.
  • FIG. 16 is a diagram showing details of a simulation result using the electronic component package of FIGS. 15A and 15B.
  • FIG. 17A is a plan view of an electronic component package according to Modification 4.
  • FIG. 17B is a cross-sectional view taken along the line XX in FIG. 17A.
  • FIG. 17C is a cross-sectional view taken along the line YY in FIG. 17A.
  • FIG. 18 is a schematic view showing a cross section of the electronic component package according to the second embodiment.
  • FIG. 19 is a schematic view showing a cross section of the electronic component package according to the third embodiment.
  • FIG. 20 is a schematic view showing a cross section of the electronic component package according to the fourth embodiment.
  • FIG. 21A is a plan view of the electronic component package according to the first embodiment.
  • FIG. 21B is a plan view of the electronic component package according to the first embodiment.
  • FIG. 21C is a plan view of an electronic component package according to a modification.
  • FIG. 21A is a plan view of the electronic component package according to the first embodiment.
  • FIG. 21B is a plan view of the electronic component package according to the first embodiment.
  • FIG. 21C is a plan view of an electronic
  • FIG. 21D is a plan view of an electronic component package according to a modification.
  • FIG. 22 is a schematic view showing a cross section of an electronic component package according to a modification.
  • FIG. 23A is a schematic diagram illustrating a plane of an electronic component package according to a modification.
  • FIG. 23B is a schematic diagram illustrating a plane of the electronic component package according to the modification.
  • FIG. 23C is a schematic diagram illustrating a plane of an electronic component package according to a modification.
  • the present invention includes a case in which semiconductor chips are mounted on both sides of the main substrate.
  • a case where a semiconductor chip is used as an example of an electronic component to be mounted on the main board will be described.
  • the present invention includes a case in which another electronic component is mounted.
  • the material in each embodiment is an example and does not restrict
  • FIG. 1A is a plan view of the electronic component package according to the present embodiment as viewed from the external terminal side.
  • 1B is a cross-sectional view taken along the line XX in FIG. 1A
  • FIG. 1C is a cross-sectional view taken along the line YY in FIG. 1A.
  • the semiconductor chip 2 as the first electronic component is mounted on the main substrate 1 via the bonding metal 8, and an underfill is provided between the main substrate 1 and the semiconductor chip 2. 3 is injected.
  • the main substrate 1 and the frame 5 are arranged so that their main surfaces face each other.
  • the main substrate 1 is made of, for example, resin, ceramic, Si, or the like, and has a thickness of 20 ⁇ m to 1000 ⁇ m.
  • the main substrate 1 is a rectangle having a side length of about 2 mm to 50 mm.
  • wirings and circuits may be formed on the main board 1 in some cases.
  • the semiconductor chip 2 has a rectangular shape with a side length of about 1 mm to 30 mm and a thickness of 10 ⁇ m to 800 ⁇ m. In the description of this embodiment, the shape of the semiconductor chip 2 is described as a square.
  • the joining metal 8 is made of, for example, solder and has a diameter of 5 ⁇ m to 300 ⁇ m.
  • the semiconductor chip 2 and the main substrate 1 each have a terminal, and the bonding metal 8 is connected to the semiconductor chip 2 and the main substrate 1 by this terminal.
  • the underfill 3 is made of, for example, a resin and is filled between the semiconductor chip 2 and the main substrate 1.
  • connection terminals 61 as first connection terminals are arranged along each side of the main substrate 1.
  • a plurality of external terminals 4 as first external terminals are arranged along each side of the frame 5.
  • connection terminals 65 are arranged along the respective sides of the frame body 5 and connect the external terminals 4 and the connection terminals 61 of the main board 1 as third external terminals. A plurality are formed. Each connection terminal 61 and each connection terminal 65 are connected via the bonding metal 7, whereby the frame 5 is mounted on the main substrate 1.
  • connection terminals 61 and 65 and the external terminal 4 are made of, for example, Cu, Ni, Au or the like, are rectangular with a side length of 10 ⁇ m to 1000 ⁇ m, and a thickness of 1 ⁇ m to 50 ⁇ m.
  • the bonding metal 7 is formed of, for example, solder and has a thickness of 2 ⁇ m to 1000 ⁇ m.
  • the frame body 5 is formed of, for example, resin, ceramic, Si, or the like, and has a thickness of 20 ⁇ m to 1500 ⁇ m.
  • the external terminal 4 and the connection terminal 65 are connected to each other inside the frame body 5 by wiring or a through electrode.
  • the opposing external terminal 4 and the connection terminal 65 are connected, but also the external terminal 4 and the connection terminal 65 that are not opposed may be connected.
  • the external terminal 4 arranged at the center of the side having the shortest distance to the semiconductor chip 2 among the sides of the frame body 5 is connected to the external terminal 4 ⁇ / b> A (second external terminal).
  • the connection terminal 65 arranged at the center of the side of the frame body 5 having the shortest distance from the semiconductor chip 2 is connected to the connection terminal 65 ⁇ / b> A (fourth external terminal).
  • the connection terminal 61 arranged at the center of the first side 62 that is the side having the shortest distance from the semiconductor chip 2 among the sides of the main substrate 1 is defined as a connection terminal 61A (second connection terminal).
  • connection terminal 61A and the connection terminal 65A among the joining metals 7 is set as the joining metal 7A.
  • the external terminal 4A, the connection terminal 61A, the connection terminal 65A, and the bonding metal 7 face each other and are arranged so as to overlap in plan view.
  • the external terminal 4A has a larger area than the other external terminals 4, the connection terminal 61A has a different connection terminal 61, the connection terminal 65A has a different connection terminal 65, and the bonding metal 7A has a larger area than the other bonding metal 7. ing.
  • the position where the external terminal 4A is disposed is preferably a position facing the vicinity of the midpoint of the side of the semiconductor chip 2. This is because, as shown in the simulation results described later, stress is strongly applied to the external terminals present at positions facing the vicinity of the midpoint of the side of the semiconductor chip 2.
  • the position where the connection terminal 65A, the connection terminal 61A, and the bonding metal 7A are disposed is preferably a position facing the vicinity of the midpoint of the side of the semiconductor chip 2. The same applies to each modification described below.
  • the external terminal 4 is near the midpoint of the side of the semiconductor chip 2 on the bottom surface of the frame 5 and at least the side closest to the semiconductor chip 2 among the sides of the frame 5. However, it may be disposed at a position facing the vicinity of the midpoint of the other side of the semiconductor chip 2. As shown in a simulation result to be described later, this exists at a position opposite to the vicinity of the midpoint of the side of the semiconductor chip 2 on each side of the frame 5 other than the side closest to the semiconductor chip 2. This is because stress is also generated on the external terminals.
  • connection terminal 65A, the connection terminal 61A, and the bonding metal 7A are also located near the midpoint of the side of the semiconductor chip 2 on the side other than the side closest to the semiconductor chip 2 among the sides of the frame 5. You may arrange
  • FIG. 2A is a plan view of the main surface of the main board included in the electronic component package according to the present embodiment.
  • FIG. 2B is a plan view of the main surface of the frame body included in the electronic component package according to the present embodiment.
  • connection terminal 61 ⁇ / b> A of the main board 1 has a side parallel to the first side 62 longer than the other connection terminals 61, and is longer than the other connection terminals 61. The area is getting bigger. Further, the connection terminal 65 ⁇ / b> A of the frame 5 has a larger area than the other connection terminals 65.
  • FIG. 3 is a cross-sectional view when the electronic component package of FIGS. 1A to 1C is secondarily mounted.
  • the electronic component package is mounted on a substrate 9 by a bonding metal 10 formed on the external terminal 4.
  • the bonding metal 10 is formed of, for example, solder and has a thickness of 2 ⁇ m to 1000 ⁇ m.
  • the substrate 9 is made of, for example, resin, ceramic, Si or the like and has a thickness of 50 ⁇ m to 4000 ⁇ m.
  • wiring and circuits may be arranged on the substrate 9 in some cases.
  • the bonding metal 7 is formed on the connection terminals 61 formed on the main substrate 1 by using, for example, a printing method.
  • the bonding metal 8 for connecting the semiconductor chip 2 and the main substrate 1 may be formed simultaneously with the bonding metal 7.
  • the bonding metal 8 is formed on the main substrate 1, and the frame 5 and the external terminal 4 are formed on the bonding metal 7 in this order. Further, the semiconductor chip 2 is mounted on the bonding metal 8.
  • the underfill 3 is filled between the main substrate 1 and the semiconductor chip 2, and heat is applied to cure and shrink.
  • this invention is not restrict
  • FIG. 5A to FIG. 5C are schematic views of an electronic component package on which simulation was performed.
  • FIG. 5A is a plan view of an electronic component package on which simulation is performed
  • FIG. 5B is a plan view when a frame body is omitted from the electronic component package.
  • FIG. 5C is a schematic view of a cross section when the electronic component package is secondarily mounted on the substrate.
  • the external terminals 4, the connection terminals 61 of the main board 1, the connection terminals 65 of the frame 5, the bonding metal 7, and the bonding metal 10 are the same size. Thus, it is different from the electronic component package according to the present embodiment.
  • the shape of the semiconductor chip 2 is a square.
  • 6A and 6B are diagrams for explaining the simulation results.
  • 6A is a diagram for explaining the simulation result of the stress applied to the bonding metal 7 of the main substrate 1 shown in FIG. 5C
  • FIG. 6B shows the simulation result of the stress applied to the bonding metal 10 of the frame 5 shown in FIG. 5C. It is a figure for demonstrating.
  • FIG. 6A and 6B are diagrams in which numbers are shown for the terminals of the connection portion (FIG. 6A is the connection terminal 61, and FIG. 6B is the external terminal 4).
  • the left side, the lower side, the right side, and the upper side are indicated by arrows, respectively.
  • Numbers 1 to 12 are assigned in order.
  • two numbers are assigned to the first and last terminals of each side.
  • the first terminal on the left side and the twelfth terminal on the upper side are the same terminal.
  • the horizontal axis is the number corresponding to the terminal of each side (FIG. 6A is the bonding metal 7 connected to the connection terminal 61
  • FIG. 6B is the bonding metal 10 connected to the external terminal 4), and the vertical axis.
  • FIG. 6A shows the bonding metal 7
  • FIG. 6B shows the bonding metal 10
  • the simulation result of the stress applied to the bonding metal 7 indicates that there is a portion where the stress value is maximized near the central portion of each side of the main substrate 1. More specifically, it is considered that the stress value is maximized at a position facing each side of the main substrate 1 near the midpoint of the side of the semiconductor chip 2. Further, comparing the stresses on each side, it can be seen that there is a large difference between the right side where the maximum stress is generated and the left side where the minimum stress is generated.
  • the simulation result of the stress applied to the bonding metal 10 has a portion where the stress value is maximized in the vicinity of the corner of each side of the frame 5, and the stress difference between the sides is shown in FIG. 6A. It can be seen that it is smaller than the lower graph. Further, when the stress applied to the bonding metal 7 is compared with the stress applied to the bonding metal 10, it can be seen that the maximum value of the stress is greater in the stress applied to the bonding metal 7 than the stress applied to the bonding metal 10.
  • FIG. 7 is a diagram for confirming the simulation result in detail.
  • the graph of each side shown in the lower part of FIG. 6A is associated with each side of the main board 1 in the upper part of FIG. 6A.
  • the vertical axis indicates the stress applied to each bonding metal 7 when normalized by the stress applied to the first bonding metal 7 on the left side.
  • the stress is increased at each side of the main substrate 1 facing the side of the semiconductor chip 2. More specifically, it is considered that the stress value is maximized at a position facing each side of the main substrate 1 near the midpoint of the side of the semiconductor chip 2.
  • the stress applied to the bonding metal 7 corresponding to the right side closest to the semiconductor chip 2 among the sides of the main substrate 1 is high, and the stress applied to the bonding metal 7 corresponding to the central portion of the right side is the highest. .
  • the stress at the portion facing the side of the semiconductor chip 2 is increased because of the shrinkage of the main substrate 1 and the underfill 3 having a large linear expansion coefficient, and the hard semiconductor chip 2 having a small linear expansion coefficient. This is because the force generated by the interference is transmitted to the bonding metal 7. Therefore, the stress of the connection part located in the center part of the right side closest to the semiconductor chip 2 is increased. Further, at the end portion of the semiconductor chip 2, the side opposite to the central portion of the side when viewed from the end portion is not obstructed by the semiconductor chip 2. The force generated toward is increased.
  • the areas of the external terminal 4A, the connection terminal 65A, the connection terminal 61A, and the bonding metal 7A are set to the other external terminal 4, the other connection terminal 65, and the other connection terminal, respectively. Since the area of the connecting portion corresponding to the portion where the force increases is increased by making the size larger than 61 and the other bonding metal 7, the stress can be relieved and the reliability can be improved. Can do.
  • FIG. 8A is a plan view of the electronic component package according to this modification as viewed from the external terminal side.
  • 8B is a cross-sectional view taken along the line YY in FIG. 8A.
  • the bonding metal 7A formed between 65A and the connection terminal 61A has a larger area than the other external terminals 4, the other connection terminals 65, the other connection terminals 61, and the other bonding metals 7, respectively. Yes.
  • the external terminal 4 is connected to the substrate 9 via the bonding metal 10 and the external terminal 4A is connected to the substrate 9 via the bonding metal 10A (see FIG. 3).
  • FIG. 9A is a plan view of the simulated electronic component package viewed from the external terminal side
  • FIG. 9B is a plan view in which the frame 5 is omitted from FIG. 9A.
  • the external terminal 4 the connection terminal 61 of the main board 1, the connection terminal 65 of the frame 5 (not shown), the bonding metal 7 formed between the connection terminal 61 and the connection terminal 65, and
  • the bonding metal 10 connected to the external terminal 4 is different from the configuration of the present modification in that it has the same size.
  • the bonding metal 10 is connected to the external terminal 4, and the substrate 9 is connected to the bonding metal 10 (see FIG. 5C).
  • FIG. 10 is a diagram for confirming the simulation result in detail.
  • the vertical axis indicates the stress applied to each bonding metal 7 when normalized by the stress applied to the first bonding metal 7 on the left side.
  • the stress at the portion corresponding to the side of the semiconductor chip 2 is increased.
  • the stress applied to the bonding metal 7 corresponding to the right side closest to the long side of the semiconductor chip 2 is high, and the stress applied to the bonding metal 7 corresponding to the central portion of the side is the highest.
  • the stress value is maximum at a position on the right side of the main substrate 1 facing the vicinity of the midpoint of the side of the semiconductor chip 2. This is because the distance from the end of the semiconductor chip 2 to the center of the long side of the semiconductor chip 2 is longer than that of the short side of the semiconductor chip 2.
  • the area of the connection terminal 61A facing the connection terminal 65A and the bonding metal 7A formed between the connection terminals 61A and 65A is different from that of the other external terminal 4, the other connection terminal 65, the other connection terminal 61, and others. Since the area of the connecting portion corresponding to the portion where the generated force is large is increased by being larger than the bonding metal 7, the stress can be relaxed and the reliability can be improved.
  • the area of the connection portion in the vicinity of the central portion of the right side that is closest to the semiconductor chip 2 is increased in order to explain the case where the effect is the highest. You may enlarge the area of the connection part in a side where the distance with the semiconductor chip 2 is relatively short. Further, the area of the connection portion at each location facing the side of the semiconductor chip 2 may be increased. Of each side of the main substrate 1 and the frame 5, the force that is generated in the part facing the side of the semiconductor chip 2 is larger than the other part. Increasing the area has the effect of improving reliability and is included in the present invention.
  • connection portion it is only necessary that the area of at least one connection portion be large in each portion of the main substrate 1 and the frame 5 facing the side of the semiconductor chip 2. That is, the present invention includes a case where the area of the connection portion at a location not facing the side of the semiconductor chip 2 is large.
  • FIG. 11A is a plan view of the electronic component package according to this modification as viewed from the external terminal side.
  • 11B is a cross-sectional view taken along the line XX in FIG. 11A
  • FIG. 11C is a cross-sectional view taken along the line YY in FIG. 11A.
  • the semiconductor chip 2A is mounted on the main substrate 1 through the bonding metal 8A, and the semiconductor chip 2B is mounted through the bonding metal 8B.
  • Underfill 3A is injected between main substrate 1 and semiconductor chip 2A, and underfill 3B is injected between main substrate 1 and semiconductor chip 2B.
  • the semiconductor chip 2B is disposed at a position closer to the frame body 5 than the semiconductor chip 2A.
  • the external terminal 4A of the frame 5 facing the semiconductor chip 2B, the connection terminal 65A facing the external terminal 4A via the frame 5, and the connection terminal facing the connection terminal 65A 61A and the joining metal 7A formed between the connecting terminal 65A and the connecting terminal 61A are more than the other external terminals 4, the other connecting terminals 65, the other connecting terminals 61, and the other joining metals 7, respectively.
  • the area is getting bigger.
  • FIG. 12A is a plan view of the simulated electronic component package viewed from the external terminal side
  • FIG. 12B is a plan view in which the frame 5 is omitted from FIG. 12A.
  • connection terminal 4 is different from the configuration of the present modification in that it has the same size.
  • a bonding metal 10 is connected to the external terminal 4, and a substrate 9 is connected to the bonding metal 10 (see FIG. 5C).
  • the graph corresponding to the lower stage of FIG. 6A and FIG. 6B as a simulation result is omitted, but even when a plurality of semiconductor chips 2A and 2B are mounted, stress applied to the bonding metal 7 and bonding When the stress applied to the metal 10 is compared, the maximum value of the stress applied to the bonded metal 7 is larger.
  • FIG. 13 is a diagram for confirming the simulation result in detail.
  • the vertical axis indicates the stress applied to each bonding metal 7 when normalized by the stress applied to the first bonding metal 7 on the left side.
  • the graph corresponding to each side it can be seen that the stresses at the locations corresponding to the sides of the semiconductor chips 2A and 2B are increased.
  • the stress of the bonding metal 7 corresponding to the right side closest to the semiconductor chip 2B is high, and particularly the stress of the bonding metal 7 at the position corresponding to the semiconductor chip 2B is the highest.
  • the area of the connection portion at the portion facing the semiconductor chip 2B is increased in the side having the shortest distance from the semiconductor chip 2B among the sides of the frame body 5, The stress applied to the location can be relaxed and the reliability can be improved. More specifically, it is preferable to increase the area of the connection portion that exists at a position facing the vicinity of the midpoint of the side of the semiconductor chip 2B on the right side of the main substrate 1.
  • FIG. 14A it demonstrates centering on the difference with the modification 2.
  • FIG. 14A is a plan view of the electronic component package according to this modification as viewed from the external terminal side.
  • 14B is a cross-sectional view taken along the line XX in FIG. 14A
  • FIG. 14C is a cross-sectional view taken along the line YY in FIG. 14A.
  • the area of the semiconductor chip 2B is larger than the area of the semiconductor chip 2A.
  • the external terminal 4A of the frame 5 facing the semiconductor chip 2B having a large area, the connection terminal 65A facing the external terminal 4A via the frame 5, the connection terminal 61A facing the connection terminal 65A, and the connection terminal 65A
  • the bonding metal 7 ⁇ / b> A formed between the connection terminal 61 ⁇ / b> A has a larger area than the other external terminals 4, the other connection terminals 65, the other connection terminals 61, and the other bond metals 7.
  • FIG. 15A, 15B, and 16 the results of simulation of stress applied to the connection part of another electronic component package on which a plurality of semiconductor chips 2A and 2B having different areas are mounted will be described with reference to FIGS. 15A, 15B, and 16.
  • FIG. 15A, 15B, and 16 the results of simulation of stress applied to the connection part of another electronic component package on which a plurality of semiconductor chips 2A and 2B having different areas are mounted.
  • FIG. 15A is a plan view of the electronic component package on which the simulation is performed as viewed from the external terminal side
  • FIG. 15B is a plan view in which the frame 5 is omitted from FIG. 15A.
  • the external terminal 4 the connection terminal 61 of the main board 1, the connection terminal 65 of the frame 5 (not shown), the bonding metal 7 formed between the connection terminal 61 and the connection terminal 65, and
  • the bonding metal 10 connected to the external terminal 4 is different from the configuration of the present modification in that it has the same size.
  • the bonding metal 10 is connected to the external terminal 4, and the substrate 9 is connected to the bonding metal 10 (see FIG. 5C).
  • FIG. 16 is a diagram for confirming the simulation result in detail.
  • the vertical axis represents the same as in FIG.
  • the stress at the locations corresponding to the sides of the semiconductor chips 2A and 2B is increased.
  • the stress of the bonding metal 7 corresponding to the right side close to the frame 5 with the long side of the semiconductor chip 2B having a large area is high, and in particular, the stress of the bonding metal 7 corresponding to the central portion of the right side is the highest.
  • the present invention also includes a case where the area of the connection portion at a portion not facing the side of the semiconductor chip 2B is large.
  • the area of the connection portion at any location is increased depending on the difference in area or distance. It is optional. For example, when the area of the connection portion corresponding to the side of the semiconductor chip having a long distance and a large area is large, or the connection portion of the portion corresponding to the side of the semiconductor chip having a short distance and a small area. This is the case when the area is large. Such a case is also included in the present invention.
  • -Modification 4- 17A to 17C are schematic views showing a plane and a cross section of an electronic component package according to Modification 4.
  • the shape of the semiconductor chip 2 is square, but may be rectangular. In this modification, a description will be given centering on the difference from FIG. 1A.
  • FIG. 17A is a plan view of the electronic component package according to this modification as viewed from the external terminal side.
  • 17B is a cross-sectional view taken along the line XX in FIG. 17A
  • FIG. 17C is a cross-sectional view taken along the line YY in FIG. 17A.
  • the semiconductor chip 2 is mounted on the main substrate 1 with the bonding metal 8 interposed therebetween. Further, the external terminal 4A, the connection terminal 65A facing the external terminal 4A via the frame 5, the connection terminal 61A facing the connection terminal 65A, and the bonding metal 7A formed between the connection terminal 65A and the connection terminal 61A Are larger in area than the other external terminals 4, the other connection terminals 65, the other connection terminals 61, and the other bonding metals 7.
  • the underfill 31 is injected between the main substrate 1 and the semiconductor chip 2 between the area including the connection terminal 61 ⁇ / b> A of the main substrate 1 and the area including the connection terminal 65 ⁇ / b> A of the frame 5.
  • the underfill 31 is injected in a range including the connection terminal 61A, the connection terminal 65A, and the bonding metal 7A, which increases the area of the connection portion, the stress is particularly large.
  • the connection portion can be reinforced. Therefore, the reliability of the electronic component package can be further improved.
  • the underfill 31 between the main substrate 1 and the semiconductor chip 2 is the same as the underfill 31 between the area including the connection terminal 61A of the main substrate 1 and the area including the connection terminal 65A of the frame 5. Therefore, the underfill 31 can be formed in a lump, and the cost can be reduced as compared with the case where these underfills 31 are formed separately.
  • the underfill 31 is included in the present invention even if it is injected into the entire side between the frame body 5 and the main substrate 1 including the connection portion having a large area.
  • the underfill 31 needs to be continuous between the main substrate 1 and the semiconductor chip 2 between the area including the connection terminal 61 ⁇ / b> A of the main substrate 1 and the area including the connection terminal 65 ⁇ / b> A of the frame 5. Absent. Since it is effective if the underfill 31 is injected into at least a part between the main substrate 1 and the frame 5, it is included in the present invention.
  • the underfill 31 between the main substrate 1 and the semiconductor chip 2 is different from the underfill 31 between the area including the connection terminal 61A of the main substrate 1 and the area including the connection terminal 65A of the frame 5. Even a resin is included in the present invention.
  • FIG. 18 is a schematic view showing a cross section of the electronic component package according to the second embodiment.
  • the bonding metal 7A formed between the terminal 61A and the connection terminal 65A has a larger area than the other external terminal 4, the other connection terminal 65, the other connection terminal 61, and the other bonding metal 7, respectively.
  • FIG. 18 is a cross-sectional view of a portion where the area of these connection portions is large.
  • the external terminal 4 and the connection terminal 65 corresponding to the external terminal 4 are connected by a wiring 51 provided inside the frame body 5.
  • the external terminal 4 ⁇ / b> A and the connection terminal 65 ⁇ / b> A are provided inside the frame body 5 and are connected by a wiring 51 ⁇ / b> A that is thicker than the wiring 51.
  • connection terminal 61A is a dummy terminal, or the connection terminal 61A is connected to the ground portion.
  • connection terminal 61A In order to relieve the stress, the areas of the connection terminal 61A, the connection terminal 65A, the bonding metal 7A, and the external terminal 4A are increased. However, even if the stress is relieved, there is a possibility that a defect may occur at the location. is there. Therefore, if the connection terminal 61A is a dummy terminal, there is no problem in electrical characteristics even if a defect occurs, so that the reliability of the electronic component package is improved.
  • the connecting part having a large area is connected to the ground part, since a plurality of terminals are connected to the ground part, the influence of damage to the connecting part can be reduced, and the electronic component package Reliability is improved.
  • connection terminal 65A and the external terminal 4A can be connected by the thick wiring 51A.
  • the ground can be strengthened when the connection terminal 61A is connected to the ground portion, and the signal can be strengthened when connected to the signal wiring.
  • the wirings 51 and 51A do not have to be located in the same cross section.
  • the wiring 51 only needs to connect the connection terminal 61 and the connection terminal 4, and the wiring 51 ⁇ / b> A only needs to connect the connection terminal having a large area. This case is also included in the present invention.
  • the present invention includes a case where the connection terminal 61 and the external terminal 4 are connected to terminals other than the corresponding terminals.
  • FIG. 19 is a schematic view showing a cross section of the electronic component package according to the third embodiment. In the present embodiment, differences from the second embodiment will be mainly described.
  • connection terminal 61B provided at the corner of the main substrate 1, and a connection terminal 65B provided at the corner of the frame 5 so as to face the connection terminal 61B.
  • the area of each of the bonding metal 7B formed between the connection terminal 61B and the connection terminal 65B and the external terminal 4B facing the connection terminal 65B via the frame 5 is different from that of the other connection terminals 61 and other connections. It is larger than the terminal 65, the other bonding metal 7, and the other external terminal 4.
  • the wiring 52 in the frame 5 is formed at a position different from the cross section shown in FIG. 19, and connects the connection terminal 65 and the external terminal 4.
  • the connection terminal 65A and the external terminal 4B are connected via wirings 51A, 51B, 51C. Note that, although partially omitted in FIG. 19, the connection terminal 65B is connected to the external terminal 4A.
  • connection terminal 65A and the external terminal 4B which are likely to be defective, the connection terminal 65A is connected to the other external terminal 4 and the external terminal 4B is connected to the other connection terminal 65, respectively. Compared to the case, it is possible to reduce the number of combinations of connection terminals and external terminals that are likely to cause defects.
  • connection terminals and external terminals When a terminal with a combination that is prone to defects is likely to occur, it will be connected to a dummy terminal or a ground part, so the number of combinations of connection terminals and external terminals that are likely to cause defects will be reduced.
  • the number of combinations of connection terminals and external terminals that can be arbitrarily used, such as signal lines, can be increased.
  • the areas of the external terminal 4B, the connection terminal 65B, the connection terminal 61B, and the bonding metal 7B are the same as the areas of the other external terminal 4, the other connection terminal 65, the other connection terminal 61, and the other bonding metal 7, respectively. Cases are also included in the present invention.
  • connection terminal 65B is connected to other than the external terminal 4B and the external terminal 4A is connected to other than the connection terminal 65A
  • the case where the connection terminal 65B is not connected to the external terminal 4A is also included in the present invention.
  • wirings 51, 51A, 51B, 51C, 52 in the frame 5 need only be connected as described above, and the case where they do not exist in the same cross section is also included in the present invention.
  • connection terminal 61 and the external terminal 4 are connected to terminals other than the corresponding terminals.
  • FIG. 20 is a schematic view showing a cross section of the electronic component package according to the fourth embodiment. In the present embodiment, differences from the third embodiment will be mainly described.
  • the area of the external terminal 4 ⁇ / b> B provided at the corner of the frame 5 is larger than that of the other external terminals 4.
  • the external terminals 4A ′ to be used have the same area as the other connection terminals 61, the other connection terminals 65, and the other external terminals 4, and two external terminals 4A ′ are provided.
  • External terminal 4 and connection terminal 65 are connected by wiring 51 in frame body 5.
  • the wirings 52, 51A ', 51B' in the frame 5 are formed at positions different from the cross section shown in FIG.
  • connection terminal 65A and the external terminal 4B are connected via wirings 51A, 51B, 51C. Although not shown in the drawing, the connection terminal 65B 'is connected to the external terminal 4A'.
  • the force applied to the connecting portion at the location corresponding to the side of the semiconductor chip between the frame 5 and the main substrate 1 and the force applied to the external terminal 4B located at the corner of the frame 5 are large.
  • Such a force and a force applied to each of the external terminals 4B are not larger than a force applied to a connection portion at another location between the frame body 5 and the main substrate 1 and a force applied to the other external terminals 4. Therefore, you may make the area of the connection part of the other location between the frame 5 and the main board
  • connection terminal 65B ' is connected to other than the external terminal 4A' and the external terminal 4B is connected to other than the connection terminal 65A.
  • wirings 51, 51A, 51B, 51C, 51A ′, 51B ′, 52 in the frame 5 need only be connected as described above, and the case where they do not exist in the same cross section is also included in the present invention. .
  • the present invention includes a case where the connection terminal 61 and the external terminal 4 are connected to terminals other than the corresponding terminals.
  • connection terminal 61 ⁇ / b> A of the main substrate 1 has a side parallel to the side facing the semiconductor chip 2 (that is, the first side).
  • the side parallel to 62 is longer than the other connection terminals 61, but the side opposite to the side facing the semiconductor chip 2 may be longer than the other connection terminals 61. .
  • this case will be described.
  • 21A and 21B are plan views of the electronic component package according to the first embodiment, for example.
  • 21C and 21D are plan views of the electronic component package according to this modification.
  • connection terminal 61 ⁇ / b> A arranged on the side of the main substrate 1 that is relatively short from the semiconductor chip 2 has a larger area than the other connection terminals 61.
  • the connection terminal 65 ⁇ / b> A provided at a position facing the connection terminal 61 ⁇ / b> A has a larger area than the other connection terminals 65.
  • connection terminals 61A and 65A having large areas have long sides in the direction parallel to the side facing the semiconductor chip 2, whereas in FIGS. 21C and 21D, the connection terminals 61A and 65A have connection sides.
  • the terminals 61 ⁇ / b> A and 65 ⁇ / b> A have long sides that are perpendicular to the sides facing the semiconductor chip 2.
  • connection terminals 61A and 65A by forming the connection terminals 61A and 65A, the area of the connection portion is increased without reducing the number of terminals that can be arranged on each side of the main substrate 1 and the frame body 5. be able to.
  • a part of the side of the frame 5 where the connection terminal 65A is arranged may be thickened as indicated by reference numeral 5D in FIG. 21D.
  • positions a semiconductor chip and an electronic component can be enlarged as much as possible.
  • the present invention includes a case in which the width of the frame body 5 at a portion other than the portion indicated by reference numeral 5D is increased.
  • the present invention includes the case where the semiconductor chip 2 is mounted on the main substrate 1 via the resin paste 32 and connected by the wire bond 81 as shown in FIG. It is.
  • the frame body 5 mounted on the main board 1 does not have to be a complete frame shape.
  • a plurality of frames 50 may be arranged along each side of the main substrate 1.
  • the frame 5 may have a partition 50 'at the center, for example.
  • a notch 53 may be formed in at least a part of the side of the frame body 5. Either of these cases is included in the present invention.
  • the widths of the bottom surface side and the main surface side of the frame 5 may be different.
  • the electronic component package according to the present disclosure is useful in, for example, an electronic component package mounted on a mobile device that is required to be downsized, high performance, and low in cost.

Landscapes

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Abstract

　電子部品パッケージの小型化、高性能化を可能にしつつも信頼性を低下させない電子部品パッケージを提供する。電子部品パッケージは、主基板と、主基板の主面上に設けられた第１の電子部品と、主基板の主面と対向するように配置された枠体と、主基板の主面上において、枠体の第１の辺に沿って配置された第１の接続端子と第２の接続端子とを備え、第２の接続端子は、枠体の第１の辺における、第１の電子部品の辺の中点近傍に対向する位置に配置され、第２の接続端子は第１の接続端子よりも面積が大きい。

Description

電子部品パッケージ
　本開示は、枠体を基板に実装した電子部品パッケージに関するものである。
　従来、基板に電子部品を搭載したパッケージの一例として、電子部品と、外部端子を有する枠体とを基板に搭載した電子部品パッケージがある（例えば特許文献１参照）。
特開平７－０５０３５７号公報
　しかしながら、従来構造では、主基板と枠体との間の接続部、特に主基板に搭載された半導体チップの辺に対向する箇所の応力が高くなるという問題が発生する。近年、電子部品パッケージが小型化する一方、高性能化が進み、搭載される電子部品が大型化したり、外部端子の数が増加したりするにつれて、この問題は顕著になり、電子部品パッケージの信頼性が低下してしまうおそれがある。
　本開示は、上記課題に鑑みて、電子部品パッケージの小型化、高性能化を可能にしつつも信頼性を低下させない電子部品パッケージを提供することを目的とする。
　上記課題を解決するため本発明によって次のような解決手段を講じた。すなわち、本開示の電子部品パッケージは、主基板と、主基板の主面上に設けられた第１の電子部品と、主基板の主面と対向するように配置された枠体と、主基板の主面上において、枠体の第１の辺に沿って配置された第１の接続端子と第２の接続端子とを備え、第２の接続端子は、枠体の第１の辺における、第１の電子部品の辺の中点近傍に対向する位置に配置され、第２の接続端子は第１の接続端子よりも面積が大きいことを特徴とする。
　また、第２の接続端子は、第１の辺と平行方向の辺が第１の接続端子よりも長いことを特徴とする。
　また、第２の接続端子は、第１の辺と垂直方向の辺が第１の接続端子よりも長いことを特徴とする。
　また、第１の辺の一部における、主基板の主面と枠体との間には、樹脂が充填されていることを特徴とする。
　また、第１の電子部品は、主基板の主面と枠体との間に充填された樹脂と同一の樹脂を介して主基板の主面上に配置されていることを特徴とする。
　また、電子部品パッケージは、主基板の主面上には第２の電子部品が設けられ、第１の電子部品は第２の電子部品よりも面積が大きいことを特徴とする。
　また、第１の電子部品は、半導体チップであることを特徴とする。
　また、第２の接続端子に対向する位置における枠体の底面の辺の幅は、他の位置における枠体の底面の辺の幅よりも広いことを特徴とする。
　また、第２の接続端子は、ダミー端子であることを特徴とする。
　また、第２の接続端子は、グラウンド部に接続されていることを特徴とする。
　また、枠体の底面上には第１の外部端子及び第２の外部端子が配置され、第２の外部端子は第２の接続端子と電気的に接続され、第２の外部端子は第１の外部端子よりも面積が大きいことを特徴とする。
　また、電子部品パッケージは、枠体の主面上には第３の外部端子及び第４の外部端子が配置され、第４の外部端子は第３の外部端子よりも面積が大きいことを特徴とする。
　また、第４の外部端子は、第２の外部端子と対向する位置に設けられていることを特徴とする。
　また、第４の外部端子は、枠体の主面上において、当該主面上の辺のうち第１の辺と対向する辺の角部に設けられていることを特徴とする。
　また、枠体の第１の辺は、枠体の各辺のうち第１の電子部品との距離が最も短い辺であることを特徴とする。
　本開示によると、電子部品パッケージの小型化、高性能化を可能にしつつも信頼性を低下させない電子部品パッケージを提供することができる。
図１Ａは、第１の実施形態に係る電子部品パッケージの平面図である。 図１Ｂは、図１ＡにおけるＸ－Ｘ間の断面図である。 図１Ｃは、図１ＡにおけるＹ－Ｙ間の断面図である。 図２Ａは、図１Ａの電子部品パッケージの主基板の平面図である。 図２Ｂは、図１Ａ～図１Ｃの電子部品パッケージの枠体の平面図である。 図３は、図１Ａ～図１Ｃの電子部品パッケージを２次実装した場合の断面を示す模式図である。 図４Ａは、図１Ａ～図１Ｃの電子部品パッケージの製造工程の一例を示す図である。 図４Ｂは、図１Ａ～図１Ｃの電子部品パッケージの製造工程の一例を示す図である。 図４Ｃは、図１Ａ～図１Ｃの電子部品パッケージの製造工程の一例を示す図である。 図５Ａは、図１Ａ～図１Ｃの電子部品パッケージと比較するために、シミュレーションに用いた電子部品パッケージの平面図である。 図５Ｂは、図１Ａ～図１Ｃの電子部品パッケージと比較するために、シミュレーションに用いた電子部品パッケージから枠体を省略した平面図である。 図５Ｃは、図１Ａ～図１Ｃの電子部品パッケージと比較するために、シミュレーションに用いた電子部品パッケージの断面図である。 図６Ａは、図５Ｃに示す主基板１の接合金属７にかかる応力のシミュレーション結果を説明するための図である。 図６Ｂは、図５Ｃに示す枠体５の接合金属１０にかかる応力のシミュレーション結果を説明するための図である。 図７は、シミュレーション結果の詳細を示す図である。 図８Ａは、変形例１に係る電子部品パッケージの平面図である。 図８Ｂは、図８ＡにおけるＹ－Ｙ間の断面図である。 図９Ａは、図８Ａおよび図８Ｂの電子部品パッケージと比較するために、シミュレーションに用いた電子部品パッケージの平面図である。 図９Ｂは、図９Ａから枠体５を省略した電子部品パッケージの平面図である。 図１０は、図９Ａおよび図９Ｂの電子部品パッケージを用いたシミュレーション結果の詳細を示す図である。 図１１Ａは、変形例２に係る電子部品パッケージの平面図である。 図１１Ｂは、図１１ＡにおけるＸ－Ｘ間の断面図である。 図１１Ｃは、図１１ＡにおけるＹ－Ｙ間の断面図である。 図１２Ａは、図１１Ａ～図１１Ｃの電子部品パッケージと比較するために、シミュレーションに用いた電子部品パッケージの平面図である。 図１２Ｂは、図１２Ａから枠体５を省略した平面図である。 図１３は、図１２Ｂの電子部品パッケージを用いたシミュレーション結果の詳細を示す図である。 図１４Ａは、変形例３に係る電子部品パッケージの平面図である。 図１４Ｂは、図１４ＡにおけるＸ－Ｘ間の断面図である。 図１４Ｃは、図１４ＡにおけるＹ－Ｙ間の断面図である。 図１５Ａは、図１４Ａ～図１４Ｃの電子部品パッケージと比較するために、シミュレーションに用いた電子部品パッケージの平面図である。 図１５Ｂは、図１５Ａから枠体５を省略した平面図である。 図１６は、図１５Ａおよび図１５Ｂの電子部品パッケージを用いたシミュレーション結果の詳細を示す図である。 図１７Ａは、変形例４に係る電子部品パッケージの平面図である。 図１７Ｂは、図１７ＡにおけるＸ－Ｘ間の断面図である。 図１７Ｃは、図１７ＡにおけるＹ－Ｙ間の断面図である。 図１８は、第２の実施形態に係る電子部品パッケージの断面を示す模式図である。 図１９は、第３の実施形態に係る電子部品パッケージの断面を示す模式図である。 図２０は、第４の実施形態に係る電子部品パッケージの断面を示す模式図である。 図２１Ａは、第１の実施形態に係る電子部品パッケージの平面図である。 図２１Ｂは、第１の実施形態に係る電子部品パッケージの平面図である。 図２１Ｃは、変形例に係る電子部品パッケージの平面図である。 図２１Ｄは、変形例に係る電子部品パッケージの平面図である。 図２２は、変形例に係る電子部品パッケージの断面を示す模式図である。 図２３Ａは、変形例に係る電子部品パッケージの平面を示す模式図である。 図２３Ｂは、変形例に係る電子部品パッケージの平面を示す模式図である。 図２３Ｃは、変形例に係る電子部品パッケージの平面を示す模式図である。
　以下、各実施形態において、主基板の片面のみに半導体チップを搭載する構造について説明するが、主基板の両面に半導体チップを搭載する場合も本発明に含まれる。また、各実施形態において、主基板に搭載する電子部品の一例として半導体チップを用いた場合について説明するが、他の電子部品を搭載する場合も本発明に含まれる。また、各実施形態における材料は一例であり、本発明に用いられる材料を制限するものではない。
　＜第１の実施形態＞
　第１の実施形態に係る電子部品パッケージの構造について、図１Ａ～図３を用いて説明する。図１Ａは本実施形態に係る電子部品パッケージを外部端子側から見た平面図である。図１Ｂは、図１ＡにおけるＸ－Ｘ間の断面図であり、図１Ｃは、図１ＡにおけるＹ－Ｙ間の断面図である。
　本実施形態の電子部品パッケージにおいて、第１の電子部品である半導体チップ２は接合金属８を介して主基板１上に搭載されており、主基板１と半導体チップ２との間にはアンダーフィル３が注入されている。また、主基板１と枠体５とは互いの主面が対向するようにして配置されている。
　主基板１は、例えば樹脂、セラミック、あるいはＳｉ等で形成され、厚さは２０μｍ～１０００μｍである。また、主基板１は、一辺の長さが２ｍｍ～５０ｍｍ程度の矩形である。図１Ａ～図３には図示していないが、主基板１には、配線や回路が形成される場合がある。
　半導体チップ２は、一辺の長さが１ｍｍ～３０ｍｍ程度の矩形であり、厚さが１０μｍ～８００μｍである。本実施形態の説明では、半導体チップ２の形状を正方形として説明する。
　接合金属８は、例えばはんだ等で形成され、直径は５μｍ～３００μｍである。図２Ａおよび図２Ｂには図示していないが、半導体チップ２および主基板１はそれぞれ端子を有しており、この端子によって接合金属８が半導体チップ２および主基板１に接続されている。
　アンダーフィル３は、例えば樹脂等で形成されており、半導体チップ２と主基板１との間に充填されている。
　また、主基板１の主面上には、主基板１の各辺に沿って第１の接続端子としての接続端子６１が複数配置されている。枠体５の底面上には、枠体５の各辺に沿って第１の外部端子としての外部端子４が複数配置されている。また、枠体５の主面上には、枠体５の各辺に沿って配置され、外部端子４と主基板１の接続端子６１とを接続する第３の外部端子としての接続端子６５が複数形成されている。各接続端子６１と各接続端子６５とは、接合金属７を介して接続されており、これにより、枠体５が主基板１に搭載される。
　接続端子６１，６５および外部端子４は、例えばＣｕ，Ｎｉ，Ａｕ等で形成され、一辺の長さが１０μｍ～１０００μｍの矩形であり、厚さが１μｍ～５０μｍである。接合金属７は、例えばはんだ等で形成され、厚さは２μｍ～１０００μｍである。
　枠体５は、例えば樹脂、セラミック、あるいはＳｉ等で形成され、厚さは２０μｍ～１５００μｍである。図１Ａ～図３では省略するが、枠体５の内部において、配線または貫通電極等により外部端子４と接続端子６５とが接続されている。なお、対向する外部端子４と接続端子６５とを接続するだけでなく、対向しない外部端子４と接続端子６５とが接続される場合もある。
　ここで、枠体５の底面上において、枠体５の各辺のうち、半導体チップ２との距離が最も短い辺の中央部に配置される外部端子４を外部端子４Ａ（第２の外部端子）とする。また、枠体５の主面上において、枠体５の各辺のうち、半導体チップ２との距離が最も短い辺の中央部に配置される接続端子６５を接続端子６５Ａ（第４の外部端子）とする。また、主基板１の各辺のうち半導体チップ２との距離が最も短い辺である第１の辺６２の中央部に配置される接続端子６１を接続端子６１Ａ（第２の接続端子）とする。また、接合金属７のうち、接続端子６１Ａと接続端子６５Ａとの間に配置されるものを接合金属７Ａとする。外部端子４Ａと、接続端子６１Ａと、接続端子６５Ａと、接合金属７とはそれぞれ対向しており、平面視で重なるようにして配置されている。そして、外部端子４Ａは他の外部端子４、接続端子６１Ａは他の接続端子６１、接続端子６５Ａは他の接続端子６５、接合金属７Ａは他の接合金属７よりも、それぞれ、面積が大きくなっている。
　ここでより詳細には、外部端子４Ａを配置する位置としては、半導体チップ２の辺の中点近傍に対向する位置であることが好ましい。これは、後述するシミュレーション結果に示すとおり、半導体チップ２の辺の中点近傍に対向する位置に存在する外部端子に対して、応力が強くかかるためである。また同様に、接続端子６５Ａや、接続端子６１Ａ、接合金属７Ａを配置する位置も、半導体チップ２の辺の中点近傍に対向する位置であることが好ましい。これらは以下で説明する各変形例においても同様である。
　また、上述の通り、外部端子４は、枠体５の底面上で、枠体５の各辺のうち、少なくとも半導体チップ２との距離が最も近い辺において、半導体チップ２の辺の中点近傍に対向する位置に配置されていることが好ましいが、半導体チップ２のその他の辺の中点近傍に対向する位置に配置されていても良い。これは、後述するシミュレーション結果に示すとおり、枠体５の各辺のうち半導体チップ２との距離が最も近い辺以外の辺において、半導体チップ２の辺の中点近傍に対向する位置に存在する外部端子に対しても、応力は発生しているためである。同様に、接続端子６５Ａや、接続端子６１Ａ、接合金属７Ａも、枠体５の各辺のうち半導体チップ２との距離が最も近い辺以外の辺において、半導体チップ２の辺の中点近傍に対向する位置に配置しても良い。これらは以下で説明する各変形例においても同様である。
　図２Ａは、本実施形態に係る電子部品パッケージに含まれる主基板の主面の平面図である。図２Ｂは、本実施形態に係る電子部品パッケージに含まれる枠体の主面の平面図である。
　図２Ａおよび図２Ｂに示すように、主基板１の接続端子６１Ａは、第１の辺６２と平行方向の辺が、他の接続端子６１よりも長くなっており、他の接続端子６１よりも面積が大きくなっている。また、枠体５の接続端子６５Ａは、他の接続端子６５よりも面積が大きくなっている。
　図３は、図１Ａ～図１Ｃの電子部品パッケージを２次実装した場合の断面図である。図３において、電子部品パッケージは、外部端子４上に形成された接合金属１０により基板９に実装されている。接合金属１０は、例えばはんだ等で形成され、厚さは２μｍ～１０００μｍである。基板９は、例えば樹脂、セラミック、Ｓｉ等で形成され、厚さは５０μｍ～４０００μｍである。なお、図示しないが、基板９には、配線や回路が配置される場合がある。
　次に、本実施形態に係る電子部品パッケージの製造方法の一例について、図４Ａ～図４Ｃを用いて説明する。
　まず、図４Ａに示すように、主基板１に形成された接続端子６１上に、例えば印刷法を用いて接合金属７を形成する。この時、半導体チップ２と主基板１とを接続するための接合金属８を接合金属７と同時に形成する場合もある。
　次に、図４Ｂに示すように、主基板１に接合金属８を形成し、接合金属７に枠体５と外部端子４とをこの順で形成する。また、接合金属８に半導体チップ２を実装する。
　最後に、図４Ｃに示すように、主基板１と半導体チップ２の間にアンダーフィル３を充填し、熱を印加し硬化収縮させる。
　なお、本発明は製造方法により制限されない。
　以下、本実施形態に係る電子部品パッケージと比較するために、２次実装された別の電子部品パッケージの接続部にかかる応力のシミュレーションを行った結果について図５Ａ～図７を用いて説明する。
　図５Ａ～図５Ｃは、シミュレーションを行った電子部品パッケージの概略図である。図５Ａはシミュレーションを行った電子部品パッケージの平面図であり、図５Ｂは電子部品パッケージから枠体を省略した場合の平面図である。図５Ｃは電子部品パッケージを基板に２次実装した場合の断面の概略図である。
　図５Ａ～図５Ｃに示す電子部品パッケージは、外部端子４、主基板１の接続端子６１、枠体５の接続端子６５、接合金属７、および接合金属１０が、それぞれ、同じ大きさである点で、本実施形態に係る電子部品パッケージと異なる。なお、半導体チップ２の形状は正方形である。
　図６Ａおよび図６Ｂは、シミュレーション結果を説明するための図である。図６Ａは、図５Ｃに示す主基板１の接合金属７にかかる応力のシミュレーション結果を説明するための図、図６Ｂは、図５Ｃに示す枠体５の接合金属１０にかかる応力のシミュレーション結果を説明するための図である。
　図６Ａおよび図６Ｂの上段は、接続部の端子（図６Ａは接続端子６１、図６Ｂは外部端子４）に番号を示した図で、それぞれ、左辺、下辺、右辺、上辺に、矢印で示す順に１から１２の番号をつけている。また、各辺の最初と最後の端子には２つの番号が付されており、例えば、左辺の１番と上辺の１２番は同じ端子である。そして、下段のグラフについて、横軸は各辺の端子（図６Ａは接続端子６１に接続される接合金属７、図６Ｂは外部端子４に接続される接合金属１０）に対応する番号、縦軸は左辺の１番の端子（図６Ａは接合金属７、図６Ｂは接合金属１０）にかかる応力で正規化した場合の、各接合金属７および各接合金属１０にかかる応力をそれぞれ示している。つまり、図６Ａおよび図６Ｂにおいて、接続端子６１に付された番号はそれぞれの接合金属７に対応し、外部端子４に付された番号はそれぞれの接合金属１０に対応している。
　図６Ａの下段のグラフによると、接合金属７にかかる応力のシミュレーション結果は、主基板１の各辺の中央部付近に応力値が最大になる箇所があることを示している。より詳細には、主基板１の各辺における、半導体チップ２の辺の中点近傍に対向する位置で応力値が最大となっていると考えられる。また、各辺の応力を比較すると、最大の応力が発生している右辺と最小の応力が発生している左辺との差が大きいことがわかる。
　図６Ｂの下段のグラフによると、接合金属１０にかかる応力のシミュレーション結果は、枠体５の各辺の角部付近に応力値が最大になる箇所があり、各辺の応力差は、図６Ａの下段のグラフに比べて小さいことがわかる。また、接合金属７にかかる応力と接合金属１０にかかる応力を比較すると、応力の最大値は接合金属７にかかる応力の方が接合金属１０にかかる応力よりも大きいことがわかる。
　図７は、シミュレーション結果を詳細に確認するための図であり、図６Ａの上段の主基板１の各辺に、図６Ａの下段に示す各辺のグラフを対応させたものである。図７において、縦軸は、左辺の１番の接合金属７にかかる応力で正規化した場合の各接合金属７にかかる応力を示している。図７に示すように、主基板１の各辺において半導体チップ２の辺と対向している箇所の応力が上昇していることがわかる。より詳細には、主基板１の各辺における、半導体チップ２の辺の中点近傍に対向する位置で応力値が最大となっていると考えられる。また、主基板１の各辺のうち、半導体チップ２に最も近い右辺に対応する接合金属７にかかる応力が高く、さらに右辺の中央部と対応する接合金属７にかかる応力が最も高いことがわかる。この半導体チップ２の辺と対向している箇所における応力が上昇しているのは、線膨張係数が大きい、主基板１およびアンダーフィル３の収縮を、線膨張係数が小さくて硬い半導体チップ２が妨げることにより発生する力が、接合金属７に伝わっているためである。そのため、半導体チップ２に最も近い右辺の中央部に位置する接続部の応力が高くなる。また、半導体チップ２の端部では、端部から見て辺の中央部と反対側は半導体チップ２による妨げがないので、上述した力は小さくなり、半導体チップ２の端部から辺の中央部に向かって発生する力が大きくなる。
　したがって、図１Ａ～図１Ｃに示すように、外部端子４Ａ、接続端子６５Ａ、接続端子６１Ａ、および接合金属７Ａの面積を、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、および他の接合金属７よりも大きくすることで、上述した力が大きくなる箇所に対応する接続部の面積を大きくすることになるため、応力を緩和することができ信頼性を向上することができる。
　　－変形例１－
　次に上述した実施形態の変形例として半導体チップ２が長方形である場合について図８Ａおよび図８Ｂを用いて説明する。ここでは、半導体チップ２が正方形である場合との差異を中心に説明する。
　図８Ａは、本変形例に係る電子部品パッケージを外部端子側から見た平面図である。図８Ｂは、図８ＡにおけるＹ－Ｙ間の断面図である。
　半導体チップ２の長辺のうち枠体５に最も近い辺に対向する外部端子４Ａ、枠体５を介して外部端子４Ａと対向する接続端子６５Ａ、接続端子６５Ａと対向する接続端子６１Ａ、接続端子６５Ａと接続端子６１Ａとの間に形成される接合金属７Ａは、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、および他の接合金属７よりも面積が大きくなっている。なお、図８Ｂでは省略するが、外部端子４は接合金属１０、外部端子４Ａは接合金属１０Ａを介して基板９に接続される（図３参照）。
　次に、半導体チップ２が長方形である、別の電子部品パッケージの接続部にかかる応力のシミュレーションを行った結果について図９Ａおよび図９Ｂを用いて説明する。
　図９Ａは、シミュレーションを行った電子部品パッケージを外部端子側から見た平面図であり、図９Ｂは、図９Ａから枠体５を省略した平面図である。
　図９Ａおよび図９Ｂにおいて、外部端子４、主基板１の接続端子６１、図示されていない枠体５の接続端子６５、接続端子６１と接続端子６５との間に形成される接合金属７、および外部端子４に接続される接合金属１０は、それぞれ、同じ大きさである点が、本変形例の構成と異なる。なお、図９Ａおよび図９Ｂの電子部品パッケージには図示しないが、外部端子４には接合金属１０が接続され、接合金属１０には基板９が接続されている（図５Ｃ参照）。
　本変形例において、シミュレーション結果としての、図６Ａおよび図６Ｂの下段に相当するグラフは省略するが、半導体チップ２が長方形の場合であっても、接合金属７にかかる応力と接合金属１０にかかる応力を比較すると、接合金属７にかかる応力の最大値の方が大きい。
　図１０は、このシミュレーション結果を詳細に確認するための図である。図１０において、縦軸は、左辺の１番の接合金属７にかかる応力で正規化した場合の各接合金属７にかかる応力を示している。各辺に対応するグラフにおいて、半導体チップ２の辺と対応している箇所の応力が上昇しているのがわかる。また、半導体チップ２の長辺に最も近い右辺に対応する接合金属７にかかる応力が高く、さらにその辺の中央部に対応する接合金属７にかかる応力が最も高いことがわかる。より詳細には、主基板１の右辺における、半導体チップ２の辺の中点近傍に対向する位置で応力値が最大となっている。これは、半導体チップ２の長辺における半導体チップ２の端部から中央部までの距離が、半導体チップ２の短辺におけるそれよりも長くなるためである。
　したがって、図８Ａおよび図８Ｂに示すように、半導体チップ２の長辺と対向する枠体５の辺の中央部の外部端子４Ａ、枠体５を介して外部端子４Ａと対向する接続端子６５Ａ、接続端子６５Ａに対向する接続端子６１Ａ、および接続端子６１Ａ，６５Ａ間に形成される接合金属７Ａの面積が、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、および他の接合金属７よりも大きくなっていることで、発生する力が大きい箇所に対応する接続部の面積を大きくすることになるため、応力を緩和することができ信頼性を向上することができる。
　なお、第１の実施形態および本変形例では、効果が最も高い場合を説明するために、半導体チップ２との距離が最も近い右辺の中央部近傍の接続部の面積を大きくしているが、半導体チップ２との距離が相対的に短い辺における接続部の面積を大きくしてもよい。また、半導体チップ２の辺と対向している各箇所の接続部の面積を大きくしてもよい。主基板１および枠体５の各辺のうち、半導体チップ２の辺と対向している箇所は、他の箇所と比較して、発生する力は大きくなっているので、当該箇所の接続部の面積を大きくすると信頼性を向上させる効果があり、本発明に含まれる。
　また、主基板１および枠体５の各辺のうち、半導体チップ２の辺と対向している箇所において、少なくとも１つの接続部の面積が大きくなっていればよい。つまり、半導体チップ２の辺と対向していない箇所の接続部の面積が大きい場合も本発明に含まれる。
　　－変形例２－
　別の変形例として、複数の半導体チップ２Ａ，２Ｂが搭載されている場合について図１１Ａ～図１１Ｃおよび図１２Ａ、図１２Ｂを用いて説明する。本変形例では、半導体チップが１つの場合との差異を中心に説明する。
　図１１Ａは、本変形例に係る電子部品パッケージを外部端子側から見た場合の平面図である。図１１Ｂは、図１１ＡにおけるＸ－Ｘ間の断面図であり、図１１Ｃは、図１１ＡにおけるＹ－Ｙ間の断面図である。
　半導体チップ２Ａは接合金属８Ａを、半導体チップ２Ｂは接合金属８Ｂを介して、主基板１上に搭載されている。主基板１と半導体チップ２Ａとの間にはアンダーフィル３Ａ、主基板１と半導体チップ２Ｂとの間にはアンダーフィル３Ｂが注入されている。半導体チップ２Ｂは、半導体チップ２Ａよりも枠体５に近い位置に配置されている。
　また、本変形例に係る電子部品パッケージでは、半導体チップ２Ｂと対向する枠体５の外部端子４Ａ、枠体５を介して外部端子４Ａと対向する接続端子６５Ａ、接続端子６５Ａと対向する接続端子６１Ａ、および接続端子６５Ａと接続端子６１Ａとの間に形成される接合金属７Ａは、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、および他の接合金属７よりも面積が大きくなっている。
　次に、複数の半導体チップ２Ａ，２Ｂを搭載した、別の電子部品パッケージの接続部にかかる応力のシミュレーションを行った結果について図１２Ａおよび図１２Ｂを用いて説明する。
　図１２Ａは、シミュレーションを行った電子部品パッケージを外部端子側から見た平面図であり、図１２Ｂは、図１２Ａから枠体５を省略した平面図である。
　図１２Ａおよび図１２Ｂにおいて、外部端子４、主基板１の接続端子６１、図示されていない枠体５の接続端子６５、接続端子６１および接続端子６５の間に形成される接合金属７、外部端子４に接続される接合金属１０は、それぞれ、同じ大きさである点が、本変形例の構成と異なる。なお、図１２Ａおよび図１２Ｂの電子部品パッケージには図示しないが、外部端子４には接合金属１０が接続され、接合金属１０には基板９が接続されている（図５Ｃ参照）。
　本変形例において、シミュレーション結果としての、図６Ａおよび図６Ｂの下段に相当するグラフは省略するが、複数の半導体チップ２Ａ，２Ｂを搭載した場合であっても、接合金属７にかかる応力と接合金属１０にかかる応力を比較すると、接合金属７にかかる応力の最大値の方が大きい。
　図１３は、このシミュレーション結果を詳細に確認するための図である。図１３において、縦軸は、左辺の１番の接合金属７にかかる応力で正規化した場合の各接合金属７にかかる応力を示している。各辺に対応するグラフにおいて、半導体チップ２Ａ，２Ｂの辺と対応している箇所の応力が上昇しているのがわかる。
　また、半導体チップ２Ｂに最も近い右辺に対応する接合金属７の応力が高く、特に半導体チップ２Ｂに対応する箇所の接合金属７の応力が最も高い。
　したがって、図１１Ａ～図１１Ｃに示すように、枠体５の辺のうち、半導体チップ２Ｂとの距離が最も短い辺において、半導体チップ２Ｂに対向する箇所の接続部の面積を大きくすれば、当該箇所にかかる応力を緩和することができ信頼性を向上することができる。より詳細には、主基板１の右辺における、半導体チップ２Ｂの辺の中点近傍に対向する位置に存在する接続部の面積を大きくすることが好ましい。
　なお、本変形例では、効果が最も高い場合を説明するために、図１１Ａ～図１１Ｃに示すように、枠体５の辺うち、半導体チップ２Ｂとの距離が最も短い右辺の中央部近傍の接続部の面積を大きくしている。これ以外にも、半導体チップ２Ｂの辺のうち、半導体チップ２Ａよりも枠体５に近い辺と対向する枠体５の辺における接続部の面積を大きくしてもよい。この接続部では、他の箇所と比較して発生する力は大きくなっているので、接続部の面積を大きくすると信頼性を向上させる効果はあり、本発明に含まれる。
　　－変形例３－
　さらに変形例として面積の異なる複数の半導体チップ２Ａ，２Ｂが搭載されている場合について図１４Ａ～図１６を用いて説明する。ここでは、変形例２との差異を中心に説明する。
　図１４Ａは、本変形例に係る電子部品パッケージを外部端子側から見た場合の平面図である。図１４Ｂは、図１４ＡにおけるＸ－Ｘ間の断面図であり、図１４Ｃは、図１４ＡにおけるＹ－Ｙ間の断面図である。
　本変形例に係る電子部品パッケージでは、半導体チップ２Ｂの面積は、半導体チップ２Ａの面積よりも大きい。そして、面積が大きい半導体チップ２Ｂと対向する枠体５の外部端子４Ａ、枠体５を介して外部端子４Ａと対向する接続端子６５Ａ、接続端子６５Ａと対向する接続端子６１Ａ、および接続端子６５Ａと接続端子６１Ａとの間に形成される接合金属７Ａは、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、他の接合金属７よりも面積が大きくなっている。
　次に、面積の異なる複数の半導体チップ２Ａ，２Ｂを搭載した、別の電子部品パッケージの接続部にかかる応力のシミュレーションを行った結果について図１５Ａ，図１５Ｂおよび図１６を用いて説明する。
　図１５Ａは、シミュレーションを行った電子部品パッケージを外部端子側から見た平面図であり、図１５Ｂは、図１５Ａから枠体５を省略した平面図である。
　図１５Ａおよび図１５Ｂにおいて、外部端子４、主基板１の接続端子６１、図示されていない枠体５の接続端子６５、接続端子６１と接続端子６５との間に形成される接合金属７、および外部端子４に接続される接合金属１０は、それぞれ、同じ大きさである点が、本変形例の構成と異なる。なお、図１５Ａおよび図１５Ｂの電子部品パッケージには図示しないが、外部端子４には接合金属１０が接続され、接合金属１０には基板９が接続されている（図５Ｃ参照）。
　本変形例においても、変形例２と同様に、接合金属７にかかる応力と接合金属１０にかかる応力を比較すると、接合金属７にかかる応力の最大値の方が大きくなる。
　図１６は、シミュレーション結果を詳細に確認するための図である。縦軸は、図１３と同じものを示す。図１６に示すように、各辺に対応するグラフにおいて、半導体チップ２Ａ，２Ｂの辺と対応している箇所の応力が上昇しているのがわかる。また、面積が大きい半導体チップ２Ｂの長辺で枠体５に近い右辺に対応する接合金属７の応力が高く、特に、その右辺の中央部に対応する接合金属７の応力が最も高い。
　したがって、図１４Ａ～図１４Ｃに示すように、枠体５の辺のうち、半導体チップ２Ｂとの距離が最も短い辺において、半導体チップ２Ｂに対向する箇所の接続部の面積を大きくすれば、当該箇所にかかる応力を緩和することができ信頼性を向上することができる。より詳細には、枠体５の右辺における、半導体チップ２Ｂの辺の中点近傍に対向する位置に存在する接続部の面積を大きくすれば良い。
　なお、本変形例では、効果が最も高い場合を説明するために、図１４Ａ～図１４Ｃに示すように、枠体５の辺うち、半導体チップ２Ｂとの距離が最も短い右辺の中央部近傍の接続部の面積を大きくしている。これ以外にも、半導体チップ２Ｂの辺のうち、半導体チップ２Ａの辺よりも長い辺で、かつ枠体５に近い辺と対向する枠体５の辺における接続部の面積を大きくしてもよい。この接続部では、他の箇所と比較して発生する力は大きくなっているので、接続部の面積を大きくすると信頼性を向上させる効果はあり、本発明に含まれる。
　また、変形例２および変形例３において、半導体チップ２Ｂの辺と対向している箇所の少なくとも１つの接続部の面積が他の接続部の面積よりも大きくなっていればよい。つまり、半導体チップ２Ｂの辺と対向していない箇所の接続部の面積が大きい場合も本発明に含まれる。
　また、変形例２および変形例３において、複数の半導体チップとして、３つ以上の半導体チップを搭載した場合であっても本発明に含まれる。
　また、変形例３において、複数の半導体チップの面積がそれぞれ異なり、さらに複数の半導体チップと枠体５との距離もそれぞれ異なる場合、面積や距離の違いによって、どの箇所の接続部の面積を大きくするかは任意である。例えば、距離が長くて面積が大きい半導体チップの辺に対応している箇所の接続部の面積が大きい場合や、距離が短くて面積が小さい半導体チップの辺に対応している箇所の接続部の面積が大きい場合などである。このような場合でも本発明に含まれる。
　　－変形例４－
　図１７Ａ～図１７Ｃは、変形例４に係る電子部品パッケージの平面および断面を示す模式図である。なお、図１７Ａでは、半導体チップ２の形状が正方形であるが、長方形であってもよい。本変形例では、図１Ａとの差を中心に説明する。
　図１７Ａは、本変形例に係る電子部品パッケージを外部端子側から見た場合の平面図である。図１７Ｂは、図１７ＡにおけるＸ－Ｘ間の断面図であり、図１７Ｃは、図１７ＡにおけるＹ－Ｙ間の断面図である。
　主基板１上には、接合金属８を介して半導体チップ２が搭載されている。また、外部端子４Ａ、枠体５を介して外部端子４Ａと対向する接続端子６５Ａ、接続端子６５Ａと対向する接続端子６１Ａ、および接続端子６５Ａと接続端子６１Ａとの間に形成される接合金属７Ａは、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、および他の接合金属７よりも面積が大きくなっている。そして、主基板１と半導体チップ２との間から、主基板１の接続端子６１Ａを含むエリアと枠体５の接続端子６５Ａを含むエリアとの間にかけて、アンダーフィル３１が注入されている。
　このように、本変形例では、接続部の面積を大きくしている、接続端子６１Ａ、接続端子６５Ａ、および接合金属７Ａを含む範囲にアンダーフィル３１が注入されているため、応力が特に大きくかかる接続部の補強が可能となる。したがって、電子部品パッケージのさらなる信頼性の向上が可能である。また、主基板１と半導体チップ２との間のアンダーフィル３１と、主基板１の接続端子６１Ａを含むエリアと枠体５の接続端子６５Ａを含むエリアとの間のアンダーフィル３１とが同一であるため、アンダーフィル３１を一括して形成することができ、これらアンダーフィル３１を別々に形成する場合よりもコストを抑えることができる。
　なお、アンダーフィル３１は、面積が大きい接続部を含む、枠体５と主基板１との間の辺全体に注入されていても本発明に含まれる。
　また、アンダーフィル３１は、主基板１と半導体チップ２との間から、主基板１の接続端子６１Ａを含むエリアと枠体５の接続端子６５Ａを含むエリアとの間に連続している必要はない。主基板１と枠体５との間の少なくとも一部にアンダーフィル３１が注入されていれば効果があるため本発明に含まれる。
　また、主基板１と半導体チップ２との間のアンダーフィル３１と、主基板１の接続端子６１Ａを含むエリアと枠体５の接続端子６５Ａを含むエリアとの間のアンダーフィル３１とは、異なる樹脂であっても本発明に含まれる。
　＜第２の実施形態＞
　図１８は、第２の実施形態に係る電子部品パッケージの断面を示す模式図である。本実施形態に係る電子部品パッケージにおいて、枠体５の外部端子４Ａ、枠体５を介して外部端子４Ａと対向する接続端子６５Ａ、接続端子６５Ａと対向する主基板１の接続端子６１Ａ、および接続端子６１Ａと接続端子６５Ａとの間に形成された接合金属７Ａは、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、および他の接合金属７よりも面積が大きくなっている。つまり、図１８は、これら接続部の面積が大きくなっている箇所の断面図である。
　外部端子４と外部端子４に対応する接続端子６５とは、枠体５の内部に設けられた配線５１によって接続されている。一方、外部端子４Ａと接続端子６５Ａとは、枠体５の内部に設けられ、配線５１よりも太い配線５１Ａによって接続されている。
　なお、図示しないが、接続端子６１Ａはダミー端子であるか、あるいは接続端子６１Ａはグラウンド部に接続されている。
　応力を緩和するために、接続端子６１Ａ、接続端子６５Ａ、接合金属７Ａ、および外部端子４Ａの面積を大きくしているが、応力を緩和しても、当該箇所には不良が発生する可能性がある。そこで、接続端子６１Ａをダミー端子にすると、不良が発生しても電気特性に問題は発生しないため、電子部品パッケージの信頼性が向上する。
　また、面積を大きくしている接続部がグラウンド部に接続されている場合、グラウンド部には複数の端子が接続されるため、接続部が受けるダメージの影響を小さくすることができ、電子部品パッケージの信頼性が向上する。
　また、外部端子４Ａの面積を大きくすることで、接続端子６５Ａと外部端子４Ａとを太い配線５１Ａで接続することができる。その結果、接続端子６１Ａが、グラウンド部に接続されている場合にはグラウンドを強化でき、信号配線に接続されている場合には信号を強化することができる。
　なお、配線５１，５１Ａは、同一断面に位置している必要はない。配線５１は、接続端子６１と接続端子４とを接続していればよく、配線５１Ａは、面積が大きくなっている接続端子を接続していればよい。この場合も本発明に含まれる。
　また、接続端子６１と外部端子４とは、互いに対応する端子同士以外が接続される場合も本発明に含まれる。
　＜第３の実施形態＞
　図１９は、第３の実施形態に係る電子部品パッケージの断面を示す模式図である。本実施形態では、主に第２の実施形態との差異について説明する。
　図１９に示すように、本実施形態に係る電子部品パッケージにおいて、主基板１の角部に設けられた接続端子６１Ｂ、接続端子６１Ｂに対向し枠体５の角部に設けられた接続端子６５Ｂ、接続端子６１Ｂと接続端子６５Ｂとの間に形成された接合金属７Ｂ、および枠体５を介して接続端子６５Ｂと対向する外部端子４Ｂのそれぞれの面積が、他の接続端子６１、他の接続端子６５、他の接合金属７、および他の外部端子４よりも大きくなっている。
　枠体５内の配線５２は、図１９に示す断面とは異なる位置に形成されており、接続端子６５と外部端子４とを接続している。接続端子６５Ａと外部端子４Ｂは配線５１Ａ，５１Ｂ，５１Ｃを介して接続されている。なお、図１９では一部省略しているが、接続端子６５Ｂは外部端子４Ａに接続されている。
　枠体５の角部に位置する外部端子には大きな力が発生するため、この外部端子の面積を大きくした場合でも不良が発生しやすい。一方、枠体５と主基板１との間では、半導体チップの辺に対応する箇所における接続部の面積を大きくした場合でも不良が発生しやすい。したがって、不良が発生しやすい箇所である、接続端子６５Ａと外部端子４Ｂとを接続することにより、それぞれ、接続端子６５Ａを他の外部端子４、および外部端子４Ｂを他の接続端子６５に接続する場合と比較して、不良が発生しやすい接続端子と外部端子の組合せを減らすことができる。不良が発生しやすい組合せの端子は、不良が発生する可能性が高い場合、ダミー端子やグランド部に接続することになるため、不良が発生しやすい接続端子と外部端子の組合せが減ることにより、信号線等のように任意に使用できる接続端子と外部端子の組合せを増やすことができる。
　なお、外部端子４Ｂ、接続端子６５Ｂ、接続端子６１Ｂ、接合金属７Ｂの面積が、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、他の接合金属７の面積と同じ場合も本発明に含まれる。
　また、接続端子６５Ｂが外部端子４Ｂ以外に接続され、外部端子４Ａが接続端子６５Ａ以外に接続される場合は、接続端子６５Ｂが外部端子４Ａに接続されない場合も本発明に含まれる。
　また、枠体５内の配線５１，５１Ａ，５１Ｂ，５１Ｃ，５２は、上述したように接続されていればよく、同一断面に存在していない場合も本発明に含まれる。
　また、接続端子６１と外部端子４とはそれぞれ、互いに対応する端子以外に接続される場合も本発明に含まれる。
　＜第４の実施形態＞
　図２０は、第４の実施形態に係る電子部品パッケージの断面を示す模式図である。本実施形態では、主に第３の実施形態との差異について説明する。
　図２０に示すように、本実施形態に係る電子部品パッケージにおいて、枠体５の角部に設けられた外部端子４Ｂの面積は、他の外部端子４よりも大きくなっている。また、主基板１の角部に設けられた接続端子６１Ｂ’、接続端子６１Ｂ’に対向し枠体５の角部に設けられた接続端子６５Ｂ’、枠体５を介して接続端子６５Ａと対向する外部端子４Ａ’は、それぞれ、他の接続端子６１、他の接続端子６５、他の外部端子４と同じ面積であり、２つずつ設けられている。
　外部端子４と接続端子６５とは、枠体５内の配線５１によって接続されている。枠体５内の配線５２，５１Ａ’，５１Ｂ’は、図２０に示す断面とは異なる位置に形成されている。
　接続端子６５Ａと外部端子４Ｂとは、配線５１Ａ，５１Ｂ，５１Ｃを介して接続されている。また、図では一部省略しているが、接続端子６５Ｂ’は外部端子４Ａ’に接続されている。
　枠体５と主基板１との間において半導体チップの辺に対応する箇所の接続部にかかる力、および枠体５の角部に位置する外部端子４Ｂにかかる力は大きいが、この接続部にかかる力および外部端子４Ｂのそれぞれにかかる力は、枠体５と主基板１との間の他の箇所の接続部にかかる力および他の外部端子４にかかる力よりも大きくなるわけではない。したがって、枠体５と主基板１との間の他の箇所の接続部および他の外部端子４の面積を同じにしてもよい。この場合、端子に不良が発生する可能性を低くし、信頼性を高く保ちながら、使用できる端子の数を増加させることができる。
　なお、外部端子４Ａ’および接続端子６５Ｂ’は、それぞれ２つ設けられている場合について説明したが、３つ以上であっても本発明に含まれる。
　また、接続端子６５Ｂ’が外部端子４Ａ’以外に接続され、外部端子４Ｂが接続端子６５Ａ以外に接続される場合も本発明に含まれる。
　また、枠体５内の配線５１，５１Ａ，５１Ｂ，５１Ｃ，５１Ａ’，５１Ｂ’，５２は、上述したように接続されていればよく、同一断面に存在していない場合も本発明に含まれる。
　また、接続端子６１と外部端子４とは、それぞれ対応する端子以外が接続される場合も本発明に含まれる。
　上述した各実施形態および各変形例について、例えば図２Ａおよび図２Ｂに示すように、主基板１の接続端子６１Ａは、半導体チップ２と対向する辺と平行方向の辺（つまり、第１の辺６２と平行方向の辺）が、他の接続端子６１よりも長い場合について説明したが、半導体チップ２と対向する辺と垂直方向の辺が、他の接続端子６１よりも長くなっていてもよい。以下、この場合について説明する。
　図２１Ａおよび図２１Ｂは、例えば第１の実施形態に係る電子部品パッケージの平面図である。図２１Ｃおよび図２１Ｄは本変形例に係る電子部品パッケージの平面図である。
　図２１Ｃおよび図２１Ｄに示すように、主基板１の辺のうち、半導体チップ２との距離が相対的に短い辺に配置された接続端子６１Ａは、他の接続端子６１よりも面積が大きくなっている。また、枠体５において、接続端子６１Ａに対向する位置に設けられた接続端子６５Ａは、他の接続端子６５よりも面積が大きくなっている。
　ここで、図２１Ａおよび図２１Ｂでは、面積が大きい接続端子６１Ａ，６５Ａは、半導体チップ２と対向する辺と平行方向の辺が長くなっているのに対して、図２１Ｃおよび図２１Ｄでは、接続端子６１Ａ，６５Ａは、半導体チップ２と対向する辺と垂直方向の辺が長くなっている。
　図２１Ｃおよび図２１Ｄに示すように、接続端子６１Ａ，６５Ａを形成することで、主基板１および枠体５の各辺に配置可能な端子の数を減らすことなく、接続部の面積を大きくすることができる。なお、この場合、接続端子６５Ａが配置される枠体５の辺の一部を、図２１Ｄの符号５Ｄで示すように太くすればよい。これにより、主基板１上において、半導体チップや電子部品を配置するスペースを極力広くすることができる。
　また、図２１Ｄにおいて、符号５Ｄで示した箇所以外の箇所の枠体５の幅を太くしたものも本発明に含まれる。
　また、上記各実施形態および各変形例において、半導体チップ２が、図２２に示すように、樹脂ペースト３２を介して主基板１に搭載され、ワイヤーボンド８１で接続される場合も本発明に含まれる。
　また、主基板１に実装される枠体５は、完全な枠型である必要はない。例えば、図２３Ａに示すように、複数の枠体５０を主基板１の各辺に沿って配置してもよい。また、図２３Ｂに示すように、枠体５は、例えば中央部に仕切り部５０’を有していてもよい。また、図２３Ｃに示すように、枠体５の辺の少なくとも一部には、切り欠き部５３が形成されていてもよい。これらいずれの場合も本発明に含まれる。
　また、上記各実施形態および各変形例において、枠体５の底面側と主面側とにおける幅は異なっていてもよい。
　本開示に係る電子部品パッケージは、例えば、小型化、高性能化、低コスト化が要求されるモバイル機器に搭載される電子部品パッケージにおいて有用である。
　１　　　　　　　　　　　　　　　主基板
　２，２Ａ，２Ｂ　　　　　　　　　半導体チップ
　３，３Ａ，３Ｂ，３１　　　　　　アンダーフィル
　４，４Ａ，４Ｂ，４Ａ’　　　　　外部端子
　５，５０　　　　　　　　　　　　枠体
　７，７Ａ，７Ｂ，７Ｂ’　　　　　接合金属
　８，８Ａ，８Ｂ　　　　　　　　　接合金属
　９　　　　　　　　　　　　　　　基板
　１０　　　　　　　　　　　　　　接合金属
　３２　　　　　　　　　　　　　　樹脂ペースト
　５０’　　　　　　　　　　　　　仕切り部
　５１，５１Ａ，５１Ｂ，５１Ｃ，
　　　　５１Ａ’，５１Ｂ’，５２　配線
　５３　　　　　　　　　　　　　　切り欠き部
　６１，６１Ａ，６１Ｂ，６１Ｂ’　接続端子
　６５，６５Ａ，６５Ｂ，６５Ｂ’　接続端子
　８１　ワイヤーボンド

Claims (15)

  1. 　主基板と、
    　前記主基板の主面上に設けられた第１の電子部品と、
    　前記主基板の主面と対向するように配置された枠体と、
    　前記主基板の主面上において、前記枠体の第１の辺に沿って配置された第１の接続端子と第２の接続端子とを備え、
    　前記第２の接続端子は、前記枠体の第１の辺における、前記第１の電子部品の辺の中点近傍に対向する位置に配置され、
    　前記第２の接続端子は前記第１の接続端子よりも面積が大きい
    ことを特徴とする電子部品パッケージ。
  2. 　前記第２の接続端子は、前記第１の辺と平行方向の辺が前記第１の接続端子よりも長い
    ことを特徴とする請求項１に記載の電子部品パッケージ。
  3. 　前記第２の接続端子は、前記第１の辺と垂直方向の辺が前記第１の接続端子よりも長い
    ことを特徴とする請求項１に記載の電子部品パッケージ。
  4. 　前記第１の辺の一部における、前記主基板の主面と前記枠体との間には、樹脂が充填されている
    ことを特徴とする請求項１～３のうちのいずれか１項に記載の電子部品パッケージ。
  5. 　前記第１の電子部品は、前記主基板の主面と前記枠体との間に充填された樹脂と同一の樹脂を介して前記主基板の主面上に配置されている
    ことを特徴とする請求項４に記載の電子部品パッケージ。
  6. 　前記主基板の主面上には第２の電子部品が設けられ、
    　前記第１の電子部品は前記第２の電子部品よりも面積が大きい
    ことを特徴とする請求項１～５のうちのいずれか１項に記載の電子部品パッケージ。
  7. 　前記第１の電子部品は、半導体チップである
    ことを特徴とする請求項１～６のうちのいずれか１項に記載の電子部品パッケージ。
  8. 　前記第２の接続端子に対向する位置における前記枠体の底面の辺の幅は、他の位置における前記枠体の底面の辺の幅よりも広い
    ことを特徴とする請求項１～７のうちのいずれか１項に記載の電子部品パッケージ。
  9. 　前記第２の接続端子は、ダミー端子である
    ことを特徴とする請求項１～８のうちのいずれか１項に記載の電子部品パッケージ。
  10. 　前記第２の接続端子は、グラウンド部に接続されている
    ことを特徴とする請求項１～９のうちのいずれか１項に記載の電子部品パッケージ。
  11. 　前記枠体の底面上には第１の外部端子及び第２の外部端子が配置され、
    　前記第２の外部端子は前記第２の接続端子と電気的に接続され、
    　前記第２の外部端子は前記第１の外部端子よりも面積が大きい
    ことを特徴とする請求項１～１０のうちのいずれか１項に記載の電子部品パッケージ。
  12. 　前記枠体の主面上には第３の外部端子及び第４の外部端子が配置され、
    　前記第４の外部端子は前記第３の外部端子よりも面積が大きい
    ことを特徴とする請求項１１に記載の電子部品パッケージ。
  13. 　前記第４の外部端子は、前記第２の外部端子と対向する位置に設けられている
    ことを特徴とする請求項１２に記載の電子部品パッケージ。
  14. 　前記第４の外部端子は、前記枠体の主面上において、当該主面上の辺のうち前記第１の辺と対向する辺の角部に設けられている
    ことを特徴とする請求項１２に記載の電子部品パッケージ。
  15. 　前記枠体の第１の辺は、前記枠体の各辺のうち前記第１の電子部品との距離が最も短い辺である
    ことを特徴とする請求項１～１４のうちのいずれか１項に記載の電子部品パッケージ。
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