JPWO2014128795A1 - 電子部品パッケージ - Google Patents

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Abstract

電子部品パッケージの小型化、高性能化を可能にしつつも信頼性を低下させない電子部品パッケージを提供する。電子部品パッケージは、主基板と、主基板の主面上に設けられた第１の電子部品と、主基板の主面と対向するように配置された枠体と、主基板の主面上において、枠体の第１の辺に沿って配置された第１の接続端子と第２の接続端子とを備え、第２の接続端子は、枠体の第１の辺における、第１の電子部品の辺の中点近傍に対向する位置に配置され、第２の接続端子は第１の接続端子よりも面積が大きい。

Description

本開示は、枠体を基板に実装した電子部品パッケージに関するものである。
従来、基板に電子部品を搭載したパッケージの一例として、電子部品と、外部端子を有する枠体とを基板に搭載した電子部品パッケージがある（例えば特許文献１参照）。
特開平７−０５０３５７号公報
しかしながら、従来構造では、主基板と枠体との間の接続部、特に主基板に搭載された半導体チップの辺に対向する箇所の応力が高くなるという問題が発生する。近年、電子部品パッケージが小型化する一方、高性能化が進み、搭載される電子部品が大型化したり、外部端子の数が増加したりするにつれて、この問題は顕著になり、電子部品パッケージの信頼性が低下してしまうおそれがある。
本開示は、上記課題に鑑みて、電子部品パッケージの小型化、高性能化を可能にしつつも信頼性を低下させない電子部品パッケージを提供することを目的とする。
上記課題を解決するため本発明によって次のような解決手段を講じた。すなわち、本開示の電子部品パッケージは、主基板と、主基板の主面上に設けられた第１の電子部品と、主基板の主面と対向するように配置された枠体と、主基板の主面上において、枠体の第１の辺に沿って配置された第１の接続端子と第２の接続端子とを備え、第２の接続端子は、枠体の第１の辺における、第１の電子部品の辺の中点近傍に対向する位置に配置され、第２の接続端子は第１の接続端子よりも面積が大きいことを特徴とする。
また、第２の接続端子は、第１の辺と平行方向の辺が第１の接続端子よりも長いことを特徴とする。
また、第２の接続端子は、第１の辺と垂直方向の辺が第１の接続端子よりも長いことを特徴とする。
また、第１の辺の一部における、主基板の主面と枠体との間には、樹脂が充填されていることを特徴とする。
また、第１の電子部品は、主基板の主面と枠体との間に充填された樹脂と同一の樹脂を介して主基板の主面上に配置されていることを特徴とする。
また、電子部品パッケージは、主基板の主面上には第２の電子部品が設けられ、第１の電子部品は第２の電子部品よりも面積が大きいことを特徴とする。
また、第１の電子部品は、半導体チップであることを特徴とする。
また、第２の接続端子に対向する位置における枠体の底面の辺の幅は、他の位置における枠体の底面の辺の幅よりも広いことを特徴とする。
また、第２の接続端子は、ダミー端子であることを特徴とする。
また、第２の接続端子は、グラウンド部に接続されていることを特徴とする。
また、枠体の底面上には第１の外部端子及び第２の外部端子が配置され、第２の外部端子は第２の接続端子と電気的に接続され、第２の外部端子は第１の外部端子よりも面積が大きいことを特徴とする。
また、電子部品パッケージは、枠体の主面上には第３の外部端子及び第４の外部端子が配置され、第４の外部端子は第３の外部端子よりも面積が大きいことを特徴とする。
また、第４の外部端子は、第２の外部端子と対向する位置に設けられていることを特徴とする。
また、第４の外部端子は、枠体の主面上において、当該主面上の辺のうち第１の辺と対向する辺の角部に設けられていることを特徴とする。
また、枠体の第１の辺は、枠体の各辺のうち第１の電子部品との距離が最も短い辺であることを特徴とする。
本開示によると、電子部品パッケージの小型化、高性能化を可能にしつつも信頼性を低下させない電子部品パッケージを提供することができる。
図１Ａは、第１の実施形態に係る電子部品パッケージの平面図である。 図１Ｂは、図１ＡにおけるＸ−Ｘ間の断面図である。 図１Ｃは、図１ＡにおけるＹ−Ｙ間の断面図である。 図２Ａは、図１Ａの電子部品パッケージの主基板の平面図である。 図２Ｂは、図１Ａ〜図１Ｃの電子部品パッケージの枠体の平面図である。 図３は、図１Ａ〜図１Ｃの電子部品パッケージを２次実装した場合の断面を示す模式図である。 図４Ａは、図１Ａ〜図１Ｃの電子部品パッケージの製造工程の一例を示す図である。 図４Ｂは、図１Ａ〜図１Ｃの電子部品パッケージの製造工程の一例を示す図である。 図４Ｃは、図１Ａ〜図１Ｃの電子部品パッケージの製造工程の一例を示す図である。 図５Ａは、図１Ａ〜図１Ｃの電子部品パッケージと比較するために、シミュレーションに用いた電子部品パッケージの平面図である。 図５Ｂは、図１Ａ〜図１Ｃの電子部品パッケージと比較するために、シミュレーションに用いた電子部品パッケージから枠体を省略した平面図である。 図５Ｃは、図１Ａ〜図１Ｃの電子部品パッケージと比較するために、シミュレーションに用いた電子部品パッケージの断面図である。 図６Ａは、図５Ｃに示す主基板１の接合金属７にかかる応力のシミュレーション結果を説明するための図である。 図６Ｂは、図５Ｃに示す枠体５の接合金属１０にかかる応力のシミュレーション結果を説明するための図である。 図７は、シミュレーション結果の詳細を示す図である。 図８Ａは、変形例１に係る電子部品パッケージの平面図である。 図８Ｂは、図８ＡにおけるＹ−Ｙ間の断面図である。 図９Ａは、図８Ａおよび図８Ｂの電子部品パッケージと比較するために、シミュレーションに用いた電子部品パッケージの平面図である。 図９Ｂは、図９Ａから枠体５を省略した電子部品パッケージの平面図である。 図１０は、図９Ａおよび図９Ｂの電子部品パッケージを用いたシミュレーション結果の詳細を示す図である。 図１１Ａは、変形例２に係る電子部品パッケージの平面図である。 図１１Ｂは、図１１ＡにおけるＸ−Ｘ間の断面図である。 図１１Ｃは、図１１ＡにおけるＹ−Ｙ間の断面図である。 図１２Ａは、図１１Ａ〜図１１Ｃの電子部品パッケージと比較するために、シミュレーションに用いた電子部品パッケージの平面図である。 図１２Ｂは、図１２Ａから枠体５を省略した平面図である。 図１３は、図１２Ｂの電子部品パッケージを用いたシミュレーション結果の詳細を示す図である。 図１４Ａは、変形例３に係る電子部品パッケージの平面図である。 図１４Ｂは、図１４ＡにおけるＸ−Ｘ間の断面図である。 図１４Ｃは、図１４ＡにおけるＹ−Ｙ間の断面図である。 図１５Ａは、図１４Ａ〜図１４Ｃの電子部品パッケージと比較するために、シミュレーションに用いた電子部品パッケージの平面図である。 図１５Ｂは、図１５Ａから枠体５を省略した平面図である。 図１６は、図１５Ａおよび図１５Ｂの電子部品パッケージを用いたシミュレーション結果の詳細を示す図である。 図１７Ａは、変形例４に係る電子部品パッケージの平面図である。 図１７Ｂは、図１７ＡにおけるＸ−Ｘ間の断面図である。 図１７Ｃは、図１７ＡにおけるＹ−Ｙ間の断面図である。 図１８は、第２の実施形態に係る電子部品パッケージの断面を示す模式図である。 図１９は、第３の実施形態に係る電子部品パッケージの断面を示す模式図である。 図２０は、第４の実施形態に係る電子部品パッケージの断面を示す模式図である。 図２１Ａは、第１の実施形態に係る電子部品パッケージの平面図である。 図２１Ｂは、第１の実施形態に係る電子部品パッケージの平面図である。 図２１Ｃは、変形例に係る電子部品パッケージの平面図である。 図２１Ｄは、変形例に係る電子部品パッケージの平面図である。 図２２は、変形例に係る電子部品パッケージの断面を示す模式図である。 図２３Ａは、変形例に係る電子部品パッケージの平面を示す模式図である。 図２３Ｂは、変形例に係る電子部品パッケージの平面を示す模式図である。 図２３Ｃは、変形例に係る電子部品パッケージの平面を示す模式図である。
以下、各実施形態において、主基板の片面のみに半導体チップを搭載する構造について説明するが、主基板の両面に半導体チップを搭載する場合も本発明に含まれる。また、各実施形態において、主基板に搭載する電子部品の一例として半導体チップを用いた場合について説明するが、他の電子部品を搭載する場合も本発明に含まれる。また、各実施形態における材料は一例であり、本発明に用いられる材料を制限するものではない。
＜第１の実施形態＞
第１の実施形態に係る電子部品パッケージの構造について、図１Ａ〜図３を用いて説明する。図１Ａは本実施形態に係る電子部品パッケージを外部端子側から見た平面図である。図１Ｂは、図１ＡにおけるＸ−Ｘ間の断面図であり、図１Ｃは、図１ＡにおけるＹ−Ｙ間の断面図である。
本実施形態の電子部品パッケージにおいて、第１の電子部品である半導体チップ２は接合金属８を介して主基板１上に搭載されており、主基板１と半導体チップ２との間にはアンダーフィル３が注入されている。また、主基板１と枠体５とは互いの主面が対向するようにして配置されている。
主基板１は、例えば樹脂、セラミック、あるいはＳｉ等で形成され、厚さは２０μｍ〜１０００μｍである。また、主基板１は、一辺の長さが２ｍｍ〜５０ｍｍ程度の矩形である。図１Ａ〜図３には図示していないが、主基板１には、配線や回路が形成される場合がある。
半導体チップ２は、一辺の長さが１ｍｍ〜３０ｍｍ程度の矩形であり、厚さが１０μｍ〜８００μｍである。本実施形態の説明では、半導体チップ２の形状を正方形として説明する。
接合金属８は、例えばはんだ等で形成され、直径は５μｍ〜３００μｍである。図２Ａおよび図２Ｂには図示していないが、半導体チップ２および主基板１はそれぞれ端子を有しており、この端子によって接合金属８が半導体チップ２および主基板１に接続されている。
アンダーフィル３は、例えば樹脂等で形成されており、半導体チップ２と主基板１との間に充填されている。
また、主基板１の主面上には、主基板１の各辺に沿って第１の接続端子としての接続端子６１が複数配置されている。枠体５の底面上には、枠体５の各辺に沿って第１の外部端子としての外部端子４が複数配置されている。また、枠体５の主面上には、枠体５の各辺に沿って配置され、外部端子４と主基板１の接続端子６１とを接続する第３の外部端子としての接続端子６５が複数形成されている。各接続端子６１と各接続端子６５とは、接合金属７を介して接続されており、これにより、枠体５が主基板１に搭載される。
接続端子６１，６５および外部端子４は、例えばＣｕ，Ｎｉ，Ａｕ等で形成され、一辺の長さが１０μｍ〜１０００μｍの矩形であり、厚さが１μｍ〜５０μｍである。接合金属７は、例えばはんだ等で形成され、厚さは２μｍ〜１０００μｍである。
枠体５は、例えば樹脂、セラミック、あるいはＳｉ等で形成され、厚さは２０μｍ〜１５００μｍである。図１Ａ〜図３では省略するが、枠体５の内部において、配線または貫通電極等により外部端子４と接続端子６５とが接続されている。なお、対向する外部端子４と接続端子６５とを接続するだけでなく、対向しない外部端子４と接続端子６５とが接続される場合もある。
ここで、枠体５の底面上において、枠体５の各辺のうち、半導体チップ２との距離が最も短い辺の中央部に配置される外部端子４を外部端子４Ａ（第２の外部端子）とする。また、枠体５の主面上において、枠体５の各辺のうち、半導体チップ２との距離が最も短い辺の中央部に配置される接続端子６５を接続端子６５Ａ（第４の外部端子）とする。また、主基板１の各辺のうち半導体チップ２との距離が最も短い辺である第１の辺６２の中央部に配置される接続端子６１を接続端子６１Ａ（第２の接続端子）とする。また、接合金属７のうち、接続端子６１Ａと接続端子６５Ａとの間に配置されるものを接合金属７Ａとする。外部端子４Ａと、接続端子６１Ａと、接続端子６５Ａと、接合金属７とはそれぞれ対向しており、平面視で重なるようにして配置されている。そして、外部端子４Ａは他の外部端子４、接続端子６１Ａは他の接続端子６１、接続端子６５Ａは他の接続端子６５、接合金属７Ａは他の接合金属７よりも、それぞれ、面積が大きくなっている。
ここでより詳細には、外部端子４Ａを配置する位置としては、半導体チップ２の辺の中点近傍に対向する位置であることが好ましい。これは、後述するシミュレーション結果に示すとおり、半導体チップ２の辺の中点近傍に対向する位置に存在する外部端子に対して、応力が強くかかるためである。また同様に、接続端子６５Ａや、接続端子６１Ａ、接合金属７Ａを配置する位置も、半導体チップ２の辺の中点近傍に対向する位置であることが好ましい。これらは以下で説明する各変形例においても同様である。
また、上述の通り、外部端子４は、枠体５の底面上で、枠体５の各辺のうち、少なくとも半導体チップ２との距離が最も近い辺において、半導体チップ２の辺の中点近傍に対向する位置に配置されていることが好ましいが、半導体チップ２のその他の辺の中点近傍に対向する位置に配置されていても良い。これは、後述するシミュレーション結果に示すとおり、枠体５の各辺のうち半導体チップ２との距離が最も近い辺以外の辺において、半導体チップ２の辺の中点近傍に対向する位置に存在する外部端子に対しても、応力は発生しているためである。同様に、接続端子６５Ａや、接続端子６１Ａ、接合金属７Ａも、枠体５の各辺のうち半導体チップ２との距離が最も近い辺以外の辺において、半導体チップ２の辺の中点近傍に対向する位置に配置しても良い。これらは以下で説明する各変形例においても同様である。
図２Ａは、本実施形態に係る電子部品パッケージに含まれる主基板の主面の平面図である。図２Ｂは、本実施形態に係る電子部品パッケージに含まれる枠体の主面の平面図である。
図２Ａおよび図２Ｂに示すように、主基板１の接続端子６１Ａは、第１の辺６２と平行方向の辺が、他の接続端子６１よりも長くなっており、他の接続端子６１よりも面積が大きくなっている。また、枠体５の接続端子６５Ａは、他の接続端子６５よりも面積が大きくなっている。
図３は、図１Ａ〜図１Ｃの電子部品パッケージを２次実装した場合の断面図である。図３において、電子部品パッケージは、外部端子４上に形成された接合金属１０により基板９に実装されている。接合金属１０は、例えばはんだ等で形成され、厚さは２μｍ〜１０００μｍである。基板９は、例えば樹脂、セラミック、Ｓｉ等で形成され、厚さは５０μｍ〜４０００μｍである。なお、図示しないが、基板９には、配線や回路が配置される場合がある。
次に、本実施形態に係る電子部品パッケージの製造方法の一例について、図４Ａ〜図４Ｃを用いて説明する。
まず、図４Ａに示すように、主基板１に形成された接続端子６１上に、例えば印刷法を用いて接合金属７を形成する。この時、半導体チップ２と主基板１とを接続するための接合金属８を接合金属７と同時に形成する場合もある。
次に、図４Ｂに示すように、主基板１に接合金属８を形成し、接合金属７に枠体５と外部端子４とをこの順で形成する。また、接合金属８に半導体チップ２を実装する。
最後に、図４Ｃに示すように、主基板１と半導体チップ２の間にアンダーフィル３を充填し、熱を印加し硬化収縮させる。
なお、本発明は製造方法により制限されない。
以下、本実施形態に係る電子部品パッケージと比較するために、２次実装された別の電子部品パッケージの接続部にかかる応力のシミュレーションを行った結果について図５Ａ〜図７を用いて説明する。
図５Ａ〜図５Ｃは、シミュレーションを行った電子部品パッケージの概略図である。図５Ａはシミュレーションを行った電子部品パッケージの平面図であり、図５Ｂは電子部品パッケージから枠体を省略した場合の平面図である。図５Ｃは電子部品パッケージを基板に２次実装した場合の断面の概略図である。
図５Ａ〜図５Ｃに示す電子部品パッケージは、外部端子４、主基板１の接続端子６１、枠体５の接続端子６５、接合金属７、および接合金属１０が、それぞれ、同じ大きさである点で、本実施形態に係る電子部品パッケージと異なる。なお、半導体チップ２の形状は正方形である。
図６Ａおよび図６Ｂは、シミュレーション結果を説明するための図である。図６Ａは、図５Ｃに示す主基板１の接合金属７にかかる応力のシミュレーション結果を説明するための図、図６Ｂは、図５Ｃに示す枠体５の接合金属１０にかかる応力のシミュレーション結果を説明するための図である。
図６Ａおよび図６Ｂの上段は、接続部の端子（図６Ａは接続端子６１、図６Ｂは外部端子４）に番号を示した図で、それぞれ、左辺、下辺、右辺、上辺に、矢印で示す順に１から１２の番号をつけている。また、各辺の最初と最後の端子には２つの番号が付されており、例えば、左辺の１番と上辺の１２番は同じ端子である。そして、下段のグラフについて、横軸は各辺の端子（図６Ａは接続端子６１に接続される接合金属７、図６Ｂは外部端子４に接続される接合金属１０）に対応する番号、縦軸は左辺の１番の端子（図６Ａは接合金属７、図６Ｂは接合金属１０）にかかる応力で正規化した場合の、各接合金属７および各接合金属１０にかかる応力をそれぞれ示している。つまり、図６Ａおよび図６Ｂにおいて、接続端子６１に付された番号はそれぞれの接合金属７に対応し、外部端子４に付された番号はそれぞれの接合金属１０に対応している。
図６Ａの下段のグラフによると、接合金属７にかかる応力のシミュレーション結果は、主基板１の各辺の中央部付近に応力値が最大になる箇所があることを示している。より詳細には、主基板１の各辺における、半導体チップ２の辺の中点近傍に対向する位置で応力値が最大となっていると考えられる。また、各辺の応力を比較すると、最大の応力が発生している右辺と最小の応力が発生している左辺との差が大きいことがわかる。
図６Ｂの下段のグラフによると、接合金属１０にかかる応力のシミュレーション結果は、枠体５の各辺の角部付近に応力値が最大になる箇所があり、各辺の応力差は、図６Ａの下段のグラフに比べて小さいことがわかる。また、接合金属７にかかる応力と接合金属１０にかかる応力を比較すると、応力の最大値は接合金属７にかかる応力の方が接合金属１０にかかる応力よりも大きいことがわかる。
図７は、シミュレーション結果を詳細に確認するための図であり、図６Ａの上段の主基板１の各辺に、図６Ａの下段に示す各辺のグラフを対応させたものである。図７において、縦軸は、左辺の１番の接合金属７にかかる応力で正規化した場合の各接合金属７にかかる応力を示している。図７に示すように、主基板１の各辺において半導体チップ２の辺と対向している箇所の応力が上昇していることがわかる。より詳細には、主基板１の各辺における、半導体チップ２の辺の中点近傍に対向する位置で応力値が最大となっていると考えられる。また、主基板１の各辺のうち、半導体チップ２に最も近い右辺に対応する接合金属７にかかる応力が高く、さらに右辺の中央部と対応する接合金属７にかかる応力が最も高いことがわかる。この半導体チップ２の辺と対向している箇所における応力が上昇しているのは、線膨張係数が大きい、主基板１およびアンダーフィル３の収縮を、線膨張係数が小さくて硬い半導体チップ２が妨げることにより発生する力が、接合金属７に伝わっているためである。そのため、半導体チップ２に最も近い右辺の中央部に位置する接続部の応力が高くなる。また、半導体チップ２の端部では、端部から見て辺の中央部と反対側は半導体チップ２による妨げがないので、上述した力は小さくなり、半導体チップ２の端部から辺の中央部に向かって発生する力が大きくなる。
したがって、図１Ａ〜図１Ｃに示すように、外部端子４Ａ、接続端子６５Ａ、接続端子６１Ａ、および接合金属７Ａの面積を、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、および他の接合金属７よりも大きくすることで、上述した力が大きくなる箇所に対応する接続部の面積を大きくすることになるため、応力を緩和することができ信頼性を向上することができる。
−変形例１−
次に上述した実施形態の変形例として半導体チップ２が長方形である場合について図８Ａおよび図８Ｂを用いて説明する。ここでは、半導体チップ２が正方形である場合との差異を中心に説明する。
図８Ａは、本変形例に係る電子部品パッケージを外部端子側から見た平面図である。図８Ｂは、図８ＡにおけるＹ−Ｙ間の断面図である。
半導体チップ２の長辺のうち枠体５に最も近い辺に対向する外部端子４Ａ、枠体５を介して外部端子４Ａと対向する接続端子６５Ａ、接続端子６５Ａと対向する接続端子６１Ａ、接続端子６５Ａと接続端子６１Ａとの間に形成される接合金属７Ａは、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、および他の接合金属７よりも面積が大きくなっている。なお、図８Ｂでは省略するが、外部端子４は接合金属１０、外部端子４Ａは接合金属１０Ａを介して基板９に接続される（図３参照）。
次に、半導体チップ２が長方形である、別の電子部品パッケージの接続部にかかる応力のシミュレーションを行った結果について図９Ａおよび図９Ｂを用いて説明する。
図９Ａは、シミュレーションを行った電子部品パッケージを外部端子側から見た平面図であり、図９Ｂは、図９Ａから枠体５を省略した平面図である。
図９Ａおよび図９Ｂにおいて、外部端子４、主基板１の接続端子６１、図示されていない枠体５の接続端子６５、接続端子６１と接続端子６５との間に形成される接合金属７、および外部端子４に接続される接合金属１０は、それぞれ、同じ大きさである点が、本変形例の構成と異なる。なお、図９Ａおよび図９Ｂの電子部品パッケージには図示しないが、外部端子４には接合金属１０が接続され、接合金属１０には基板９が接続されている（図５Ｃ参照）。
本変形例において、シミュレーション結果としての、図６Ａおよび図６Ｂの下段に相当するグラフは省略するが、半導体チップ２が長方形の場合であっても、接合金属７にかかる応力と接合金属１０にかかる応力を比較すると、接合金属７にかかる応力の最大値の方が大きい。
図１０は、このシミュレーション結果を詳細に確認するための図である。図１０において、縦軸は、左辺の１番の接合金属７にかかる応力で正規化した場合の各接合金属７にかかる応力を示している。各辺に対応するグラフにおいて、半導体チップ２の辺と対応している箇所の応力が上昇しているのがわかる。また、半導体チップ２の長辺に最も近い右辺に対応する接合金属７にかかる応力が高く、さらにその辺の中央部に対応する接合金属７にかかる応力が最も高いことがわかる。より詳細には、主基板１の右辺における、半導体チップ２の辺の中点近傍に対向する位置で応力値が最大となっている。これは、半導体チップ２の長辺における半導体チップ２の端部から中央部までの距離が、半導体チップ２の短辺におけるそれよりも長くなるためである。
したがって、図８Ａおよび図８Ｂに示すように、半導体チップ２の長辺と対向する枠体５の辺の中央部の外部端子４Ａ、枠体５を介して外部端子４Ａと対向する接続端子６５Ａ、接続端子６５Ａに対向する接続端子６１Ａ、および接続端子６１Ａ，６５Ａ間に形成される接合金属７Ａの面積が、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、および他の接合金属７よりも大きくなっていることで、発生する力が大きい箇所に対応する接続部の面積を大きくすることになるため、応力を緩和することができ信頼性を向上することができる。
なお、第１の実施形態および本変形例では、効果が最も高い場合を説明するために、半導体チップ２との距離が最も近い右辺の中央部近傍の接続部の面積を大きくしているが、半導体チップ２との距離が相対的に短い辺における接続部の面積を大きくしてもよい。また、半導体チップ２の辺と対向している各箇所の接続部の面積を大きくしてもよい。主基板１および枠体５の各辺のうち、半導体チップ２の辺と対向している箇所は、他の箇所と比較して、発生する力は大きくなっているので、当該箇所の接続部の面積を大きくすると信頼性を向上させる効果があり、本発明に含まれる。
また、主基板１および枠体５の各辺のうち、半導体チップ２の辺と対向している箇所において、少なくとも１つの接続部の面積が大きくなっていればよい。つまり、半導体チップ２の辺と対向していない箇所の接続部の面積が大きい場合も本発明に含まれる。
−変形例２−
別の変形例として、複数の半導体チップ２Ａ，２Ｂが搭載されている場合について図１１Ａ〜図１１Ｃおよび図１２Ａ、図１２Ｂを用いて説明する。本変形例では、半導体チップが１つの場合との差異を中心に説明する。
図１１Ａは、本変形例に係る電子部品パッケージを外部端子側から見た場合の平面図である。図１１Ｂは、図１１ＡにおけるＸ−Ｘ間の断面図であり、図１１Ｃは、図１１ＡにおけるＹ−Ｙ間の断面図である。
半導体チップ２Ａは接合金属８Ａを、半導体チップ２Ｂは接合金属８Ｂを介して、主基板１上に搭載されている。主基板１と半導体チップ２Ａとの間にはアンダーフィル３Ａ、主基板１と半導体チップ２Ｂとの間にはアンダーフィル３Ｂが注入されている。半導体チップ２Ｂは、半導体チップ２Ａよりも枠体５に近い位置に配置されている。
また、本変形例に係る電子部品パッケージでは、半導体チップ２Ｂと対向する枠体５の外部端子４Ａ、枠体５を介して外部端子４Ａと対向する接続端子６５Ａ、接続端子６５Ａと対向する接続端子６１Ａ、および接続端子６５Ａと接続端子６１Ａとの間に形成される接合金属７Ａは、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、および他の接合金属７よりも面積が大きくなっている。
次に、複数の半導体チップ２Ａ，２Ｂを搭載した、別の電子部品パッケージの接続部にかかる応力のシミュレーションを行った結果について図１２Ａおよび図１２Ｂを用いて説明する。
図１２Ａは、シミュレーションを行った電子部品パッケージを外部端子側から見た平面図であり、図１２Ｂは、図１２Ａから枠体５を省略した平面図である。
図１２Ａおよび図１２Ｂにおいて、外部端子４、主基板１の接続端子６１、図示されていない枠体５の接続端子６５、接続端子６１および接続端子６５の間に形成される接合金属７、外部端子４に接続される接合金属１０は、それぞれ、同じ大きさである点が、本変形例の構成と異なる。なお、図１２Ａおよび図１２Ｂの電子部品パッケージには図示しないが、外部端子４には接合金属１０が接続され、接合金属１０には基板９が接続されている（図５Ｃ参照）。
本変形例において、シミュレーション結果としての、図６Ａおよび図６Ｂの下段に相当するグラフは省略するが、複数の半導体チップ２Ａ，２Ｂを搭載した場合であっても、接合金属７にかかる応力と接合金属１０にかかる応力を比較すると、接合金属７にかかる応力の最大値の方が大きい。
図１３は、このシミュレーション結果を詳細に確認するための図である。図１３において、縦軸は、左辺の１番の接合金属７にかかる応力で正規化した場合の各接合金属７にかかる応力を示している。各辺に対応するグラフにおいて、半導体チップ２Ａ，２Ｂの辺と対応している箇所の応力が上昇しているのがわかる。
また、半導体チップ２Ｂに最も近い右辺に対応する接合金属７の応力が高く、特に半導体チップ２Ｂに対応する箇所の接合金属７の応力が最も高い。
したがって、図１１Ａ〜図１１Ｃに示すように、枠体５の辺のうち、半導体チップ２Ｂとの距離が最も短い辺において、半導体チップ２Ｂに対向する箇所の接続部の面積を大きくすれば、当該箇所にかかる応力を緩和することができ信頼性を向上することができる。より詳細には、主基板１の右辺における、半導体チップ２Ｂの辺の中点近傍に対向する位置に存在する接続部の面積を大きくすることが好ましい。
なお、本変形例では、効果が最も高い場合を説明するために、図１１Ａ〜図１１Ｃに示すように、枠体５の辺うち、半導体チップ２Ｂとの距離が最も短い右辺の中央部近傍の接続部の面積を大きくしている。これ以外にも、半導体チップ２Ｂの辺のうち、半導体チップ２Ａよりも枠体５に近い辺と対向する枠体５の辺における接続部の面積を大きくしてもよい。この接続部では、他の箇所と比較して発生する力は大きくなっているので、接続部の面積を大きくすると信頼性を向上させる効果はあり、本発明に含まれる。
−変形例３−
さらに変形例として面積の異なる複数の半導体チップ２Ａ，２Ｂが搭載されている場合について図１４Ａ〜図１６を用いて説明する。ここでは、変形例２との差異を中心に説明する。
図１４Ａは、本変形例に係る電子部品パッケージを外部端子側から見た場合の平面図である。図１４Ｂは、図１４ＡにおけるＸ−Ｘ間の断面図であり、図１４Ｃは、図１４ＡにおけるＹ−Ｙ間の断面図である。
本変形例に係る電子部品パッケージでは、半導体チップ２Ｂの面積は、半導体チップ２Ａの面積よりも大きい。そして、面積が大きい半導体チップ２Ｂと対向する枠体５の外部端子４Ａ、枠体５を介して外部端子４Ａと対向する接続端子６５Ａ、接続端子６５Ａと対向する接続端子６１Ａ、および接続端子６５Ａと接続端子６１Ａとの間に形成される接合金属７Ａは、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、他の接合金属７よりも面積が大きくなっている。
次に、面積の異なる複数の半導体チップ２Ａ，２Ｂを搭載した、別の電子部品パッケージの接続部にかかる応力のシミュレーションを行った結果について図１５Ａ，図１５Ｂおよび図１６を用いて説明する。
図１５Ａは、シミュレーションを行った電子部品パッケージを外部端子側から見た平面図であり、図１５Ｂは、図１５Ａから枠体５を省略した平面図である。
図１５Ａおよび図１５Ｂにおいて、外部端子４、主基板１の接続端子６１、図示されていない枠体５の接続端子６５、接続端子６１と接続端子６５との間に形成される接合金属７、および外部端子４に接続される接合金属１０は、それぞれ、同じ大きさである点が、本変形例の構成と異なる。なお、図１５Ａおよび図１５Ｂの電子部品パッケージには図示しないが、外部端子４には接合金属１０が接続され、接合金属１０には基板９が接続されている（図５Ｃ参照）。
本変形例においても、変形例２と同様に、接合金属７にかかる応力と接合金属１０にかかる応力を比較すると、接合金属７にかかる応力の最大値の方が大きくなる。
図１６は、シミュレーション結果を詳細に確認するための図である。縦軸は、図１３と同じものを示す。図１６に示すように、各辺に対応するグラフにおいて、半導体チップ２Ａ，２Ｂの辺と対応している箇所の応力が上昇しているのがわかる。また、面積が大きい半導体チップ２Ｂの長辺で枠体５に近い右辺に対応する接合金属７の応力が高く、特に、その右辺の中央部に対応する接合金属７の応力が最も高い。
したがって、図１４Ａ〜図１４Ｃに示すように、枠体５の辺のうち、半導体チップ２Ｂとの距離が最も短い辺において、半導体チップ２Ｂに対向する箇所の接続部の面積を大きくすれば、当該箇所にかかる応力を緩和することができ信頼性を向上することができる。より詳細には、枠体５の右辺における、半導体チップ２Ｂの辺の中点近傍に対向する位置に存在する接続部の面積を大きくすれば良い。
なお、本変形例では、効果が最も高い場合を説明するために、図１４Ａ〜図１４Ｃに示すように、枠体５の辺うち、半導体チップ２Ｂとの距離が最も短い右辺の中央部近傍の接続部の面積を大きくしている。これ以外にも、半導体チップ２Ｂの辺のうち、半導体チップ２Ａの辺よりも長い辺で、かつ枠体５に近い辺と対向する枠体５の辺における接続部の面積を大きくしてもよい。この接続部では、他の箇所と比較して発生する力は大きくなっているので、接続部の面積を大きくすると信頼性を向上させる効果はあり、本発明に含まれる。
また、変形例２および変形例３において、半導体チップ２Ｂの辺と対向している箇所の少なくとも１つの接続部の面積が他の接続部の面積よりも大きくなっていればよい。つまり、半導体チップ２Ｂの辺と対向していない箇所の接続部の面積が大きい場合も本発明に含まれる。
また、変形例２および変形例３において、複数の半導体チップとして、３つ以上の半導体チップを搭載した場合であっても本発明に含まれる。
また、変形例３において、複数の半導体チップの面積がそれぞれ異なり、さらに複数の半導体チップと枠体５との距離もそれぞれ異なる場合、面積や距離の違いによって、どの箇所の接続部の面積を大きくするかは任意である。例えば、距離が長くて面積が大きい半導体チップの辺に対応している箇所の接続部の面積が大きい場合や、距離が短くて面積が小さい半導体チップの辺に対応している箇所の接続部の面積が大きい場合などである。このような場合でも本発明に含まれる。
−変形例４−
図１７Ａ〜図１７Ｃは、変形例４に係る電子部品パッケージの平面および断面を示す模式図である。なお、図１７Ａでは、半導体チップ２の形状が正方形であるが、長方形であってもよい。本変形例では、図１Ａとの差を中心に説明する。
図１７Ａは、本変形例に係る電子部品パッケージを外部端子側から見た場合の平面図である。図１７Ｂは、図１７ＡにおけるＸ−Ｘ間の断面図であり、図１７Ｃは、図１７ＡにおけるＹ−Ｙ間の断面図である。
主基板１上には、接合金属８を介して半導体チップ２が搭載されている。また、外部端子４Ａ、枠体５を介して外部端子４Ａと対向する接続端子６５Ａ、接続端子６５Ａと対向する接続端子６１Ａ、および接続端子６５Ａと接続端子６１Ａとの間に形成される接合金属７Ａは、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、および他の接合金属７よりも面積が大きくなっている。そして、主基板１と半導体チップ２との間から、主基板１の接続端子６１Ａを含むエリアと枠体５の接続端子６５Ａを含むエリアとの間にかけて、アンダーフィル３１が注入されている。
このように、本変形例では、接続部の面積を大きくしている、接続端子６１Ａ、接続端子６５Ａ、および接合金属７Ａを含む範囲にアンダーフィル３１が注入されているため、応力が特に大きくかかる接続部の補強が可能となる。したがって、電子部品パッケージのさらなる信頼性の向上が可能である。また、主基板１と半導体チップ２との間のアンダーフィル３１と、主基板１の接続端子６１Ａを含むエリアと枠体５の接続端子６５Ａを含むエリアとの間のアンダーフィル３１とが同一であるため、アンダーフィル３１を一括して形成することができ、これらアンダーフィル３１を別々に形成する場合よりもコストを抑えることができる。
なお、アンダーフィル３１は、面積が大きい接続部を含む、枠体５と主基板１との間の辺全体に注入されていても本発明に含まれる。
また、アンダーフィル３１は、主基板１と半導体チップ２との間から、主基板１の接続端子６１Ａを含むエリアと枠体５の接続端子６５Ａを含むエリアとの間に連続している必要はない。主基板１と枠体５との間の少なくとも一部にアンダーフィル３１が注入されていれば効果があるため本発明に含まれる。
また、主基板１と半導体チップ２との間のアンダーフィル３１と、主基板１の接続端子６１Ａを含むエリアと枠体５の接続端子６５Ａを含むエリアとの間のアンダーフィル３１とは、異なる樹脂であっても本発明に含まれる。
＜第２の実施形態＞
図１８は、第２の実施形態に係る電子部品パッケージの断面を示す模式図である。本実施形態に係る電子部品パッケージにおいて、枠体５の外部端子４Ａ、枠体５を介して外部端子４Ａと対向する接続端子６５Ａ、接続端子６５Ａと対向する主基板１の接続端子６１Ａ、および接続端子６１Ａと接続端子６５Ａとの間に形成された接合金属７Ａは、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、および他の接合金属７よりも面積が大きくなっている。つまり、図１８は、これら接続部の面積が大きくなっている箇所の断面図である。
外部端子４と外部端子４に対応する接続端子６５とは、枠体５の内部に設けられた配線５１によって接続されている。一方、外部端子４Ａと接続端子６５Ａとは、枠体５の内部に設けられ、配線５１よりも太い配線５１Ａによって接続されている。
なお、図示しないが、接続端子６１Ａはダミー端子であるか、あるいは接続端子６１Ａはグラウンド部に接続されている。
応力を緩和するために、接続端子６１Ａ、接続端子６５Ａ、接合金属７Ａ、および外部端子４Ａの面積を大きくしているが、応力を緩和しても、当該箇所には不良が発生する可能性がある。そこで、接続端子６１Ａをダミー端子にすると、不良が発生しても電気特性に問題は発生しないため、電子部品パッケージの信頼性が向上する。
また、面積を大きくしている接続部がグラウンド部に接続されている場合、グラウンド部には複数の端子が接続されるため、接続部が受けるダメージの影響を小さくすることができ、電子部品パッケージの信頼性が向上する。
また、外部端子４Ａの面積を大きくすることで、接続端子６５Ａと外部端子４Ａとを太い配線５１Ａで接続することができる。その結果、接続端子６１Ａが、グラウンド部に接続されている場合にはグラウンドを強化でき、信号配線に接続されている場合には信号を強化することができる。
なお、配線５１，５１Ａは、同一断面に位置している必要はない。配線５１は、接続端子６１と接続端子４とを接続していればよく、配線５１Ａは、面積が大きくなっている接続端子を接続していればよい。この場合も本発明に含まれる。
また、接続端子６１と外部端子４とは、互いに対応する端子同士以外が接続される場合も本発明に含まれる。
＜第３の実施形態＞
図１９は、第３の実施形態に係る電子部品パッケージの断面を示す模式図である。本実施形態では、主に第２の実施形態との差異について説明する。
図１９に示すように、本実施形態に係る電子部品パッケージにおいて、主基板１の角部に設けられた接続端子６１Ｂ、接続端子６１Ｂに対向し枠体５の角部に設けられた接続端子６５Ｂ、接続端子６１Ｂと接続端子６５Ｂとの間に形成された接合金属７Ｂ、および枠体５を介して接続端子６５Ｂと対向する外部端子４Ｂのそれぞれの面積が、他の接続端子６１、他の接続端子６５、他の接合金属７、および他の外部端子４よりも大きくなっている。
枠体５内の配線５２は、図１９に示す断面とは異なる位置に形成されており、接続端子６５と外部端子４とを接続している。接続端子６５Ａと外部端子４Ｂは配線５１Ａ，５１Ｂ，５１Ｃを介して接続されている。なお、図１９では一部省略しているが、接続端子６５Ｂは外部端子４Ａに接続されている。
枠体５の角部に位置する外部端子には大きな力が発生するため、この外部端子の面積を大きくした場合でも不良が発生しやすい。一方、枠体５と主基板１との間では、半導体チップの辺に対応する箇所における接続部の面積を大きくした場合でも不良が発生しやすい。したがって、不良が発生しやすい箇所である、接続端子６５Ａと外部端子４Ｂとを接続することにより、それぞれ、接続端子６５Ａを他の外部端子４、および外部端子４Ｂを他の接続端子６５に接続する場合と比較して、不良が発生しやすい接続端子と外部端子の組合せを減らすことができる。不良が発生しやすい組合せの端子は、不良が発生する可能性が高い場合、ダミー端子やグランド部に接続することになるため、不良が発生しやすい接続端子と外部端子の組合せが減ることにより、信号線等のように任意に使用できる接続端子と外部端子の組合せを増やすことができる。
なお、外部端子４Ｂ、接続端子６５Ｂ、接続端子６１Ｂ、接合金属７Ｂの面積が、それぞれ、他の外部端子４、他の接続端子６５、他の接続端子６１、他の接合金属７の面積と同じ場合も本発明に含まれる。
また、接続端子６５Ｂが外部端子４Ｂ以外に接続され、外部端子４Ａが接続端子６５Ａ以外に接続される場合は、接続端子６５Ｂが外部端子４Ａに接続されない場合も本発明に含まれる。
また、枠体５内の配線５１，５１Ａ，５１Ｂ，５１Ｃ，５２は、上述したように接続されていればよく、同一断面に存在していない場合も本発明に含まれる。
また、接続端子６１と外部端子４とはそれぞれ、互いに対応する端子以外に接続される場合も本発明に含まれる。
＜第４の実施形態＞
図２０は、第４の実施形態に係る電子部品パッケージの断面を示す模式図である。本実施形態では、主に第３の実施形態との差異について説明する。
図２０に示すように、本実施形態に係る電子部品パッケージにおいて、枠体５の角部に設けられた外部端子４Ｂの面積は、他の外部端子４よりも大きくなっている。また、主基板１の角部に設けられた接続端子６１Ｂ’、接続端子６１Ｂ’に対向し枠体５の角部に設けられた接続端子６５Ｂ’、枠体５を介して接続端子６５Ａと対向する外部端子４Ａ’は、それぞれ、他の接続端子６１、他の接続端子６５、他の外部端子４と同じ面積であり、２つずつ設けられている。
外部端子４と接続端子６５とは、枠体５内の配線５１によって接続されている。枠体５内の配線５２，５１Ａ’，５１Ｂ’は、図２０に示す断面とは異なる位置に形成されている。
接続端子６５Ａと外部端子４Ｂとは、配線５１Ａ，５１Ｂ，５１Ｃを介して接続されている。また、図では一部省略しているが、接続端子６５Ｂ’は外部端子４Ａ’に接続されている。
枠体５と主基板１との間において半導体チップの辺に対応する箇所の接続部にかかる力、および枠体５の角部に位置する外部端子４Ｂにかかる力は大きいが、この接続部にかかる力および外部端子４Ｂのそれぞれにかかる力は、枠体５と主基板１との間の他の箇所の接続部にかかる力および他の外部端子４にかかる力よりも大きくなるわけではない。したがって、枠体５と主基板１との間の他の箇所の接続部および他の外部端子４の面積を同じにしてもよい。この場合、端子に不良が発生する可能性を低くし、信頼性を高く保ちながら、使用できる端子の数を増加させることができる。
なお、外部端子４Ａ’および接続端子６５Ｂ’は、それぞれ２つ設けられている場合について説明したが、３つ以上であっても本発明に含まれる。
また、接続端子６５Ｂ’が外部端子４Ａ’以外に接続され、外部端子４Ｂが接続端子６５Ａ以外に接続される場合も本発明に含まれる。
また、枠体５内の配線５１，５１Ａ，５１Ｂ，５１Ｃ，５１Ａ’，５１Ｂ’，５２は、上述したように接続されていればよく、同一断面に存在していない場合も本発明に含まれる。
また、接続端子６１と外部端子４とは、それぞれ対応する端子以外が接続される場合も本発明に含まれる。
上述した各実施形態および各変形例について、例えば図２Ａおよび図２Ｂに示すように、主基板１の接続端子６１Ａは、半導体チップ２と対向する辺と平行方向の辺（つまり、第１の辺６２と平行方向の辺）が、他の接続端子６１よりも長い場合について説明したが、半導体チップ２と対向する辺と垂直方向の辺が、他の接続端子６１よりも長くなっていてもよい。以下、この場合について説明する。
図２１Ａおよび図２１Ｂは、例えば第１の実施形態に係る電子部品パッケージの平面図である。図２１Ｃおよび図２１Ｄは本変形例に係る電子部品パッケージの平面図である。
図２１Ｃおよび図２１Ｄに示すように、主基板１の辺のうち、半導体チップ２との距離が相対的に短い辺に配置された接続端子６１Ａは、他の接続端子６１よりも面積が大きくなっている。また、枠体５において、接続端子６１Ａに対向する位置に設けられた接続端子６５Ａは、他の接続端子６５よりも面積が大きくなっている。
ここで、図２１Ａおよび図２１Ｂでは、面積が大きい接続端子６１Ａ，６５Ａは、半導体チップ２と対向する辺と平行方向の辺が長くなっているのに対して、図２１Ｃおよび図２１Ｄでは、接続端子６１Ａ，６５Ａは、半導体チップ２と対向する辺と垂直方向の辺が長くなっている。
図２１Ｃおよび図２１Ｄに示すように、接続端子６１Ａ，６５Ａを形成することで、主基板１および枠体５の各辺に配置可能な端子の数を減らすことなく、接続部の面積を大きくすることができる。なお、この場合、接続端子６５Ａが配置される枠体５の辺の一部を、図２１Ｄの符号５Ｄで示すように太くすればよい。これにより、主基板１上において、半導体チップや電子部品を配置するスペースを極力広くすることができる。
また、図２１Ｄにおいて、符号５Ｄで示した箇所以外の箇所の枠体５の幅を太くしたものも本発明に含まれる。
また、上記各実施形態および各変形例において、半導体チップ２が、図２２に示すように、樹脂ペースト３２を介して主基板１に搭載され、ワイヤーボンド８１で接続される場合も本発明に含まれる。
また、主基板１に実装される枠体５は、完全な枠型である必要はない。例えば、図２３Ａに示すように、複数の枠体５０を主基板１の各辺に沿って配置してもよい。また、図２３Ｂに示すように、枠体５は、例えば中央部に仕切り部５０’を有していてもよい。また、図２３Ｃに示すように、枠体５の辺の少なくとも一部には、切り欠き部５３が形成されていてもよい。これらいずれの場合も本発明に含まれる。
また、上記各実施形態および各変形例において、枠体５の底面側と主面側とにおける幅は異なっていてもよい。
本開示に係る電子部品パッケージは、例えば、小型化、高性能化、低コスト化が要求されるモバイル機器に搭載される電子部品パッケージにおいて有用である。
１ 主基板
２，２Ａ，２Ｂ 半導体チップ
３，３Ａ，３Ｂ，３１ アンダーフィル
４，４Ａ，４Ｂ，４Ａ’ 外部端子
５，５０ 枠体
７，７Ａ，７Ｂ，７Ｂ’ 接合金属
８，８Ａ，８Ｂ 接合金属
９ 基板
１０ 接合金属
３２ 樹脂ペースト
５０’ 仕切り部
５１，５１Ａ，５１Ｂ，５１Ｃ，
５１Ａ’，５１Ｂ’，５２ 配線
５３ 切り欠き部
６１，６１Ａ，６１Ｂ，６１Ｂ’ 接続端子
６５，６５Ａ，６５Ｂ，６５Ｂ’ 接続端子
８１ ワイヤーボンド

Claims (15)

  1. 主基板と、
    前記主基板の主面上に設けられた第１の電子部品と、
    前記主基板の主面と対向するように配置された枠体と、
    前記主基板の主面上において、前記枠体の第１の辺に沿って配置された第１の接続端子と第２の接続端子とを備え、
    前記第２の接続端子は、前記枠体の第１の辺における、前記第１の電子部品の辺の中点近傍に対向する位置に配置され、
    前記第２の接続端子は前記第１の接続端子よりも面積が大きい
    ことを特徴とする電子部品パッケージ。
  2. 前記第２の接続端子は、前記第１の辺と平行方向の辺が前記第１の接続端子よりも長い
    ことを特徴とする請求項１に記載の電子部品パッケージ。
  3. 前記第２の接続端子は、前記第１の辺と垂直方向の辺が前記第１の接続端子よりも長い
    ことを特徴とする請求項１に記載の電子部品パッケージ。
  4. 前記第１の辺の一部における、前記主基板の主面と前記枠体との間には、樹脂が充填されている
    ことを特徴とする請求項１〜３のうちのいずれか１項に記載の電子部品パッケージ。
  5. 前記第１の電子部品は、前記主基板の主面と前記枠体との間に充填された樹脂と同一の樹脂を介して前記主基板の主面上に配置されている
    ことを特徴とする請求項４に記載の電子部品パッケージ。
  6. 前記主基板の主面上には第２の電子部品が設けられ、
    前記第１の電子部品は前記第２の電子部品よりも面積が大きい
    ことを特徴とする請求項１〜５のうちのいずれか１項に記載の電子部品パッケージ。
  7. 前記第１の電子部品は、半導体チップである
    ことを特徴とする請求項１〜６のうちのいずれか１項に記載の電子部品パッケージ。
  8. 前記第２の接続端子に対向する位置における前記枠体の底面の辺の幅は、他の位置における前記枠体の底面の辺の幅よりも広い
    ことを特徴とする請求項１〜７のうちのいずれか１項に記載の電子部品パッケージ。
  9. 前記第２の接続端子は、ダミー端子である
    ことを特徴とする請求項１〜８のうちのいずれか１項に記載の電子部品パッケージ。
  10. 前記第２の接続端子は、グラウンド部に接続されている
    ことを特徴とする請求項１〜９のうちのいずれか１項に記載の電子部品パッケージ。
  11. 前記枠体の底面上には第１の外部端子及び第２の外部端子が配置され、
    前記第２の外部端子は前記第２の接続端子と電気的に接続され、
    前記第２の外部端子は前記第１の外部端子よりも面積が大きい
    ことを特徴とする請求項１〜１０のうちのいずれか１項に記載の電子部品パッケージ。
  12. 前記枠体の主面上には第３の外部端子及び第４の外部端子が配置され、
    前記第４の外部端子は前記第３の外部端子よりも面積が大きい
    ことを特徴とする請求項１１に記載の電子部品パッケージ。
  13. 前記第４の外部端子は、前記第２の外部端子と対向する位置に設けられている
    ことを特徴とする請求項１２に記載の電子部品パッケージ。
  14. 前記第４の外部端子は、前記枠体の主面上において、当該主面上の辺のうち前記第１の辺と対向する辺の角部に設けられている
    ことを特徴とする請求項１２に記載の電子部品パッケージ。
  15. 前記枠体の第１の辺は、前記枠体の各辺のうち前記第１の電子部品との距離が最も短い辺である
    ことを特徴とする請求項１〜１４のうちのいずれか１項に記載の電子部品パッケージ。
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