JP2005244108A - 配線基板、及び配線基板の製造方法 - Google Patents
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Abstract
【解決手段】 コア基板を有さず、かつ両主表面が誘電体層にて構成されるよう、導体層と誘電体層とが積層されるとともに、少なくとも一方の主表面をなす誘電体層の開口内に形成された金属端子パッドを有する配線基板であって、金属端子パッドPD1は、前記開口内に露出面を有し、かつ該露出面の裏面で配線基板1内部の導体層M1とビア接続されるパッド本体と、該パッド本体の外縁から配線基板1の内層方向に、前記開口の壁部に沿って形成される壁面導体部と、にて構成される。
【選択図】 図1
Description
両主表面が誘電体層にて構成されるよう、導体層と誘電体層とが積層されるとともに、少なくとも一方の主表面をなす前記誘電体層の開口に形成された金属端子パッドを有する配線基板であって、
前記金属端子パッドは、前記開口に露出面を有し、かつ該露出面の裏面で前記配線基板内部の前記導体層とビア接続されるパッド本体と、該パッド本体の外縁から前記配線基板の内層方向に、前記開口の壁部に沿って形成される壁面導体部と、にて構成されることを特徴とする。
コア基板を有さず、かつ両主表面が誘電体層にて構成されるよう、導体層と誘電体層とが積層されるとともに、少なくとも一方の主表面をなす前記誘電体層の開口に形成された金属端子パッドを有する配線基板の製造方法であって、製造時における補強のために支持体を用いて、該支持体の主表面に第一誘電体層を形成し、該第一誘電体層の所定位置に開口を貫通形成し、該開口の壁部および底部を含む領域を覆うように前記金属端子パッドとなるべき被覆導体部を形成する金属端子パッド形成工程と、前記第一誘電体層上に形成された第二誘電体層に、前記被覆導体部のうち、前記開口の底部を覆う部位と接続するビア導体を形成するビア導体形成工程と、前記配線基板を構成すべき残部の導体層および誘電体層を積層させる積層工程と、前記積層工程後に、前記支持体を除去する支持体除去工程と、がこの順で行われることを特徴とする。
前記金属端子パッド形成工程は、前記第一誘電体層の主表面において、前記開口及びその近傍を除く領域をマスク材により覆い、めっき処理により前記被膜導体部を選択的に形成することを特徴としても良い。
2 支持基板
3 下地誘電体シート
5 金属箔密着体
10 積層シート体
11a 第一導体パターン
21 第一ビア導体
31 第一誘電体シート
32 第二誘電体シート
Claims (2)
- 両主表面が誘電体層にて構成されるよう、導体層と誘電体層とが積層されるとともに、少なくとも一方の主表面をなす前記誘電体層の開口に形成された金属端子パッドを有する配線基板であって、
前記金属端子パッドは、前記開口に露出面を有し、かつ該露出面の裏面で前記配線基板内部の前記導体層とビア接続されるパッド本体と、該パッド本体の外縁から前記配線基板の内層方向に、前記開口の壁部に沿って形成される壁面導体部と、にて構成されることを特徴とする配線基板。 - コア基板を有さず、かつ両主表面が誘電体層にて構成されるよう、導体層と誘電体層とが積層されるとともに、少なくとも一方の主表面をなす前記誘電体層の開口に形成された金属端子パッドを有する配線基板の製造方法であって、
製造時における補強のために支持体を用いて、該支持体の主表面に第一誘電体層を形成し、該第一誘電体層の所定位置に開口を貫通形成し、該開口の壁部および底部を含む領域を覆うように前記金属端子パッドとなるべき被覆導体部を形成する金属端子パッド形成工程と、
前記第一誘電体層上に形成された第二誘電体層に、前記被覆導体部のうち、前記開口の底部を覆う部位と接続するビア導体を形成するビア導体形成工程と、
前記配線基板を構成すべき残部の導体層および誘電体層を積層させる積層工程と、
前記積層工程後に、前記支持体を除去する支持体除去工程と、
がこの順で行われることを特徴とする配線基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004055101A JP4445777B2 (ja) | 2004-02-27 | 2004-02-27 | 配線基板、及び配線基板の製造方法 |
Applications Claiming Priority (1)
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JP2004055101A JP4445777B2 (ja) | 2004-02-27 | 2004-02-27 | 配線基板、及び配線基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
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JP2005244108A true JP2005244108A (ja) | 2005-09-08 |
JP4445777B2 JP4445777B2 (ja) | 2010-04-07 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2004055101A Expired - Fee Related JP4445777B2 (ja) | 2004-02-27 | 2004-02-27 | 配線基板、及び配線基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4445777B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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2004
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JP7469348B2 (ja) | 2022-03-16 | 2024-04-16 | アオイ電子株式会社 | 配線基板および配線基板の製造方法 |
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