JP7396324B2 - パッケージ基板 - Google Patents

パッケージ基板 Download PDF

Info

Publication number
JP7396324B2
JP7396324B2 JP2021071311A JP2021071311A JP7396324B2 JP 7396324 B2 JP7396324 B2 JP 7396324B2 JP 2021071311 A JP2021071311 A JP 2021071311A JP 2021071311 A JP2021071311 A JP 2021071311A JP 7396324 B2 JP7396324 B2 JP 7396324B2
Authority
JP
Japan
Prior art keywords
layer
magnetic
magnetic layer
inductor
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021071311A
Other languages
English (en)
Other versions
JP2022165802A (ja
Inventor
健次 西山
▲高▼志 姫田
義光 牛見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2021071311A priority Critical patent/JP7396324B2/ja
Priority to US17/718,725 priority patent/US20220336381A1/en
Priority to CN202210403291.3A priority patent/CN115224008A/zh
Publication of JP2022165802A publication Critical patent/JP2022165802A/ja
Application granted granted Critical
Publication of JP7396324B2 publication Critical patent/JP7396324B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/645Inductive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/642Capacitive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/66High-frequency adaptations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10Inductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Description

本発明は、パッケージ基板に関する。
特許文献1には、インダクタ又はキャパシタが埋め込まれたパッケージ基板を有する半導体パッケージのシステムが開示されている。スイッチング素子のような能動素子(アクティブ素子)を含む電圧制御装置(以下、ボルテージレギュレータという)がパッケージ基板上に実装されている。ボルテージレギュレータはインダクタ又はキャパシタと一体となって動作する。
インダクタはパッケージ基板中のビア、回路基板中のビア及び回路基板の背面に取り付けられたインダクタコイルで連結される経路により形成されている。
特許文献2には、プリント配線基板及びスイッチングレギュレータが記載されている。
プリント配線基板は、磁性材料を含むシート状のコア基材と、コア基材の内部に設けられたコイルと、コア基材の互いに対向する第1面及び第2面の少なくとも一方の面に設けられた外部回路層とを有している。
コア基材は金属磁性フィラー及び樹脂のコンポジット材料からなるとされている。
米国特許出願公開第2011/0050334号明細書 特開2018-182222号公報
特許文献1に記載された技術では、インダクタ及びキャパシタが同一平面上にレイアウトされているため、ICの配線加工技術の微細化によるICのサイズシュリンクに伴い、そのサイズ制約から充分なインダクタンスを得ることができなくなっている。
また、インダクタンスの不足を補うため、回路基板中のビアによる寄生分を活用しているが、回路基板の材料として磁性材料を用いていないため、大きなインダクタンスを確保できないという問題があった。
また、特許文献2に記載されたようにコイル(インダクタ)がコア基材の内部に設けられている場合に、インダクタからの放射ノイズが誤動作を引き起こすという問題があった。そして、ノイズ除去のため余分な素子が必要になるということがあった。
そこで、本発明は、充分なインダクタンスを得ることができ、かつ、インダクタからの放射ノイズを抑制することができるパッケージ基板を提供することを目的とする。
本発明のパッケージ基板は、第1磁性粒子及び樹脂を含む第1磁性層と、上記第1磁性層の少なくとも一方の面に設けられ、上記第1磁性粒子よりも平均扁平率が大きい第2磁性粒子及び樹脂を含む第2磁性層と、を備えるインダクタ層を有し、上記第2磁性粒子は上記第2磁性層の主面に沿った方向での寸法が、上記第2磁性層の厚さ方向での寸法より長い形状の粒子であり、上記第1磁性層の内部にはインダクタとして機能するインダクタ配線が設けられていることを特徴とする。
本発明によれば、充分なインダクタンスを得ることができ、かつ、インダクタからの放射ノイズを抑制することができるパッケージ基板を提供することができる。
図1は、パッケージ基板の一例を模式的に示す断面図である。 図2は、図1に示すパッケージ基板にボルテージレギュレータと負荷を実装した半導体複合装置の一例を模式的に示す断面図である。 図3は、半導体複合装置の回路構成の一例を示すブロック図である。 図4は、インダクタ層の層構成の一例を示す断面写真である。 図5は、インダクタ配線のパターンを模式的に示す平面図である。 図6は、第2磁性層の一例を拡大して示す拡大断面写真である。 図7は、粒子の扁平率を模式的に示す断面図である。 図8は、半導体複合装置をマザー基板に実装した形態の一例を模式的に示す断面図である。 図9は、半導体複合装置をマザー基板に実装した形態の別の一例を模式的に示す断面図である。 図10は、パッケージ基板の別の一例を模式的に示す断面図である。 図11は、パッケージ基板の別の一例を模式的に示す断面図である。 図12は、パッケージ基板の別の一例を模式的に示す断面図である。 図13は、第2磁性粒子の寸法とインダクタンス低下値の関係を示すグラフである。 図14は、試験に使用したインダクタ層の寸法を模式的に示す断面図である。 図15は、第2磁性層と第1磁性層の厚み比とインダクタンスの関係を示すグラフである。 図16は、第2磁性層と第1磁性層の厚み比と重畳特性の関係を示すグラフである。
以下、本発明のパッケージ基板について説明する。
しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する本発明の各実施形態の望ましい構成を2つ以上組み合わせたものもまた本発明である。
本発明のパッケージ基板は、第1磁性粒子及び樹脂を含む第1磁性層と、第1磁性層の少なくとも一方の面に設けられ、第1磁性粒子よりも平均扁平率が大きい第2磁性粒子及び樹脂を含む第2磁性層と、を備えるインダクタ層を有する。
第2磁性粒子は、第2磁性層の主面に沿った方向での寸法が、第2磁性層の厚さ方向での寸法より長い形状の粒子である。
第1磁性層の内部にはインダクタとして機能するインダクタ配線が設けられている。
パッケージ基板内にインダクタ配線を形成することで、インダクタの面積を大きくすることができるため、充分なインダクタンスを得ることが可能となる。また、インダクタのQ値が悪化することによる損失を低減することができる。
また、パッケージ基板内にインダクタ配線を形成することにより、インダクタを含む複合部品の小型化を実現することができる。
また、磁性材料を含む第1磁性層内にインダクタ配線を設けることによってインダクタのQ値を向上させて損失を低減することができる。さらに、扁平率が大きい第2磁性粒子を含む第2磁性層を設けることにより、インダクタからの放射ノイズを抑制することができる。
[パッケージ基板の第1実施形態]
第1実施形態のパッケージ基板は、インダクタ層に加えて、内部にキャパシタが形成されたキャパシタ層を有している。
インダクタ層の第1磁性層と、キャパシタ層の間に、インダクタ層の第2磁性層が位置している
また、インダクタ層の第1磁性層及び第2磁性層並びにキャパシタ層を厚さ方向に貫通するスルーホール導体を備えている。
図1は、パッケージ基板の一例を模式的に示す断面図である。
図2は、図1に示すパッケージ基板にボルテージレギュレータと負荷を実装した半導体複合装置の一例を模式的に示す断面図である。
図3は、半導体複合装置の回路構成の一例を示すブロック図である。
図1に示されるように、パッケージ基板200は、キャパシタが形成されたキャパシタ層210と、インダクタ配線が設けられているインダクタ層250とを含む。
キャパシタ層210にはキャパシタCP1、インダクタ層250にはインダクタL1が存在する(キャパシタCP1、インダクタL1は図3参照)。
キャパシタ層210とインダクタ層250の間には樹脂層227が設けられている。
キャパシタ層210の露出面を絶縁するための絶縁層として樹脂層226が設けられている。
インダクタ層250の露出面を絶縁するための絶縁層として樹脂層228が設けられている。
図2に示す半導体複合装置1において、パッケージ基板200には、ボルテージレギュレータ(Voltage Regulator:VR)100と、負荷(Load)300とが実装されている。負荷300は、例えば、論理演算回路あるいは記憶回路などの半導体集積回路(Integrated Circuit:IC)である。
また、パッケージ基板200の実装面には、ボルテージレギュレータ100及び負荷300以外の他の電子機器350が実装されていてもよい。
ボルテージレギュレータ100は、半導体スイッチング素子のようなアクティブ素子(図示せず)を含んでおり、当該アクティブ素子のデューティを制御することによって、外部から供給される直流電圧を負荷300に適した電圧レベルに調整する。
パッケージ基板200は、その表面にボルテージレギュレータ100及び負荷300を実装し、半導体複合装置1を1つのパッケージ部品として構成する。
パッケージ基板200上には、ノイズ対策としてデカップリング用キャパシタや、チョークインダクタ、サージ保護用のダイオード素子や、分圧用の抵抗素子など、チップ部品が搭載されていてもよい。ボルテージレギュレータの出力から負荷の入力には、例えばチョッパ型の降圧スイッチングレギュレータを構成するために、リップルフィルタとしてインダクタとキャパシタが配置される。
パッケージ基板200は、負荷300が実装される面を上面とし、上面に、負荷300及びボルテージレギュレータ100等の電子部品を実装するためのランドとそれらを電気的に接続するための上面端子層205を有している。パッケージ基板200の上面とは反対の面である底面には、半導体複合装置1をマザー基板に実装するための底面端子層270を有している。底面端子層270には、さらに回路を構成するための配線が構成されていてもよい。
図2に示す半導体複合装置1において、インダクタL1は、パッケージ基板200の入力端子INと出力端子OUTとの間に接続される。インダクタL1は、入力端子INにおいてボルテージレギュレータ100に接続され、出力端子OUTにおいて負荷300に接続される。キャパシタCP1は、出力端子OUTと接地端子GND(図2に図示せず)との間に接続される。
ボルテージレギュレータ100と、パッケージ基板200内のインダクタL1及びキャパシタCP1とで、チョッパ型の降圧スイッチングレギュレータが形成される。インダクタL1及びキャパシタCP1は、降圧スイッチングレギュレータのリップルフィルタとして機能する。
当該スイッチングレギュレータによって、例えば、外部から入力される5Vの直流電圧が1Vに降圧されて、負荷300に供給される。
パッケージ基板200は、パッケージ基板200を貫通するスルーホールをメタライジングしたスルーホール導体261、262を有する。パッケージ基板がスルーホール導体を有することにより、パッケージ基板200の厚さ方向において各要素が電気的に接続される。このように、ボルテージレギュレータ100からリップルフィルタ(キャパシタ層210及びインダクタ層250)を介し、負荷300までの電力供給配線を、上面端子層に構成された平面配線を用いることなく、回路面に対し垂直方向に引き回すことのできるスルーホール導体を用いることで、配線のインピーダンスを下げ、かつ回路面のレイアウトを最小化できることから、半導体複合装置のサイズを小さくすることが可能となる。
図3に上記の説明を理解するため、チョッパ型の降圧スイッチングレギュレータを例にボルテージレギュレータから負荷までの回路とスルーホール導体の構成の関係を示す。図3に示すとおり、ボルテージレギュレータ(VR)100の出力から負荷(Load)300の入力までの電力供給配線が、インダクタL1を介し、最短、最小面積で接続される。このような構成はパッケージ基板のような薄型の基板構成をもつ半導体複合装置で特に有効である。
次に、パッケージ基板を構成するインダクタ層の詳細について説明する。
インダクタ層はパッケージ基板の構成要素の一つである基板内部配線の一部にインダクタンス成分を持たせたものである。
インダクタ層は、第1磁性粒子及び樹脂を含む第1磁性層と、第1磁性層の少なくとも一方の面に設けられ、第1磁性粒子よりも平均扁平率が大きい第2磁性粒子及び樹脂を含む第2磁性層とを備える。
第1磁性層の内部にはインダクタとして機能するインダクタ配線が設けられている。
また、第2磁性層の表面に設けられた外部回路層を備えても構わない。
図4は、インダクタ層の層構成の一例を示す断面写真である。
図4に示すインダクタ層250は、第1磁性層10と、第2磁性層20とを備える。第2磁性層20は第1磁性層10の一方の面及び他方の面に設けられている。第1磁性層10の上面に設けられている第2磁性層20を上面側第2磁性層20aとし、第1磁性層10の下面に設けられている第2磁性層20を下面側第2磁性層20bとする。
第1磁性層10は、第1磁性粒子11と樹脂12を含む。また、第1磁性層10の内部にはインダクタ配線13が設けられている。
第1磁性粒子11の材料としては、センダスト(Fe-Si-Al)(μ=5以上、40以下:μは透磁率を示す。)、Fe-Si-B(μ=5以上、40以下)、Fe-Si-Cr(μ=5以上、35以下)、珪素鋼(Fe-Si)(μ=5以上、30以下)、鉄(Fe)(μ=5以上、25以下)等を使用することができる。
上記に示す透磁率は、第1磁性粒子の形状による影響も含む透磁率である。
第1磁性粒子の材料としての透磁率は、例えば、センダスト(μ=4000以上、12000以下)、Fe-Si-B(μ=500以上、4000以下)、Fe-Si-Cr(μ=300以上、4000以下)、Fe(μ=100以上、5000以下)とすることができる。
第1磁性粒子は球状の粒子であることが好ましい。第1磁性粒子が球状であると充填性に優れており、磁性粒子の配合割合を高くすることができる。
球状の粒子としては、後述する扁平率の定義に沿って測定した扁平率が1/3(≒0.33)以下である粒子を使用することができる。
第1磁性層における第1磁性粒子の充填率は50%以上であることが好ましい。充填率は図4に示すような断面写真において第1磁性層中の第1磁性粒子が占める面積の割合として算出することができる。この算出においてインダクタ配線13の占める面積は第1磁性層の面積から除外する。
第1磁性層10を構成する樹脂12としては、エポキシ、フェノール又はポリイミドなどの樹脂が挙げられる。
インダクタ配線13としては、電鋳法あるいは圧延法によって厚さ100μm程度に形成された銅のコア材(銅箔)を、フォトレジストなどでコイル状にパターニングした後にエッチングすることによって形成される金属配線を使用することができる。
インダクタ配線は、インダクタとして機能する配線である。
第1磁性層の主面に沿った平面を上面視した際に、インダクタ配線は、電流が流れる向きが異なる複数の直線が連結され、複数の直線を連結する連結部の形状が直線又は曲線である一本の配線であり、一の直線において電流が流れる向きと、当該一の直線と隣接する直線において電流が流れる向きとが異なることが好ましい。
図5は、インダクタ配線のパターンを模式的に示す平面図である。
図5に示すインダクタ配線13は、電流が流れる向きが異なる複数の直線である直線14a、直線14b、直線14c及び直線14dが、連結部15a、連結部15b及び連結部15cで連結されている一本の配線である。連結部15a、連結部15b及び連結部15cはいずれも曲線である。
隣接する直線である直線14aと直線14b、直線14bと直線14c、直線14cと直線14dでは、いずれも電流の流れる向きが異なっている。
また、インダクタ配線13はその一方端(IN)がスルーホール導体261に電気的に接続され、他方端(OUT)がスルーホール導体262に電気的に接続されている。
図5にはグランドライン(GND)として使用されるスルーホール導体263を合わせて示している。
インダクタ配線をこのような形状にすることにより、直線形状の配線では取得できないインダクタンスを高い面積効率で取得できる。
インダクタ配線をインダクタとして機能させるために、インダクタ配線は、その一方端と他方端を直線でつなぐような配線パターンではないことが好ましい。
上記例では、隣接する直線間において電流の流れる向きはちょうど反対向きとなっているが、電流の流れる向きが異なっていればよいので、反対向きである場合に限定されるものではない。
隣接する直線間において電流の流れる向きが異なるということは、ヘリカル形状、スパイラル形状、渦巻き形状のように配線が巻いている形状の配線とは異なる配線であることを意味している。
上記例のインダクタ配線は、配線が巻いていない形状の配線であるともいえる。配線が巻いていない形状の配線であると、ノイズを低減することができる。
インダクタ配線のパターンがいわゆるミアンダ配線という形状であってもよい。また、複数の直線と連結部からなる配線であって連結部の数が2以上である配線であってもよい。連結部の数は3以上であることがより好ましく、10以下であることが好ましい。
ヘリカル形状、スパイラル形状のような配線では配線の厚みを厚くすることが難しいが、上記の例のような形状の配線であると、配線の厚みを厚くすることができるため、配線抵抗を小さくでき、大電流を流すことが可能となる。
上記例のインダクタ配線は、単層の配線である。単層の配線であると多層配線において層間を接続するためのビアが不要のため、配線を厚くすることができ、配線の断面積を大きくすることができる。
また、配線が重ならずに配置されるため、発熱箇所が集中せず、放熱性が向上するのでこの観点からも大電流を流すことが可能となる。
インダクタ配線の厚さは、大電流を流すことに適した配線とするために100μm以上であることが好ましい。また、パッケージ基板の薄型化の観点からは300μm以下であることが好ましい。
インダクタ配線の幅は、50μm以上であることが好ましい。また、インダクタ配線の幅を大きくすることによって配線抵抗を小さくすることができる。また、大電流を流すことに適した配線とすることができる。また、インダクタ配線の幅は、1000μm以下であることが好ましい。
また、インダクタ配線を含む第1磁性層を上面視した平面図(図5に示すような平面図)において、第1磁性層の全体の面積に占めるインダクタ配線の面積の割合が20%以上であることが好ましく、40%以上であることがより好ましい。
インダクタ配線の面積の割合を20%以上とすると、配線抵抗を抑えながら、インダクタンスを大きくすることができる。
インダクタ配線は、配線の厚み/配線の幅で表わされるアスペクト比が0.2以上であることが好ましい。
アスペクト比は図4において、「両矢印tで示す長さ(配線の厚み)/両矢印wで示す長さ(配線の幅)」で表される値である。
アスペクト比が0.2以上であると、配線の厚さが厚いので大電流を流すことが可能である。
また、アスペクト比は4以下であることが好ましい。
第2磁性層は、第1磁性層の少なくとも一方の面に設けられる。
図4に示すインダクタ層250では、第2磁性層20は第1磁性層10の一方の面及び他方の面に設けられている。このような第2磁性層の内部構造について図6を参照して説明する。
図6は、第2磁性層の一例を拡大して示す拡大断面写真である。
第2磁性層20は、第2磁性粒子21と樹脂22とを含む。
第2磁性粒子21の材料としては、センダスト(Fe-Si-Al)(μ=40以上、200以下)、Fe-Si-B(μ=40以上、100以下)、Fe-Si-Cr(μ=35以上、80以下)、珪素鋼(Fe-Si)(μ=35以上、60以下)等を使用することができる。
上記に示す透磁率は、第2磁性粒子の形状による影響も含む透磁率である。
第2磁性粒子の材料としての透磁率は、例えば、センダスト(μ=4000以上、12000以下)、Fe-Si-B(μ=500以上、4000以下)、Fe-Si-Cr(μ=300以上、4000以下)とすることができる。 第2磁性粒子は、第1磁性粒子より平均扁平率が大きい粒子である。
図7は、粒子の扁平率を模式的に示す断面図である。
粒子の断面形状において、粒子の寸法が最も小さくなる方向をZ方向とし、Z方向に直交する2つの方向のうち、粒子の寸法が長くなる方向をX方向とする。そして、X方向の寸法(直径)を長径a、Z方向の寸法(直径)を短径bとしたときに、扁平率fはf=1-(b/a)で表される。粒子の形状が球径(断面は円)であれば扁平率は0となり、粒子の形状が完全につぶれた形状であれば扁平率は1となる。
第1磁性粒子は球状の粒子であることが好ましいので、扁平率は0に近い。一方、第2磁性粒子はその断面形状が板状であり扁平率が高い粒子となるので、扁平率は1に近くなる。従って、第2磁性粒子の扁平率は第1磁性粒子の扁平率より高くなる。
第1磁性粒子及び第2磁性粒子の扁平率は、図4や図6に示すような断面写真において各粒子の寸法を測定することにより定めることができる。断面写真に含まれる少なくとも10個の粒子の扁平率を測定して、その平均値として定めることができる。
また、第2磁性粒子は、第2磁性層の主面に沿った方向(図6に両矢印Lで示す方向)での寸法が、第2磁性層の厚さ方向での寸法(図6に両矢印Tで示す方向)より長い形状の粒子である。このことは、扁平率が大きい第2磁性粒子の配向方向が、第2磁性層の主面に沿った方向であることを意味している。
第2磁性粒子の寸法のうち、第2磁性層の主面に沿った方向での寸法(図7の長径aに相当)は50μm以上であることが好ましく、1000μm以下であることが好ましい。また、第2磁性層の厚さ方向での寸法(図7の短径bに相当)は0.5μm以上であることが好ましく、50μm以下であることが好ましい。
また、第2磁性粒子の扁平率が0.9以上であることが好ましい。第2磁性粒子の扁平率は1未満であればよい。
なお、第1磁性粒子の扁平率は1/3(≒0.33)以下であることが好ましい。第1磁性粒子の扁平率は0でもよく、0以上であればよい。
第2磁性層20を構成する樹脂22としては、エポキシ、フェノール又はポリイミドなどの樹脂が挙げられる。第2磁性層20を構成する樹脂22の種類は、第1磁性層10を構成する樹脂12の種類と同じであってもよく、異なっていてもよい。
第2磁性粒子は扁平率が大きい粒子であり、透磁率において異方性を有する。第2磁性粒子は第2磁性層の主面に沿った方向での寸法が長く、第2磁性層の厚さ方向での寸法が小さいので、第2磁性層の主面に沿った方向での透磁率が高くなる。
このような特性を有する第2磁性層が、第1磁性層の少なくとも一方の面に設けられていると、第1磁性層の内部に設けられたインダクタからの漏れ磁束が第2磁性層から漏れないようにすることができる。すなわち、インダクタからの漏れ磁束をインダクタ層内に閉じ込めることができる。
そのため、インダクタ以外の素子(アクティブ素子、キャパシタ、引き回し配線等)によるインダクタンスへの影響(インダクタンスの低下)を小さくできるとともに、インダクタからの放射ノイズを抑制できる。
第2磁性層は、第2磁性層の主面に沿った方向の透磁率が、第2磁性層の厚さ方向の透磁率よりも高いことが好ましい。
また、第2磁性層の主面に沿った方向の透磁率が、第2磁性層の厚さ方向の透磁率の5倍以上であることが好ましい。
第2磁性層の主面に沿った方向の透磁率が第2磁性層の厚さ方向の透磁率よりも高いと、インダクタからの漏れ磁束をインダクタ層内に閉じ込めることができる。そして、第2磁性層の主面に沿った方向の透磁率が第2磁性層の厚さ方向の透磁率の5倍以上であると、このような効果がより効果的に発揮される。
第2磁性層のその主面方向に沿った方向の透磁率が、第1磁性層のその主面方向に沿った方向の透磁率より高いことが好ましい。
一般的に透磁率が高い材料は充填性が悪く、厚さが厚いインダクタ配線を透磁率の高い材料で充填することは困難である。そこで充填性は高いが、低透磁率の材料で配線を充填した第1磁性層を設け、高透磁率の材料を含み主面方向に沿った方向の透磁率の高い第2磁性層を積層することにより、厚さが厚いインダクタ配線に対する充填性と高インダクタンスを両立し、インダクタからの放射ノイズを抑制することができる。
このような効果をより効果的に発揮させるために、第2磁性層のその主面に沿った方向の透磁率が、第1磁性層のその主面に沿った方向の透磁率の1.5倍以上であることが好ましい。
第2磁性層、第1磁性層のそれぞれにつき、その主面方向に沿った方向の透磁率及びその厚さ方向の透磁率はネットワークアナライザ等により測定することができる。
次に、パッケージ基板を構成するキャパシタ層の詳細について説明する。
図1に示すキャパシタ層210は、キャパシタ部230と、出力端子OUTのスルーホール導体262に電気的に接続される導電部240と、接地端子GNDのスルーホール導体(図1に図示せず。図5にスルーホール導体263として示す)に電気的に接続される導電部と、これらの周囲に設けられた絶縁部225と、を含む。
インダクタ層250の第1磁性層10と、キャパシタ層210の間に、インダクタ層250の第2磁性層20が位置している。
上述したように、第2磁性層によりインダクタからの放射ノイズを抑制することができるので、インダクタとキャパシタとの間に生じる磁気的な結合による表面波ノイズ伝播を抑制することができ、パッケージ基板の品質を向上させることができる。
また、キャパシタによるインダクタンスへの影響(インダクタンスの低下)を小さくすることができる。
本実施形態では、キャパシタ部230は、金属からなる陽極板231を含む。例えば、陽極板231は、弁作用金属からなる芯部232を有する。陽極板231は、芯部232の少なくとも一方の主面に設けられた多孔質部234を有することが好ましい。多孔質部234の表面には誘電体層(図示せず)が設けられており、誘電体層の表面に陰極層236が設けられている。これにより、本実施形態では、キャパシタ部230は、電解キャパシタ(電解コンデンサ)を形成している。
キャパシタ部230が電解キャパシタを形成している場合、陽極板231は、いわゆる弁作用を示す弁作用金属からなる。弁作用金属としては、例えば、アルミニウム、タンタル、ニオブ、チタン、ジルコニウムなどの金属単体、又は、これらの金属を少なくとも1種含む合金などが挙げられる。これらの中では、アルミニウム又はアルミニウム合金が好ましい。
陽極板231の形状は、平板状であることが好ましく、箔状であることがより好ましい。陽極板231は、芯部232の少なくとも一方の主面に多孔質部234を有していればよく、芯部232の両方の主面に多孔質部234を有していてもよい。多孔質部234は、芯部232の表面に形成された多孔質層であることが好ましく、エッチング層であることがより好ましい。
多孔質部234の表面に設けられる誘電体層は、多孔質部234の表面状態を反映して多孔質になっており、微細な凹凸状の表面形状を有している。誘電体層は、上記弁作用金属の酸化皮膜からなることが好ましい。例えば、陽極板231としてアルミニウム箔が用いられる場合、アジピン酸アンモニウムなどを含む水溶液中でアルミニウム箔の表面に対して陽極酸化処理(化成処理ともいう)を行うことにより、酸化皮膜からなる誘電体層を形成することができる。
誘電体層の表面に設けられる陰極層236は、例えば、誘電体層の表面に設けられた固体電解質層を含む。陰極層236は、さらに、固体電解質層の表面に設けられた導電体層を含むことが好ましい。
固体電解質層を構成する材料としては、例えば、ポリピロール類、ポリチオフェン類、ポリアニリン類などの導電性高分子などが挙げられる。これらの中では、ポリチオフェン類が好ましく、PEDOTと呼ばれるポリ(3,4-エチレンジオキシチオフェン)が特に好ましい。また、上記導電性高分子は、ポリスチレンスルホン酸(PSS)などのドーパントを含んでいてもよい。なお、固体電解質層は、誘電体層の細孔(凹部)を充填する内層と、誘電体層を被覆する外層とを含むことが好ましい。
導電体層は、導電性樹脂層及び金属層のうち、少なくとも1層を含む。導電体層は、導電性樹脂層のみでもよく、金属層のみでもよい。導電体層は、固体電解質層の全面を被覆することが好ましい。
導電性樹脂層としては、例えば、銀フィラー、銅フィラー、ニッケルフィラー及びカーボンフィラーからなる群より選択される少なくとも1種の導電性フィラーを含む導電性接着剤層などが挙げられる。
金属層としては、例えば、金属めっき膜、金属箔などが挙げられる。金属層は、ニッケル、銅、銀及びこれらの金属を主成分とする合金からなる群より選択される少なくとも一種の金属からなることが好ましい。なお、「主成分」とは、元素の重量比率が最も大きい元素成分をいう。
導電体層は、例えば、固体電解質層の表面に設けられたカーボン層と、カーボン層の表面に設けられた銅層とを含む。
カーボン層は、固体電解質層と銅層とを電気的及び機械的に接続させるために設けられている。カーボン層は、カーボンペーストをスポンジ転写、スクリーン印刷、ディスペンサ、インクジェット印刷などによって固体電解質層上に塗布することにより、所定の領域に形成することができる。
銅層は、銅ペーストをスポンジ転写、スクリーン印刷、スプレー塗布、ディスペンサ、インクジェット印刷などによってカーボン層上に印刷することにより形成することができる。
出力端子OUTのスルーホール導体262に電気的に接続される導電部240は、例えばAg、Au又はCuのような低抵抗の金属を主体として構成される。層間の密着力向上を目的として、上記導電性フィラーと樹脂とを混合した導電性密着材を導電部として設けてもよい。
また、接地端子GNDのスルーホール導体に電気的に接続される導電部の構成も導電部240の構成と同様とすることができる。
絶縁部225は、エポキシ、フェノール又はポリイミドなどの樹脂、あるいは、エポキシ、フェノール又はポリイミドなどの樹脂とシリカ又はアルミナなどの無機フィラーとの混合材料のような絶縁材料で構成される。
また、図1に示されるように、キャパシタ部230の陰極である陰極層236は、ビア導体242を介して導電部240及びスルーホール導体262と電気的に接続されている。
なお、キャパシタ部230として、チタン酸バリウムを用いたセラミックキャパシタ、あるいは、窒化ケイ素(SiN)、二酸化ケイ素(SiO)、フッ化水素(HF)などを用いた薄膜キャパシタを用いることも可能である。しかしながら、より薄型で比較的大きな面積のキャパシタ部230を形成できること、及び、パッケージ基板200の剛性及び柔軟性のような機械特性の観点から、キャパシタ部230は、アルミニウムなどの金属を基材とするキャパシタであることが好ましく、アルミニウムなどの金属を基材とする電解キャパシタであることがより好ましい。
樹脂層226、227及び228は、各層を互いに接合するための接合材料として使用されるとともに、キャパシタ層210及びインダクタ層250の露出面を絶縁するための絶縁層として用いられる。キャパシタ層210とインダクタ層250とは、樹脂層227によって接合されている。キャパシタ層210の表面には樹脂層226が形成されており、インダクタ層250の底面には樹脂層228が形成されている。樹脂層226、227及び228は、例えば、エポキシ、ポリイミド又はフェノールなどの樹脂、あるいは、エポキシ、ポリイミド又はフェノールなどの樹脂とシリカ又はアルミナなどの無機フィラーとの混合材料のような絶縁材料で形成される。スルーホール導体との密着性を確保するために、樹脂層としてエポキシ樹脂を主体とする材料を用いることが好ましい。
樹脂層226の表面には、ボルテージレギュレータ100などの機器を実装するためのランド及びそれらを接続するための配線を含む上面端子層205が形成されている。パッケージ基板200に実装される機器は、はんだバンプ120を介して、上面端子層205のランドあるいは端子と電気的に接続される。
上面端子層205は、銅(Cu)、金(Au)又は銀(Ag)などの低抵抗の金属材料で形成される。なお、上面端子層205は、樹脂層226の表面のみに形成される場合には限られず、例えば樹脂層226の内部に複数層にわたって形成されるものであってもよい。なお、上面端子層205の実装面に形成されるランドあるいは端子の表面は、機器の実装を容易にするために、ニッケル/金(Ni/Au)めっき、ニッケル/鉛/金(Ni/Pb/Au)めっき、あるいはプリフラックス処理などの表面処理が施されていることが好ましい。また、機器の表面実装時のはんだ流れを防止するために、上面端子層205の最表層部分にソルダーレジスト層が形成されてもよい。
パッケージ基板200は、第1磁性層10及び第2磁性層20(上面側第2磁性層20a及び下面側第2磁性層20b)を厚さ方向に貫通するスルーホール導体261、スルーホール導体262を備えている。スルーホール導体261はインダクタ配線の一方端(IN)と接続されており、スルーホール導体262はインダクタ配線の他方端(OUT)と接続されている。
また、パッケージ基板200は、第1磁性層10及び第2磁性層20(上面側第2磁性層20a及び下面側第2磁性層20b)を厚さ方向に貫通し、グランドライン(GND)として使用されるスルーホール導体263(図5参照)を備えている。
スルーホール導体を用いることで、配線のインピーダンスを下げ、かつ回路面のレイアウトを最小化できることから、半導体複合装置のサイズを小さくすることが可能となる。
パッケージ基板全体の厚みは、システムの薄型化や、論理演算回路の放熱性などを考慮するため、2.0mm以下であることが好ましく、1.6mm以下であることがより好ましい。
インダクタ層の厚みは、パッケージ基板の薄型化が要求されていることから0.5mm以下であることが好ましく、0.3mm以下であることがより好ましい。インダクタ層の厚みは、インダクタ層が複数層設けられているときは複数のインダクタ層の厚さの合計として定める。
また、キャパシタ層の厚みは、パッケージ基板の薄型化が要求されていることから1.2mm以下であることが好ましく、0.8mm以下であることがより好ましい。キャパシタ層の厚みは、キャパシタ層が複数層設けられているときは複数のキャパシタ層の厚さの合計として定める。
なお、これまでに説明したパッケージ基板200ではインダクタ層250が1層、キャパシタ層210が1層設けられているが、所望のインダクタンス値、キャパシタンス値を得るため、インダクタ層250及びキャパシタ層210が複数層設けられていてもよい。
また、実装面からのインダクタ層250とキャパシタ層210の積層順が逆となっていてもいい。すなわち、ボルテージレギュレータ100及び負荷300が実装される側にインダクタ層250が位置していてもよい。
さらには、パッケージ基板は、その目的に応じ、インダクタ層250/キャパシタ層210/インダクタ層250といった多層構成であってもよく、キャパシタ層210/インダクタ層250/キャパシタ層210といった多層構成であってもよい。
図2に示す半導体複合装置1において、インダクタ配線13とボルテージレギュレータ100及び負荷300の間には、第2磁性層20としての上面側第2磁性層20aが位置している。
上述したように、第2磁性層によりインダクタからの放射ノイズを抑制することができるので、インダクタと、ボルテージレギュレータを構成するアクティブ素子及び負荷であるIC等の素子との間に生じる磁気的な結合による表面波ノイズ伝播を抑制することができ、パッケージ基板の品質を向上させることができる。
また、ボルテージレギュレータを構成するアクティブ素子、負荷であるIC等の素子によるインダクタンスへの影響(インダクタンスの低下)を小さくすることができる。
[パッケージ基板の製造方法]
図1に示すようなパッケージ基板を製造する場合、キャパシタ層210及びインダクタ層250をそれぞれ個別に作製する。その後、キャパシタ層210及びインダクタ層250を、樹脂層226、227及び228を用いて接合して一体化する。次に、一体化されたキャパシタ層210及びインダクタ層250にスルーホール導体を形成する。その後、実装面に上面端子層205となる電極パターン及び配線パターンを形成することでパッケージ基板200が完成する。
なお、必要に応じて、実装面と反対の面に底面端子層270となる電極パターン及び配線パターンを形成してもよい。
完成したパッケージ基板200に、ボルテージレギュレータ100などの機器を実装することにより、半導体複合装置1とすることができる。
パッケージ基板を構成するインダクタ層は以下のプロセスで作製することができる。
まず、Cu箔の両面にフォトレジストなどによりパターニングを実施するとともに、フォトレジスト開口部をエッチングすることにより所定のパターンのインダクタ配線を形成する。
次に、真空ラミネートや真空プレスにより、第1磁性粒子と樹脂のコンポジット材料である磁性シートをインダクタ配線のパターン間を埋めつつインダクタ配線上に形成する。さらに、熱プレス機によって平坦化及び樹脂の熱硬化処理を行う。これにより、インダクタ配線を含む第1磁性層を形成する。
磁性シートはインダクタ配線に対して、片面ずつ形成してもよい。
次に、第2磁性粒子と樹脂のコンポジット材料である磁性シートを真空ラミネートや真空プレスにより、第1磁性層の上面及び下面に形成する。これにより、第2磁性層を形成する。
なお、第2磁性層は第1磁性層の一方の面のみに形成してもよい。
次に、第2磁性層の表面に樹脂層(例えばABF(味の素ビルドアップフィルム)等)を形成する。
そして、上述したように、キャパシタ層とインダクタ層を樹脂層を介して接合して一体化する。
次に、インダクタ配線の取り出し電極に対応する部分に、ドリル、レーザなどによりスルーホールを形成する。
さらに、スルーホール内をめっきすることにより導体を形成してスルーホール導体としてインダクタ配線と接続する。スルーホール内に形成する導体はコンフォーマル又はフィリングのどちらでもよいが、大きな電流を流す場合は、フィリングであることが好ましい。
さらに、実装面に電極パターン及び配線パターンを形成することでパッケージ基板が完成する。
[パッケージ基板及び半導体複合装置のその他の実施形態]
以下に、パッケージ基板及び半導体複合装置のその他の実施形態についていくつかの例を説明する。以下には、上述したパッケージ基板及び半導体複合装置の第1実施形態と相違する事項及び追加事項について説明する。
図8は、半導体複合装置をマザー基板に実装した形態の一例を模式的に示す断面図である。
図8に示す半導体複合装置1Aに含まれるパッケージ基板200Aには、負荷300をパッケージ基板200A上に実装した場合に、負荷300の信号用のグランドラインの端子に接続されるスルーホール導体266が設けられる。スルーホール導体266は、キャパシタ層210に含まれるキャパシタ部230及びインダクタ層250に含まれるインダクタ配線13とは電気的に接続されない状態で、底面端子層270まで貫通している。そして、はんだバンプ380を介して、マザー基板400のグランドラインに接続される端子410に電気的に接続される。
なお、図8においては、負荷300のグランドラインのスルーホール導体について説明したが、他の電子機器のグランドラインについても同様の構成としてもよい。
図9は、半導体複合装置をマザー基板に実装した形態の別の一例を模式的に示す断面図である。
図9に示す半導体複合装置1Bに含まれるパッケージ基板200Bには、負荷300をパッケージ基板200B上に実装した場合に、負荷300に接続されるスルーホール導体267が設けられる。
スルーホール導体267は、キャパシタ層210に含まれるキャパシタ部230及びインダクタ層250に含まれるインダクタ配線13とは電気的に接続されない状態で、底面端子層270まで貫通している。そして、はんだバンプ380を介して、マザー基板400のヒートシンク420に接続される端子410に電気的に接続される。
ヒートシンク420は銅ブロック等の熱伝導率の高い部材である。負荷300の駆動により生じた熱をスルーホール導体267を通じてヒートシンク420に伝熱させることができる。
すなわち、スルーホール導体267は放熱経路として利用されており、このような構成とすることで許容電力を向上させることができる。
スルーホール導体267は図9においては3本設けられているが、その本数は限定されるものではない。
図10は、パッケージ基板の別の一例を模式的に示す断面図である。
図10に示すパッケージ基板200Cでは、第2磁性層20が第1磁性層10の一方の面だけに設けられている。具体的には第1磁性層10の上側の上面側第2磁性層20aが設けられていて、第1磁性層10の下側に第2磁性層は設けられていない。
図面上では第1磁性層の上側、下側と説明しているが、第2磁性層が第1磁性層の一方の面だけに設けられる場合の好ましい位置は、インダクタ層以外の要素との関係で定まる。第2磁性層が第1磁性層の一方の面だけに設けられる場合は、第1磁性層とキャパシタ層の間に第2磁性層が設けられることが好ましい。また、第1磁性層とパッケージ基板の実装面の間に第2磁性層が設けられることが好ましい。
上述したように、第2磁性層によりインダクタからの放射ノイズを抑制することができるが、放射ノイズを抑制することにより発揮される効果は、インダクタとキャパシタ層又は他の素子との間に第2磁性層が存在する場合に特に有効に発揮されるためである。
図11及び図12は、パッケージ基板の別の一例を模式的に示す断面図である。
図11に示すパッケージ基板200D及び図12に示すパッケージ基板200Eでは、キャパシタ層が設けられていない。
パッケージ基板がキャパシタ層を備えていない場合であっても、パッケージ基板がインダクタ層を備えることによりインダクタンスを得ることができる。
図11に示すパッケージ基板200Dでは、第2磁性層20は第1磁性層10の一方の面及び他方の面に設けられている。
図12に示すパッケージ基板200Eでは第2磁性層20が第1磁性層10の一方の面だけに設けられている。
第2磁性層が設けられていることにより、インダクタからの放射ノイズを抑制することができる。
図12に示すパッケージ基板200Eのように第2磁性層が第1磁性層の一方の面だけに設けられる場合は、第1磁性層とパッケージ基板の実装面の間に第2磁性層が設けられることが好ましい。
[パッケージ基板の仕様と特性の関係]
パッケージ基板を構成するインダクタ層の仕様と特性の関係を確認した。
図13は、第2磁性粒子の寸法とインダクタンス低下値の関係を示すグラフである。
図13には、第2磁性粒子につき、図7に示すX方向の寸法(直径)を長径a、Z方向の寸法(直径)を短径bとしたときの寸法比(a/b)と、インダクタ層の外部の引き回し配線の影響によるインダクタンス低下値(引き回し配線がない場合のインダクタンスの値に対する比率[%])の関係を示している。寸法比の値が大きいほど扁平率の高い粒子であるといえる。
寸法比が大きい粒子、すなわち扁平率が高い粒子を使用すると、第2磁性層の主面に沿った方向の透磁率が高く、磁束をインダクタ層の内部に閉じ込める効果が好適に発揮される。インダクタ層の引き回し配線の影響を受けにくくなり、インダクタンス低下値が小さくなる。
また、インダクタからの放射ノイズを抑制することができる。
インダクタではインダクタンスの規格として規格値から±20%で規定することが多い。そこで、インダクタンス低下値を20%以下とできるようにすることを考えると、第2磁性粒子の寸法比が10以上であることが好ましい。第2磁性粒子の寸法比が10以上である場合、第2磁性粒子の扁平率は0.9以上となる。
次に、第2磁性層と第1磁性層の厚み比と特性の関係について説明する。
図14は、試験に使用したインダクタ層の寸法を模式的に示す断面図である。
図14には、インダクタ層250の厚さが500μmであり、インダクタ配線13の厚さが100μmであり、上面側第2磁性層20a及び下面側第2磁性層20bの厚さがともにHμm(両矢印Hで示す寸法)、第1磁性層10のうちインダクタ配線13と第2磁性層20の間の厚さがKμm(両矢印Kで示す寸法)であることを示している。
試験に使用した第2磁性層は、透磁率に異方性を有しており、第2磁性層の主面に沿った方向の透磁率が第2磁性層の厚さ方向の透磁率より大きくなっている。
また、第2磁性層に含まれる第2磁性粒子は、第2磁性層の主面に沿った方向(図6に両矢印Lで示す方向)での寸法が、第2磁性層の厚さ方向での寸法(図6に両矢印Tで示す方向)より長い形状の粒子である。そして、図7に示すX方向の寸法(直径)を長径a、Z方向の寸法(直径)を短径bとしたときに、a:b=50:1である粒子である。扁平率は0.98となる。
第2磁性層のその主面に沿った方向の透磁率:第1磁性層のその主面に沿った方向の透磁率=2:1である。
図14に示したインダクタ層250において、第2磁性層と第1磁性層の厚み比と特性の関係を図15及び図16に示す。
図15は、第2磁性層と第1磁性層の厚み比とインダクタンスの関係を示すグラフである。
図16は、第2磁性層と第1磁性層の厚み比と重畳特性の関係を示すグラフである。
図15及び図16の横軸には、図14の寸法HとKの比を下記式の厚み比として示している。
厚み比=[H/(H+K)]×100(%)
図15及び図16のグラフは、H+K=200μmで固定して、HとKの割合を変化させて厚み比を算出することにより作成している。
図15の縦軸にはインダクタンス値(L値[nH])を示している。図15から、インダクタンス値の観点からは、厚み比が40%以上、50%以下の範囲が最も好ましいことが分かる。
図16の縦軸には直流重畳定格電流値(Isat[A])を示している。図16から、重畳特性の観点からは第2磁性層が薄い方が好ましいことが分かる。従って、重畳特性が高くなるように、第2磁性層は厚くし過ぎないことが好ましい。
実用上は厚み比が30%以上であることが第2磁性層を設けることによる効果を充分に発揮させるためには好ましい。
このような観点から、厚み比は30%以上、50%以下であることが好ましい。
1、1A、1B 半導体複合装置
10 第1磁性層
11 第1磁性粒子
12 樹脂
13 インダクタ配線
14a、14b、14c、14d 直線
15a、15b、15c 連結部
20 第2磁性層
20a 上面側第2磁性層
20b 下面側第2磁性層
21 第2磁性粒子
22 樹脂
100 ボルテージレギュレータ
120 はんだバンプ
200、200A、200B、200C、200D、200E パッケージ基板
205 上面端子層
210 キャパシタ層
225 絶縁部
226、227、228 樹脂層
230 キャパシタ部
231 陽極板
232 芯部
234 多孔質部
236 陰極層
240 導電部
242 ビア導体
250 インダクタ層
261、262、263、266、267 スルーホール導体
270 底面端子層
300 負荷
380 はんだバンプ
350 他の電子機器
400 マザー基板
410 マザー基板の端子
420 ヒートシンク
CP1 キャパシタ
L1 インダクタ

Claims (11)

  1. 第1磁性粒子及び樹脂を含む第1磁性層と、
    前記第1磁性層の少なくとも一方の面に設けられ、前記第1磁性粒子よりも平均扁平率が大きい第2磁性粒子及び樹脂を含む第2磁性層と、
    を備えるインダクタ層を有し、
    前記第2磁性粒子は前記第2磁性層の主面に沿った方向での寸法が、前記第2磁性層の厚さ方向での寸法より長い形状の粒子であり、
    前記第1磁性層の内部にはインダクタとして機能するインダクタ配線が設けられており、
    厚さ方向において前記インダクタ配線と前記第2磁性層の間には前記第1磁性粒子及び樹脂が存在することを特徴とするパッケージ基板。
  2. 前記第1磁性層の主面に沿った平面を上面視した際に、
    前記インダクタ配線は、電流が流れる向きが異なる複数の直線が連結され、前記複数の直線を連結する連結部の形状が直線又は曲線である一本の配線であり、
    一の直線において電流が流れる向きと、当該一の直線と隣接する直線において電流が流れる向きとが異なる、請求項1に記載のパッケージ基板。
  3. 前記インダクタ配線は、配線の厚み/配線の幅で表わされるアスペクト比が0.2以上である請求項1又は2に記載のパッケージ基板。
  4. 前記第2磁性層のその主面に沿った方向の透磁率が、前記第1磁性層のその主面に沿った方向の透磁率より高い請求項1~3のいずれかに記載のパッケージ基板。
  5. 前記第2磁性層のその主面に沿った方向の透磁率が、前記第1磁性層のその主面に沿った方向の透磁率の1.5倍以上である請求項4に記載のパッケージ基板。
  6. 前記第2磁性層は、前記第2磁性層の主面に沿った方向の透磁率が、前記第2磁性層の厚さ方向の透磁率よりも高い請求項1~5のいずれかに記載のパッケージ基板。
  7. 前記第2磁性層の主面に沿った方向の透磁率が、前記第2磁性層の厚さ方向の透磁率の5倍以上である請求項6に記載のパッケージ基板。
  8. 前記第1磁性層及び前記第2磁性層を厚さ方向に貫通するスルーホール導体を備える請求項1~7のいずれかに記載のパッケージ基板。
  9. 内部にキャパシタが形成されたキャパシタ層をさらに有し、
    前記インダクタ層の前記第1磁性層と、前記キャパシタ層の間に、前記インダクタ層の前記第2磁性層が位置している、請求項1~8のいずれかに記載のパッケージ基板。
  10. 前記インダクタ配線は巻いていない形状の配線である、請求項1~9のいずれかに記載のパッケージ基板。
  11. 前記第2磁性層の厚みHと、前記インダクタ配線と前記第2磁性層の間に存在する前記第1磁性層の厚みKの厚み比=[H/(H+K)]×100(%)が30%以上、50%以下である、請求項1~10のいずれかに記載のパッケージ基板。
JP2021071311A 2021-04-20 2021-04-20 パッケージ基板 Active JP7396324B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021071311A JP7396324B2 (ja) 2021-04-20 2021-04-20 パッケージ基板
US17/718,725 US20220336381A1 (en) 2021-04-20 2022-04-12 Package board
CN202210403291.3A CN115224008A (zh) 2021-04-20 2022-04-18 封装基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021071311A JP7396324B2 (ja) 2021-04-20 2021-04-20 パッケージ基板

Publications (2)

Publication Number Publication Date
JP2022165802A JP2022165802A (ja) 2022-11-01
JP7396324B2 true JP7396324B2 (ja) 2023-12-12

Family

ID=83601642

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021071311A Active JP7396324B2 (ja) 2021-04-20 2021-04-20 パッケージ基板

Country Status (3)

Country Link
US (1) US20220336381A1 (ja)
JP (1) JP7396324B2 (ja)
CN (1) CN115224008A (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009009985A (ja) 2007-06-26 2009-01-15 Sumida Corporation コイル部品
JP2017098528A (ja) 2015-11-20 2017-06-01 サムソン エレクトロ−メカニックス カンパニーリミテッド. コイル部品及びその製造方法
WO2019130746A1 (ja) 2017-12-27 2019-07-04 株式会社村田製作所 半導体複合装置およびそれに用いられるパッケージ基板
JP2019140202A (ja) 2018-02-08 2019-08-22 Tdk株式会社 コイル部品及びその製造方法
JP2020161645A (ja) 2019-03-26 2020-10-01 国立大学法人信州大学 電子部品

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009009985A (ja) 2007-06-26 2009-01-15 Sumida Corporation コイル部品
JP2017098528A (ja) 2015-11-20 2017-06-01 サムソン エレクトロ−メカニックス カンパニーリミテッド. コイル部品及びその製造方法
WO2019130746A1 (ja) 2017-12-27 2019-07-04 株式会社村田製作所 半導体複合装置およびそれに用いられるパッケージ基板
JP2019140202A (ja) 2018-02-08 2019-08-22 Tdk株式会社 コイル部品及びその製造方法
JP2020161645A (ja) 2019-03-26 2020-10-01 国立大学法人信州大学 電子部品

Also Published As

Publication number Publication date
JP2022165802A (ja) 2022-11-01
US20220336381A1 (en) 2022-10-20
CN115224008A (zh) 2022-10-21

Similar Documents

Publication Publication Date Title
TWI694584B (zh) 半導體複合裝置及用於其之封裝基板
US11562848B2 (en) Coil electronic component and method of manufacturing same
US7335531B2 (en) Semiconductor device package and method of production and semiconductor device of same
US8018311B2 (en) Microminiature power converter
JP7384251B2 (ja) モジュール
US11107616B2 (en) Coil component
JP2004072815A (ja) 超小型電力変換装置およびその製造方法
JP7396324B2 (ja) パッケージ基板
US11804456B2 (en) Wirebond and leadframe magnetic inductors
WO2023157796A1 (ja) パッケージ基板及びインダクタ部品
US11145457B2 (en) Coil component and method for manufacturing the same
JP2003297702A (ja) 固体電解コンデンサ及びその製造方法
JP2023024986A (ja) 半導体複合装置および半導体複合装置の製造方法
JP2010123777A (ja) 電気複合部品

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230816

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231013

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231031

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231113

R150 Certificate of patent or registration of utility model

Ref document number: 7396324

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150