JP2023024986A - 半導体複合装置および半導体複合装置の製造方法 - Google Patents

半導体複合装置および半導体複合装置の製造方法 Download PDF

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Abstract

【課題】小型化可能で、かつ、キャパシタから負荷までの接続距離が短い半導体複合装置を提供する。【解決手段】半導体複合装置１において、複数チャネルＣＨ１、ＣＨ２に対応して配置されて電圧レギュレータを構成するアクティブ素子１０は、スイッチング素子ＳＷ１～ＳＷ４を含む。電圧レギュレータを構成するパッシブ素子２０は、出力キャパシタＣ１、Ｃ２を含み、同一平面上に並列配置されたキャパシタアレイ５０として一体形成され、配線基板４０の実装面に対し垂直方向に複数のスルーホール導体ＴＨ１、ＴＨ２を有し、配線基板４０の実装面から見てキャパシタアレイ５０の少なくとも一部が、負荷３０と重なり配置される。出力キャパシタＣ２は、出力キャパシタＣ１と比べて、配線基板４０の実装面から見て大きい面積を有する。電圧レギュレータを構成するパッシブ素子２０はさらに、インダクタＬ１～Ｌ４を含む。【選択図】図３

Description

本発明は、半導体複合装置および半導体複合装置の製造方法に関する。
特許文献１は、インダクタあるいはキャパシタのようなパッシブ素子（受動素子）の一部または全部が埋め込まれたパッケージ基板、および、スイッチング素子のようなアクティブ素子（能動素子）を含む電圧制御装置を有する半導体装置を開示する。特許文献１に記載の半導体装置においては、電圧制御装置、および、電源電圧を供給すべき負荷が、パッケージ基板上に実装されている。電圧調整部で調整された直流電圧は、パッケージ基板内のパッシブ素子で平滑化されて負荷に供給される。
米国特許出願公開第２０１１／００５０３３４号明細書
特許文献１に記載されているような電圧制御装置を有する半導体装置は、例えば、携帯電話またはスマートフォンなどの電子機器に適用される。近年、電子機器の小型化および薄型化が進められており、それに伴って半導体装置自体の小型化が望まれている。さらに、スマートフォンに代表される高機能携帯端末の電源回路部などでは、マルチチャネルのＤＣ－ＤＣコンバータＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、あるいは、低消費電力機能などを搭載したＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等が使用される。これらのＩＣでは、低電圧および大電流による高速駆動化、低消費電力化が進んでいる。
図１は、マルチチャネル電源を構成する半導体複合装置の一例を模式的に示す平面図である。図１では、チャネル数が２個である場合の例を示している。
図１に示す半導体複合装置１００は、電圧レギュレータ（Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）を構成するアクティブ素子１０およびパッシブ素子２０と、電圧レギュレータによって調整された直流電圧が供給される負荷（Ｌｏａｄ）３０と、アクティブ素子１０、パッシブ素子２０および負荷３０に電気的に接続される配線基板４０と、を備える。
アクティブ素子１０およびパッシブ素子２０は、チャネルごとに配置されている。第１チャネルＣＨ１は、電源回路が１個であるシングルフェーズ電源を構成し、第２チャネルＣＨ２は、複数個の電源回路が並列接続されたマルチフェーズ電源を構成している。
電圧レギュレータを構成するアクティブ素子１０は、スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４を含む。このうち、スイッチング素子ＳＷ１は第１チャネルＣＨ１に配置され、スイッチング素子ＳＷ２、ＳＷ３およびＳＷ４は第２チャネルＣＨ２に配置されている。
電圧レギュレータを構成するパッシブ素子２０は、出力キャパシタＣ１およびＣ２を含む。このうち、出力キャパシタＣ１は第１チャネルＣＨ１に配置され、出力キャパシタＣ２は第２チャネルＣＨ２に配置されている。ここで示す出力キャパシタは、説明を簡略化するため、スイッチング素子のスイッチング周波数に対応した、電圧平滑用のキャパシタのみを例示しているが、それぞれのチャンネルに対し、ノイズ抑制や高周波を短絡するためのデカップリング用途のキャパシタを出力ラインにシャント接続されているものも含み、それらが並列で接続されていてもよい。
電圧レギュレータを構成するパッシブ素子２０は、さらに、インダクタＬ１、Ｌ２、Ｌ３およびＬ４を含む。このうち、インダクタＬ１は第１チャネルＣＨ１に配置され、インダクタＬ２、Ｌ３およびＬ４は第２チャネルＣＨ２に配置されている。
なお、電圧レギュレータを構成するパッシブ素子２０としては、少なくとも出力キャパシタＣ１およびＣ２が含まれていればよく、インダクタＬ１、Ｌ２、Ｌ３およびＬ４は必ずしも含まれていなくてもよい。
図１に示す半導体複合装置１００のように、出力キャパシタなどのキャパシタが配線基板の一方の実装面に配置されていると、キャパシタを配置するための実装面積が必要となるため、半導体複合装置の小型化が困難となる。キャパシタはチャネルごとに配置されるため、チャネル数が多くなるほど、実装面積が大きくなってしまう。
また、出力キャパシタなどのキャパシタから負荷までの接続距離が長くなると、配線によるインダクタ成分および抵抗成分により、等価直列インダクタンス（ＥＳＬ）および等価直列抵抗（ＥＳＲ）による損失が大きくなる。したがって、キャパシタは、負荷の近くに配置されることが望まれる。
本発明は、小型化が可能で、かつ、キャパシタから負荷までの接続距離が短い半導体複合装置を提供することを目的とする。さらに、本発明は、上記半導体複合装置の製造方法を提供することを目的とする。
本発明の半導体複合装置は、複数のチャネルに対応するように配置され、電圧レギュレータを構成するアクティブ素子およびパッシブ素子と、上記電圧レギュレータによって調整された直流電圧が供給され、半導体素子を含む負荷と、上記アクティブ素子、上記パッシブ素子および上記負荷に電気的に接続される配線基板と、を備える。上記電圧レギュレータを構成する上記アクティブ素子は、スイッチング素子を含む。上記電圧レギュレータを構成する上記パッシブ素子は、キャパシタを含む。上記チャネルに配置される複数の上記キャパシタは、平面配置された複数のキャパシタ部を含んで一体成型されたキャパシタアレイを含む。上記キャパシタアレイは、上記配線基板の実装面に対して垂直な方向に上記キャパシタアレイを貫通する複数のスルーホール導体を有する。上記配線基板の実装面から見て、上記キャパシタアレイの少なくとも一部が上記負荷と重なる位置に配置されている。
本発明の半導体複合装置において、上記電圧レギュレータを構成する上記パッシブ素子は、例えば、電源を駆動させるためのキャパシタを含む。なお、一体成型されたキャパシタアレイとは別のキャパシタによって電源が駆動されるチャネルがあってもよく、キャパシタアレイ内の複数のキャパシタが同一チャネルに並列に接続されてもよく、また、キャパシタアレイに対して並列に接続される別のキャパシタがあってもよい。
本発明の半導体複合装置の製造方法は、キャパシタアレイが配線基板に内蔵されている上記半導体複合装置の製造方法であって、配線基板にキャビティを形成する工程と、キャパシタアレイを上記キャビティの内部に配置する工程と、上記配線基板と上記キャパシタアレイを電気的に接続する工程と、上記キャビティを封止して、上記キャパシタアレイを上記配線基板に内蔵する工程と、を備える。
本発明によれば、小型化が可能で、かつ、キャパシタから負荷までの接続距離が短い半導体複合装置を提供することができる。
図１は、マルチチャネル電源を構成する半導体複合装置の一例を模式的に示す平面図である。 図２は、本発明の第１実施形態に係る半導体複合装置の一例を模式的に示す断面図である。 図３は、図２に示す半導体複合装置を配線基板の一方の実装面から見た平面図である。 図４は、図２および図３に示す半導体複合装置を構成するキャパシタアレイの一例を模式的に示す平面図である。 図５は、図２および図３に示す半導体複合装置の回路構成図である。 図６は、キャパシタの陽極と接続されるスルーホール導体およびその周辺の一例を模式的に示す断面図である。 図７は、図６のＶＩＩ－ＶＩＩ線に沿った投影断面図である。 図８は、キャパシタの陰極と接続されるスルーホール導体およびその周辺の一例を模式的に示す断面図である。 図９は、図８のＩＸ－ＩＸ線に沿った投影断面図である。 図１０は、本発明の第２実施形態に係る半導体複合装置の一例を模式的に示す断面図である。 図１１は、図１０に示す半導体複合装置を配線基板の一方の実装面から見た平面図である。 図１２は、図１０に示す半導体複合装置を配線基板の他方の実装面から見た平面図である。 図１３は、本発明の第３実施形態に係る半導体複合装置の一例を模式的に示す断面図である。 図１４は、図１３に示す半導体複合装置を配線基板の一方の実装面から見た平面図である。 図１５は、図１３に示す半導体複合装置を配線基板の他方の実装面から見た平面図である。 図１６は、本発明の第２実施形態に係る半導体複合装置の別の一例を模式的に示す断面図である。 図１７は、本発明の第２実施形態に係る半導体複合装置のさらに別の一例を模式的に示す断面図である。 図１８Ａおよび図１８Ｂは、配線基板にキャビティを形成する工程の一例を模式的に示す断面図である。 図１９は、配線基板にテープを貼り付ける工程の一例を模式的に示す断面図である。 図２０は、キャパシタアレイをキャビティの内部に配置する工程の一例を模式的に示す断面図である。 図２１は、キャパシタアレイの一方の接続端子側から樹脂封止を行う工程の一例を模式的に示す断面図である。 図２２は、配線基板からテープを剥がす工程の一例を模式的に示す断面図である。 図２３は、キャパシタアレイの他方の接続端子側から樹脂封止を行う工程の一例を模式的に示す断面図である。 図２４は、ビア穴を形成する工程の一例を模式的に示す断面図である。 図２５は、めっき処理を施す工程の一例を模式的に示す断面図である。 図２６Ａおよび図２６Ｂは、配線基板にキャビティを形成する工程の一例を模式的に示す断面図である。 図２７は、貫通孔を形成する工程の一例を模式的に示す断面図である。 図２８は、パターニングおよびめっき処理を施す工程の一例を模式的に示す断面図である。 図２９は、キャパシタアレイをキャビティの内部に配置する工程の一例を模式的に示す断面図である。 図３０は、樹脂封止を行う工程の一例を模式的に示す断面図である。 図３１は、ビア穴を形成する工程の一例を模式的に示す断面図である。 図３２は、めっき処理を施す工程の一例を模式的に示す断面図である。 図３３は、本発明の半導体複合装置の第１変形例を模式的に示す断面図である。 図３４は、本発明の半導体複合装置の第２変形例を模式的に示す断面図である。 図３５は、本発明の半導体複合装置の第３変形例を模式的に示す断面図である。 図３６は、本発明の半導体複合装置の第４変形例を模式的に示す断面図である。 図３７は、本発明の半導体複合装置の第５変形例を模式的に示す断面図である。 図３８は、入力キャパシタを備える半導体複合装置の回路構成図である。 図３９は、本発明の半導体複合装置の第６変形例を模式的に示す断面図である。 図４０は、本発明の半導体複合装置の第７変形例を模式的に示す断面図である。 図４１は、本発明の半導体複合装置の第８変形例を模式的に示す断面図である。 図４２は、トランスを含む電源回路が構成された半導体複合装置の回路構成図の一例である。 図４３は、電源モジュールを備える半導体複合装置の一例を模式的に示す断面図である。 図４４は、電源モジュールを備える半導体複合装置の回路構成図の一例である。 図４５は、電源モジュールを備える半導体複合装置の回路構成図の別の一例である。 図４６は、電源モジュールを備える半導体複合装置の別の一例を模式的に示す断面図である。 図４７は、電源モジュールの基板にキャパシタアレイが含まれる半導体複合装置の一例を模式的に示す断面図である。 図４８は、電源モジュールの基板にキャパシタアレイが含まれる半導体複合装置の別の一例を模式的に示す断面図である。 図４９は、インダクタアレイを含む半導体複合装置の一例を模式的に示す断面図である。 図５０は、図４９に示す半導体複合装置を配線基板の他方の実装面から見た平面図である。 図５１は、インダクタアレイを含む半導体複合装置の回路構成図の一例である。
以下、本発明の半導体複合装置および半導体複合装置の製造方法について説明する。
しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する本発明の個々の望ましい構成を２つ以上組み合わせたものもまた本発明である。
［半導体複合装置］
本発明の半導体複合装置は、複数のチャネルに対応するように配置され、電圧レギュレータを構成するアクティブ素子およびパッシブ素子と、上記電圧レギュレータによって調整された直流電圧が供給される負荷と、上記アクティブ素子、上記パッシブ素子および上記負荷に電気的に接続される配線基板と、を備える。上記電圧レギュレータを構成する上記アクティブ素子は、スイッチング素子を含む。上記電圧レギュレータを構成する上記パッシブ素子は、キャパシタを含む。
本発明の半導体複合装置において、上記電圧レギュレータを構成する上記パッシブ素子は、例えば、電源を駆動させるためのキャパシタを含む。電源を駆動させるためのキャパシタは、出力側のキャパシタでもよく、入力側のキャパシタでもよい。本発明の半導体複合装置は、電源を駆動させるためのキャパシタとして、出力側のキャパシタおよび入力側のキャパシタのいずれか一方を備えてもよく、両方を備えてもよい。
以下に示す各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。第２実施形態以降では、第１実施形態と共通の事項についての記述は省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については、実施形態ごとには逐次言及しない。
以下の説明において、各実施形態を特に区別しない場合、単に「本発明の半導体複合装置」という。
以下に示す図面は模式的なものであり、その寸法や縦横比の縮尺などは実際の製品とは異なる場合がある。
（第１実施形態）
図２は、本発明の第１実施形態に係る半導体複合装置の一例を模式的に示す断面図である。図３は、図２に示す半導体複合装置を配線基板の一方の実装面から見た平面図である。図４は、図２および図３に示す半導体複合装置を構成するキャパシタアレイの一例を模式的に示す平面図である。図５は、図２および図３に示す半導体複合装置の回路構成図である。図３では、チャネル数が２個である場合の例を示しているが、チャネル数は３個以上であってもよい。
図２および図３に示す半導体複合装置１は、電圧レギュレータを構成するアクティブ素子１０およびパッシブ素子２０と、電圧レギュレータによって調整された直流電圧が供給される負荷３０と、アクティブ素子１０、パッシブ素子２０および負荷３０に電気的に接続される配線基板４０と、を備える。
アクティブ素子１０およびパッシブ素子２０は、チャネルごとに配置されている。第１チャネルＣＨ１は、電源回路が１個であるシングルフェーズ電源を構成し、第２チャネルＣＨ２は、複数個の電源回路が並列接続されたマルチフェーズ電源を構成している。第２チャネルＣＨ２では、３個の電源回路が並列接続されたマルチフェーズ電源の例を示しているが、並列接続される電源回路の数は特に限定されない。
なお、第１チャネルＣＨ１および第２チャネルＣＨ２の両方がシングルフェーズ電源を構成してもよい。あるいは、第１チャネルＣＨ１および第２チャネルＣＨ２の両方がマルチフェーズ電源を構成してもよい。その場合、並列接続される電源回路の数は、同じでもよく、異なっていてもよい。
電圧レギュレータを構成するアクティブ素子１０は、スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４を含む。このうち、スイッチング素子ＳＷ１は第１チャネルＣＨ１に配置され、スイッチング素子ＳＷ２、ＳＷ３およびＳＷ４は第２チャネルＣＨ２に配置されている。
図２および図３に示す例では、第１チャネルＣＨ１に配置されるスイッチング素子ＳＷ１と、第２チャネルＣＨ２に配置されるスイッチング素子ＳＷ２、ＳＷ３およびＳＷ４とは、配線基板４０の一方の実装面に配置されている。
電圧レギュレータを構成するパッシブ素子２０は、出力キャパシタＣ１およびＣ２を含む。このうち、出力キャパシタＣ１は第１チャネルＣＨ１に配置され、出力キャパシタＣ２は第２チャネルＣＨ２に配置されている。ここで示す出力キャパシタは、図１と同様、説明を簡略化するため、スイッチング素子のスイッチング周波数に対応した、電圧平滑用のキャパシタのみを例示しているが、それぞれのチャンネルに対し、ノイズ抑制や高周波を短絡するためのデカップリング用途のキャパシタを出力ラインにシャント接続されているものも含み、それらが並列で接続されていてもよい。以下の図面においても同様である。
出力キャパシタＣ１およびＣ２は、電源を安定駆動させるためのキャパシタの一例であり、出力電圧を平滑化するための出力キャパシタである。図２、図３および図４に示すように、第１チャネルＣＨ１に配置される出力キャパシタＣ１と、第２チャネルＣＨ２に配置される出力キャパシタＣ２とは、平面配置された複数のキャパシタ部を含んで一体成型されたキャパシタアレイ５０により構成されている。出力キャパシタＣ１を構成するキャパシタ部の大きさは、出力キャパシタＣ２を構成するキャパシタ部の大きさと同じでもよく、異なっていてもよい。
キャパシタアレイ５０は、配線基板４０の実装面に対して垂直な方向にキャパシタアレイ５０を貫通する複数のスルーホール導体ＴＨ１およびＴＨ２を有する。スルーホール導体ＴＨ１またはＴＨ２の一方の端部には、第１の接続端子６１が形成されており、スルーホール導体ＴＨ１またはＴＨ２の他方の端部には、第２の接続端子６２が形成されている。
図２および図３に示すように、配線基板４０の実装面から見て、キャパシタアレイ５０の少なくとも一部が負荷３０と重なる位置に配置されている。図２および図３に示す例では、キャパシタアレイ５０は、配線基板４０に内蔵されている。
電圧レギュレータを構成するパッシブ素子２０は、さらに、インダクタＬ１、Ｌ２、Ｌ３およびＬ４を含む。このうち、インダクタＬ１は第１チャネルＣＨ１に配置され、インダクタＬ２、Ｌ３およびＬ４は第２チャネルＣＨ２に配置されている。インダクタＬ１はスイッチング素子ＳＷ１と負荷３０との間に接続され、インダクタＬ２はスイッチング素子ＳＷ２と負荷３０との間に接続され、インダクタＬ３はスイッチング素子ＳＷ３と負荷３０との間に接続され、インダクタＬ４はスイッチング素子ＳＷ４と負荷３０との間に接続されている。
図２および図３に示す例では、第１チャネルＣＨ１に配置されるインダクタＬ１と、第２チャネルＣＨ２に配置されるインダクタＬ２、Ｌ３およびＬ４とは、配線基板４０の一方の実装面に配置されている。
なお、電圧レギュレータを構成するパッシブ素子２０としては、少なくとも出力キャパシタＣ１およびＣ２が含まれていればよく、インダクタＬ１、Ｌ２、Ｌ３およびＬ４は必ずしも含まれていなくてもよい。
負荷３０は、半導体素子を含む。負荷３０としては、例えば、論理演算回路あるいは記憶回路などの半導体集積回路（ＩＣ）等が挙げられる。
図２および図３に示す例では、負荷３０は、配線基板４０の一方の実装面に配置されている。
配線基板４０の一方の実装面には、スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４、インダクタＬ１、Ｌ２、Ｌ３およびＬ４ならびに負荷３０などの部品を実装するためのランドおよびそれらを接続するための配線を含む回路層４５が形成されている。回路層４５を介して、配線基板４０は、アクティブ素子１０、パッシブ素子２０および負荷３０に電気的に接続されている。
図示されていないが、配線基板４０の実装面には、アクティブ素子１０、パッシブ素子２０および負荷３０以外に、チョークインダクタ、サージ保護用のダイオード素子、および分圧用の抵抗素子などの電子機器が配置されてもよい。
図２および図３に示す例では、チャネル数が２個である半導体複合装置について説明した。しかしながら、本発明の第１実施形態に係る半導体複合装置において、チャネル数は、２個以上であれば特に限定されない。
本発明の第１実施形態に係る半導体複合装置では、チャネルに配置される複数の出力キャパシタなどのキャパシタが、平面配置された複数のキャパシタ部を含んで一体成型されたキャパシタアレイを含み、キャパシタアレイが、配線基板の実装面に対して垂直な方向にキャパシタアレイを貫通する複数のスルーホール導体を有し、配線基板の実装面から見て、キャパシタアレイの少なくとも一部が負荷と重なる位置に配置されていることを特徴とする。
本発明の第１実施形態では、半導体複合装置が上記の特徴を有することで、複数のキャパシタが負荷と同一平面に配置されないため、実装面積を小さくすることができる。その結果、半導体複合装置の小型化を図ることができる。
また、キャパシタから負荷までの配線を同一平面で引き回す必要がなくなるため、キャパシタから負荷までの接続距離を短くすることができる。その結果、配線によるインダクタ成分および抵抗成分を小さくすることができる。
本発明の第１実施形態に係る半導体複合装置では、一体成型されたキャパシタアレイが、複数のチャネルのうち、１個のチャネルのみに接続されていてもよいが、２個以上のチャネルに接続されていることが好ましい。本発明の第１実施形態に係る半導体複合装置では、全てのチャネルに配置される複数のキャパシタが、一体成型されたキャパシタアレイのみから構成されてもよい。あるいは、一体成型されたキャパシタアレイとは別のキャパシタによって電源が安定駆動されるチャネルがあってもよく、キャパシタアレイ内の複数のキャパシタが同一チャネルに並列に接続されてもよく、また、キャパシタアレイに対して並列に接続される別のキャパシタがあってもよい。
また、図２および図３に示す例では、第１チャネルＣＨ１がシングルフェーズ電源を構成し、第２チャネルＣＨ２がマルチフェーズ電源を構成する半導体複合装置について説明した。しかしながら、本発明の第１実施形態に係る半導体複合装置では、全てのチャネルがシングルフェーズ電源を構成してもよく、全てのチャネルがマルチフェーズ電源を構成してもよく、シングルフェーズ電源を構成するチャネルとマルチフェーズ電源を構成するチャネルとが混在してもよい。マルチフェーズ電源を構成するチャネルが複数個存在する場合、並列接続される電源回路の数は、チャネルごとに同じでもよく、異なっていてもよい。
本発明の第１実施形態に係る半導体複合装置において、スルーホール導体は、キャパシタアレイの厚さ方向の上面から底面まで貫通する貫通孔の少なくとも内壁面に形成されている。貫通孔の内壁面は、Ｃｕ、ＡｕまたはＡｇなどの低抵抗の金属によってメタライズされる。加工の容易さから、例えば、無電解Ｃｕめっき、電解Ｃｕめっきによりメタライズすることができる。なお、スルーホール導体のメタライズについては、貫通孔の内壁面のみをメタライズする場合に限られず、金属あるいは金属と樹脂との複合材料などを充填してもよい。
ここで、スルーホール導体は、Ａ．キャパシタの陽極用、Ｂ．キャパシタの陰極およびグランド用、Ｃ．Ｉ／Ｏライン用、に分類される。Ａ．キャパシタの陽極用のスルーホール導体はキャパシタの陽極に接続されており、Ｂ．キャパシタの陰極およびグランド用のスルーホール導体はキャパシタの陰極に接続されており、Ｃ．Ｉ／Ｏライン用のスルーホール導体はキャパシタの陽極および陰極のいずれにも接続されていない。
Ａ．キャパシタの陽極用のスルーホール導体は、キャパシタを貫通する貫通孔とスルーホール導体との間に絶縁材料が充填されていてもよく、充填されていなくてもよい。後者の場合、後述するキャパシタの陽極である陽極板の芯部とスルーホール導体とが直接接続される構造となる。Ｂ．キャパシタの陰極およびグランド用のスルーホール導体、および、Ｃ．Ｉ／Ｏライン用のスルーホール導体は、キャパシタを貫通する貫通孔とスルーホール導体との間に絶縁材料が充填されている。
本発明の第１実施形態に係る半導体複合装置において、キャパシタアレイを貫通するスルーホール導体のうち、少なくとも１つのスルーホール導体は、例えば、出力キャパシタなどのキャパシタの陽極と接続されている。
図６は、キャパシタの陽極と接続されるスルーホール導体およびその周辺の一例を模式的に示す断面図である。図７は、図６のＶＩＩ－ＶＩＩ線に沿った投影断面図である。図６および図７では、出力キャパシタＣ１の陽極と接続される第１のスルーホール導体ＴＨ１１について説明する。
図６に示す出力キャパシタＣ１は、キャパシタ部２１０と、第１のスルーホール導体ＴＨ１１に電気的に接続される導電部２２０と、キャパシタ部２１０の表面に積層された絶縁部２３０と、を含む。導電部２２０は、第１のスルーホール導体ＴＨ１１の表面に形成されており、接続端子として機能することができる。絶縁部２３０は、図６に示されるように、キャパシタ部２１０の表面に積層された第１の絶縁部２３０Ａと、第１の絶縁部２３０Ａの表面に積層された第２の絶縁部２３０Ｂとを含むことが好ましい。
本実施形態では、キャパシタ部２１０は、金属からなる陽極板２１１を含む。例えば、陽極板２１１は、弁作用金属からなる芯部２１２を有する。陽極板２１１は、芯部２１２の少なくとも一方の主面に設けられた多孔質部２１４を有することが好ましい。多孔質部２１４の表面には誘電体層（図示せず）が設けられており、誘電体層の表面に陰極層２１６が設けられている。これにより、本実施形態では、キャパシタ部２１０は、電解コンデンサを形成している。なお、図６には、陰極層２１６として、導電体層であるカーボン層２１６Ａおよび銅層２１６Ｂが示されている。図６には示されていないが、陰極層２１６として、誘電体層の表面に固体電解質層が設けられており、固体電解質層の表面に導電体層が設けられている。
キャパシタ部２１０が電解コンデンサを形成している場合、陽極板２１１は、いわゆる弁作用を示す弁作用金属からなる。弁作用金属としては、例えば、アルミニウム、タンタル、ニオブ、チタン、ジルコニウムなどの金属単体、または、これらの金属を少なくとも１種含む合金などが挙げられる。これらの中では、アルミニウムまたはアルミニウム合金が好ましい。以下、アルミニウムまたはアルミニウム合金を基材とする電解コンデンサをアルミニウム素子ともいう。
陽極板２１１の形状は、平板状であることが好ましく、箔状であることがより好ましい。陽極板２１１は、芯部２１２の少なくとも一方の主面に多孔質部２１４を有していればよく、芯部２１２の両方の主面に多孔質部２１４を有していてもよい。多孔質部２１４は、芯部２１２の表面に形成された多孔質層であることが好ましく、エッチング層であることがより好ましい。
多孔質部２１４の表面に設けられる誘電体層は、多孔質部２１４の表面状態を反映して多孔質になっており、微細な凹凸状の表面形状を有している。誘電体層は、上記弁作用金属の酸化皮膜からなることが好ましい。例えば、陽極板２１１としてアルミニウム箔が用いられる場合、アジピン酸アンモニウムなどを含む水溶液中でアルミニウム箔の表面に対して陽極酸化処理（化成処理ともいう）を行うことにより、酸化皮膜からなる誘電体層を形成することができる。
誘電体層の表面に設けられる陰極層２１６は、例えば、誘電体層の表面に設けられた固体電解質層を含む。陰極層２１６は、さらに、固体電解質層の表面に設けられた導電体層を含むことが好ましい。
固体電解質層を構成する材料としては、例えば、ポリピロール類、ポリチオフェン類、ポリアニリン類などの導電性高分子などが挙げられる。これらの中では、ポリチオフェン類が好ましく、ＰＥＤＯＴと呼ばれるポリ（３，４－エチレンジオキシチオフェン）が特に好ましい。また、上記導電性高分子は、ポリスチレンスルホン酸（ＰＳＳ）などのドーパントを含んでいてもよい。なお、固体電解質層は、誘電体層の細孔（凹部）を充填する内層と、誘電体層を被覆する外層とを含むことが好ましい。
導電体層は、導電性樹脂層および金属層のうち、少なくとも１層を含む。導電体層は、導電性樹脂層のみでもよく、金属層のみでもよい。導電体層は、固体電解質層の全面を被覆することが好ましい。
導電性樹脂層としては、例えば、銀フィラー、銅フィラー、ニッケルフィラーおよびカーボンフィラーからなる群より選択される少なくとも１種の導電性フィラーを含む導電性接着剤層などが挙げられる。
金属層としては、例えば、金属めっき膜、金属箔などが挙げられる。金属層は、ニッケル、銅、銀およびこれらの金属を主成分とする合金からなる群より選択される少なくとも一種の金属からなることが好ましい。なお、「主成分」とは、元素の重量比率が最も大きい元素成分をいう。
導電体層は、例えば、固体電解質層の表面に設けられたカーボン層と、カーボン層の表面に設けられた銅層とを含む。
カーボン層は、固体電解質層と銅層とを電気的および機械的に接続させるために設けられている。カーボン層は、カーボンペーストをスポンジ転写、スクリーン印刷、ディスペンサ、インクジェット印刷などによって固体電解質層上に塗布することにより、所定の領域に形成することができる。
銅層は、銅ペーストをスポンジ転写、スクリーン印刷、スプレー塗布、ディスペンサ、インクジェット印刷などによってカーボン層上に印刷することにより形成することができる。
導電部２２０は、例えばＡｇ、ＡｕまたはＣｕのような低抵抗の金属を主体として構成される。層間の密着力向上を目的として、上記導電性フィラーと樹脂とを混合した導電性密着材を導電部として設けてもよい。
絶縁部２３０は、エポキシ、フェノールまたはポリイミドなどの樹脂、あるいは、エポキシ、フェノールまたはポリイミドなどの樹脂とシリカまたはアルミナなどの無機フィラーとの混合材料のような絶縁材料で構成される。
なお、キャパシタ部２１０として、チタン酸バリウムを用いたセラミックコンデンサ、あるいは、窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）、フッ化水素（ＨＦ）などを用いた薄膜コンデンサを用いることも可能である。しかしながら、より薄型で比較的大きな面積のキャパシタ部２１０を形成できること、および、キャパシタアレイ５０の剛性および柔軟性のような機械特性の観点から、キャパシタ部２１０は、アルミニウムなどの金属を基材とするコンデンサであることが好ましく、アルミニウムなどの金属を基材とする電解コンデンサであることがより好ましく、アルミニウムまたはアルミニウム合金を基材とする電解コンデンサであることがさらに好ましい。
第１のスルーホール導体ＴＨ１１は、出力キャパシタＣ１の厚さ方向にキャパシタ部２１０を貫通するように形成されている。具体的には、第１のスルーホール導体ＴＨ１１は、キャパシタ部２１０を厚さ方向に貫通する第１の貫通孔ｈ１１の少なくとも内壁面に形成されている。
第１のスルーホール導体ＴＨ１１は、図６および図７に示されるように、陽極板２１１の端面と接続されている。すなわち、第１のスルーホール導体ＴＨ１１は、陽極板２１１の端面において、キャパシタ部２１０の陽極である芯部２１２と接続されている。
第１のスルーホール導体ＴＨ１１をキャパシタ部２１０の陽極と電気的に接続することで、出力キャパシタＣ１の小型化を図ることができ、半導体複合装置の更なる小型化が可能となる。この場合、第１のスルーホール導体ＴＨ１１が陽極板２１１の端面と接続されていると、第１のスルーホール導体ＴＨ１１を通じて、出力キャパシタＣ１の上下を接続する配線機能と、キャパシタ部２１０の陽極と配線を接続する機能とを同時に実現することができるため、半導体複合装置の小型化を図ることができる。さらに、配線長が短くなることで、出力キャパシタＣ１のＥＳＬおよびＥＳＲを低減できる。
第１のスルーホール導体ＴＨ１１と接続される陽極板２１１の端面には、芯部２１２および多孔質部２１４が露出しており、多孔質部２１４に絶縁材料が充填されることで、図６および図７に示されるように、第１のスルーホール導体ＴＨ１１の周囲に第３の絶縁部２３０Ｃが設けられている。
図６に示されるように、第１のスルーホール導体ＴＨ１１と接続される陽極板２１１の端面に、芯部２１２および多孔質部２１４が露出していることが好ましい。この場合、第１のスルーホール導体ＴＨ１１と多孔質部２１４との接触面積が大きくなるため、密着性が高くなり、第１のスルーホール導体ＴＨ１１の剥がれ等の不具合が生じにくくなる。
第１のスルーホール導体ＴＨ１１と接続される陽極板２１１の端面に、芯部２１２および多孔質部２１４が露出している場合、多孔質部２１４の空洞部分に絶縁材料が存在していることが好ましい。すなわち、第１のスルーホール導体ＴＨ１１の周囲に第３の絶縁部２３０Ｃが設けられていることが好ましい。第１のスルーホール導体ＴＨ１１の一定周囲の多孔質部２１４に絶縁材料を充填することで、陽極板２１１の芯部２１２と陰極層２１６との間の絶縁性を確保でき、短絡を防止することができる。さらに、導電部２２０などを形成するための薬液処理時に生じる陽極板２１１の端面の溶解を抑制できるため、キャパシタ部２１０への薬液の侵入を防止でき、出力キャパシタＣ１の信頼性が向上する。
上述した効果を高める観点から、第３の絶縁部２３０Ｃの厚さは、図６に示されるように、多孔質部２１４の厚さよりも厚いことが好ましい。
なお、第１のスルーホール導体ＴＨ１１と接続される陽極板２１１の端面に、芯部２１２および多孔質部２１４が露出している場合、多孔質部２１４の空洞部分に絶縁材料が存在しなくてもよい。この場合、陽極板２１１の端面には、多孔質部２１４の空洞部分が露出する。
図６および図７に示されるように、第１のスルーホール導体ＴＨ１１と陽極板２１１との間に陽極接続層２４０が設けられており、陽極接続層２４０を介して、第１のスルーホール導体ＴＨ１１が陽極板２１１の端面と接続されていることが好ましい。第１のスルーホール導体ＴＨ１１と陽極板２１１との間に陽極接続層２４０が設けられていることで、陽極接続層２４０が陽極板２１１の芯部２１２および多孔質部２１４に対するバリア層としての機能を果たす。その結果、導電部２２０などを形成するための薬液処理時に生じる陽極板２１１の溶解を抑制できるため、キャパシタ部２１０への薬液の侵入を防止でき、出力キャパシタＣ１の信頼性が向上する。
第１のスルーホール導体ＴＨ１１と陽極板２１１との間に陽極接続層２４０が設けられている場合、陽極接続層２４０は、例えば、図６および図７に示されるように、陽極板２１１から順に、Ｚｎを主たる材料とする第１の陽極接続層２４０Ａと、ＮｉまたはＣｕを主たる材料とする第２の陽極接続層２４０Ｂと、を含む。例えば、ジンケート処理によりＺｎを置換析出させて陽極板２１１の端面に第１の陽極接続層２４０Ａを形成した後、無電解Ｎｉめっき処理または無電解Ｃｕめっき処理により、第１の陽極接続層２４０Ａ上に第２の陽極接続層２４０Ｂを形成する。なお、第１の陽極接続層２４０Ａは消失する場合もあり、この場合、陽極接続層２４０は、第２の陽極接続層２４０Ｂのみを含んでもよい。
中でも、陽極接続層２４０は、Ｎｉを主たる材料とする層を含むことが好ましい。陽極接続層２４０にＮｉを用いることで、陽極板２１１を構成するＡｌなどへのダメージを低減でき、バリア性を向上できる。
第１のスルーホール導体ＴＨ１１と陽極板２１１との間に陽極接続層２４０が設けられている場合、図６に示されるように厚さ方向に直交する方向から断面視したとき、第１のスルーホール導体ＴＨ１１が延びる方向における陽極接続層２４０の長さは、第１のスルーホール導体ＴＨ１１が延びる方向における陽極板２１１の長さよりも長いことが好ましい。この場合、陽極板２１１の端面に露出した芯部２１２および多孔質部２１４は、陽極接続層２４０に完全に被覆されるため、上述した陽極板２１１の溶解をさらに抑制できる。
図７に示されるように厚さ方向から平面視したとき、第１のスルーホール導体ＴＨ１１は、第１の貫通孔ｈ１１の全周にわたり、陽極板２１１の端面と接続されていることが好ましい。この場合、第１のスルーホール導体ＴＨ１１と陽極板２１１との接触面積が大きくなるため、第１のスルーホール導体ＴＨ１１との接続抵抗が低減し、出力キャパシタＣ１のＥＳＲを低くすることができる。さらに、第１のスルーホール導体ＴＨ１１と陽極板２１１との密着性が高くなり、熱応力による接続面での剥がれ等の不具合が生じにくくなる。
第１の貫通孔ｈ１１には、樹脂を含む材料が充填されていることが好ましい。すなわち、図６および図７に示されるように、第１の貫通孔ｈ１１内に第１の樹脂充填部２４２Ａが設けられていることが好ましい。第１の貫通孔ｈ１１内に樹脂材料を充填して空隙を解消することで、第１の貫通孔ｈ１１の内壁面に形成された第１のスルーホール導体ＴＨ１１のデラミネーションの発生を抑えることができる。
第１の貫通孔ｈ１１に充填される材料は、第１のスルーホール導体ＴＨ１１を構成する材料（例えば銅）よりも熱膨張率が大きいことが好ましい。この場合、第１の貫通孔ｈ１１に充填された材料が高温環境下で膨張することで、第１のスルーホール導体ＴＨ１１を第１の貫通孔ｈ１１の内側から外側へと押さえ付け、第１のスルーホール導体ＴＨ１１のデラミネーションの発生をさらに抑えることができる。
第１の貫通孔ｈ１１に充填される材料の熱膨張率は、第１のスルーホール導体ＴＨ１１を構成する材料の熱膨張率と同じであってもよく、第１のスルーホール導体ＴＨ１１を構成する材料の熱膨張率よりも小さくてもよい。
本発明の第１実施形態に係る半導体複合装置において、少なくとも１個のチャネルに配置されるインダクタは、出力キャパシタなどのキャパシタの陽極と接続されるスルーホール導体に電気的に接続されていてもよい。この場合、全てのチャネルに配置されるインダクタが、キャパシタの陽極と接続されるスルーホール導体に電気的に接続されていることが好ましい。
本発明の第１実施形態に係る半導体複合装置において、キャパシタアレイを貫通するスルーホール導体のうち、少なくとも１つのスルーホール導体は、例えば、出力キャパシタなどのキャパシタの陰極と接続されている。
図８は、キャパシタの陰極と接続されるスルーホール導体およびその周辺の一例を模式的に示す断面図である。図９は、図８のＩＸ－ＩＸ線に沿った投影断面図である。図８および図９では、出力キャパシタＣ１の陰極と接続される第２のスルーホール導体ＴＨ１２について説明する。
図８に示す出力キャパシタＣ１は、キャパシタ部２１０と、第２のスルーホール導体ＴＨ１２に電気的に接続される導電部２２２と、キャパシタ部２１０の表面に積層された絶縁部２３０と、を含む。導電部２２２は、第２のスルーホール導体ＴＨ１２の表面に形成されており、接続端子として機能することができる。絶縁部２３０は、図８に示されるように、キャパシタ部２１０の表面に積層された第１の絶縁部２３０Ａと、第１の絶縁部２３０Ａの表面に積層された第２の絶縁部２３０Ｂとを含むことが好ましい。
図６において説明したように、キャパシタ部２１０は、金属からなる陽極板２１１を含む。例えば、陽極板２１１は、弁作用金属からなる芯部２１２を有する。陽極板２１１は、芯部２１２の少なくとも一方の主面に設けられた多孔質部２１４を有することが好ましい。多孔質部２１４の表面には誘電体層（図示せず）が設けられており、誘電体層の表面に陰極層２１６が設けられている。これにより、本実施形態では、キャパシタ部２１０は、電解コンデンサを形成している。
第２のスルーホール導体ＴＨ１２は、出力キャパシタＣ１の厚さ方向にキャパシタ部２１０を貫通するように形成されている。具体的には、第２のスルーホール導体ＴＨ１２は、キャパシタ部２１０を厚さ方向に貫通する第２の貫通孔ｈ１２の少なくとも内壁面に形成されている。
第２のスルーホール導体ＴＨ１２は、図８に示されるように、導電部２２２およびビア導体２２４を介して陰極層２１６と電気的に接続されている。
絶縁部２３０が第１の絶縁部２３０Ａと第２の絶縁部２３０Ｂとを含む場合、図８および図９に示されるように、第２のスルーホール導体ＴＨ１２と陽極板２１１との間に、第２の絶縁部２３０Ｂが延在することが好ましい。第２のスルーホール導体ＴＨ１２と陽極板２１１との間に第２の絶縁部２３０Ｂが存在することで、第２のスルーホール導体ＴＨ１２と陽極板２１１の芯部２１２との間の絶縁性を確保することができる。
第２の絶縁部２３０Ｂに接する陽極板２１１の端面には、芯部２１２および多孔質部２１４が露出しており、多孔質部２１４に絶縁材料が充填されることで、図８および図９に示されるように、第２のスルーホール導体ＴＨ１２の周囲に第４の絶縁部２３０Ｄが設けられている。
第２のスルーホール導体ＴＨ１２と陽極板２１１との間に第２の絶縁部２３０Ｂが延在する場合、図８に示されるように、第２の絶縁部２３０Ｂに接する陽極板２１１の端面に、芯部２１２および多孔質部２１４が露出していることが好ましい。この場合、第２の絶縁部２３０Ｂと多孔質部２１４との接触面積が大きくなるため、密着性が高くなり、剥がれ等の不具合が生じにくくなる。
第２の絶縁部２３０Ｂに接する陽極板２１１の端面に、芯部２１２および多孔質部２１４が露出している場合、多孔質部２１４の空洞部分に絶縁材料が存在することが好ましい。すなわち、図８および図９に示されるように、第２のスルーホール導体ＴＨ１２の周囲に第４の絶縁部２３０Ｄが設けられていることが好ましい。第２のスルーホール導体ＴＨ１２の一定周囲の多孔質部２１４に絶縁材料を充填することで、第２のスルーホール導体ＴＨ１２と陽極板２１１の芯部２１２との間の絶縁性を確保でき、短絡を防止することができる。
上述した効果を高める観点から、第４の絶縁部２３０Ｄの厚さは、図８に示されるように、多孔質部２１４の厚さよりも厚いことが好ましい。
なお、第２の絶縁部２３０Ｂに接する陽極板２１１の端面に、芯部２１２および多孔質部２１４が露出している場合、多孔質部２１４の空洞部分に絶縁材料が存在しなくてもよい。この場合、陽極板２１１の端面には、多孔質部２１４の空洞部分が露出する。
第２のスルーホール導体ＴＨ１２と陽極板２１１との間に第２の絶縁部２３０Ｂが延在する場合、第２の絶縁部２３０Ｂを構成する絶縁材料が多孔質部２１４の空洞部分に入り込んでいることが好ましい。これにより、多孔質部２１４の機械的強度を向上させることができる。また、多孔質部２１４の空隙に起因するデラミネーションの発生を抑えることができる。
第２の絶縁部２３０Ｂを構成する絶縁材料は、第２のスルーホール導体ＴＨ１２を構成する材料（例えば銅）よりも熱膨張率が大きいことが好ましい。この場合、第２の絶縁部２３０Ｂを構成する絶縁材料が高温環境下で膨張することで、多孔質部２１４および第２のスルーホール導体ＴＨ１２を押さえ付け、デラミネーションの発生をさらに抑えることができる。
第２の絶縁部２３０Ｂを構成する絶縁材料の熱膨張率は、第２のスルーホール導体ＴＨ１２を構成する材料の熱膨張率と同じであってもよく、第２のスルーホール導体ＴＨ１２を構成する材料の熱膨張率よりも小さくてもよい。
第２の貫通孔ｈ１２には、樹脂を含む材料が充填されていることが好ましい。すなわち、図８および図９に示されるように、第２の貫通孔ｈ１２内に第２の樹脂充填部２４２Ｂが設けられていることが好ましい。第２の貫通孔ｈ１２内に樹脂材料を充填して空隙を解消することで、第２の貫通孔ｈ１２の内壁面に形成された第２のスルーホール導体ＴＨ１２のデラミネーションの発生を抑えることができる。
第２の貫通孔ｈ１２に充填される材料は、第２のスルーホール導体ＴＨ１２を構成する材料（例えば銅）よりも熱膨張率が大きいことが好ましい。この場合、第２の貫通孔ｈ１２に充填された材料が高温環境下で膨張することで、第２のスルーホール導体ＴＨ１２を第２の貫通孔ｈ１２の内側から外側へと押さえ付け、第２のスルーホール導体ＴＨ１２のデラミネーションの発生をさらに抑えることができる。
第２の貫通孔ｈ１２に充填される材料の熱膨張率は、第２のスルーホール導体ＴＨ１２を構成する材料の熱膨張率と同じであってもよく、第２のスルーホール導体ＴＨ１２を構成する材料の熱膨張率よりも小さくてもよい。
本発明の第１実施形態に係る半導体複合装置は、出力キャパシタなどのキャパシタの陽極および陰極のいずれにも接続されていない第３のスルーホール導体を含んでもよい。キャパシタの陽極に接続される第１のスルーホール導体およびキャパシタの陰極に接続される第２のスルーホール導体に加えて、グランドに接続するラインなどを同じくスルーホール導体を介して配線基板の上下に接続することで、半導体複合装置の設計自由度が向上し、半導体複合装置の更なる小型化を図ることができる。
上述のとおり、スルーホール導体は、Ａ．キャパシタの陽極用、Ｂ．キャパシタの陰極およびグランド用、Ｃ．Ｉ／Ｏライン用、に分類される。Ａ．キャパシタの陽極用のスルーホール導体としては第１のスルーホール導体が該当し、Ｂ．キャパシタの陰極およびグランド用のスルーホール導体としては第２のスルーホール導体が該当し、Ｃ．Ｉ／Ｏライン用のスルーホール導体としては第３のスルーホール導体が該当する。
Ａ．キャパシタの陽極用のスルーホール導体のうち、陽極板の端面と直接接続されるスルーホール導体は、例えば、以下の方法により形成することができる。
１．スルーホール導体が形成される部分に、ドリル加工あるいはレーザ加工などによって、貫通孔１を形成する。
２．貫通孔１の内壁面に対して、めっきなどでメタライジングすることで、スルーホール導体を形成する。
Ｂ．キャパシタの陰極およびグランド用のスルーホール導体、および、Ｃ．Ｉ／Ｏライン用のスルーホール導体は、例えば、以下の方法により形成することができる。
１．スルーホール導体が形成される部分に、ドリル加工あるいはレーザ加工などによって、貫通孔１を形成する。
２．貫通孔１を樹脂で充填する。
３．貫通孔１に充填された樹脂に対して、ドリル加工あるいはレーザ加工などによって、貫通孔２を形成する。この際、樹脂の直径に対して貫通孔２の直径を小さくすることで、貫通孔１と貫通孔２との間に樹脂が存在する状態にする。
４．貫通孔２の内壁面に対して、めっきなどでメタライジングすることで、スルーホール導体を形成する。
（第２実施形態）
本発明の第２実施形態においては、キャパシタアレイを貫通するスルーホール導体にインダクタが電気的に接続されており、上記インダクタがキャパシタアレイと重なる位置に配置されている点が本発明の第１実施形態と異なる。本発明の第２実施形態において、スイッチング素子の配置は、本発明の第１実施形態と同じでもよく、異なっていてもよい。
図１０は、本発明の第２実施形態に係る半導体複合装置の一例を模式的に示す断面図である。図１１は、図１０に示す半導体複合装置を配線基板の一方の実装面から見た平面図である。図１２は、図１０に示す半導体複合装置を配線基板の他方の実装面から見た平面図である。図１０では、チャネル数が２個である場合の例を示しているが、チャネル数は３個以上であってもよい。
図１０、図１１および図１２に示す半導体複合装置２は、図２および図３に示す半導体複合装置１と同様に、電圧レギュレータを構成するアクティブ素子１０およびパッシブ素子２０と、電圧レギュレータによって調整された直流電圧が供給される負荷３０と、アクティブ素子１０、パッシブ素子２０および負荷３０に電気的に接続される配線基板４０と、を備える。
図１０、図１１および図１２に示す半導体複合装置２では、第１チャネルＣＨ１に配置されるインダクタＬ１、および、第２チャネルＣＨ２に配置されるインダクタＬ２、Ｌ３およびＬ４は、キャパシタアレイ５０を貫通するスルーホール導体ＴＨ１に電気的に接続されている。
スルーホール導体ＴＨ１に電気的に接続されるインダクタＬ１、Ｌ２、Ｌ３およびＬ４は、キャパシタアレイ５０から見て負荷３０と反対側に配置されており、配線基板４０の実装面から見て、その少なくとも一部がキャパシタアレイ５０と重なる位置に配置されている。図１０、図１１および図１２に示す例では、インダクタＬ１、Ｌ２、Ｌ３およびＬ４は、配線基板４０の他方の実装面に配置されている。
本発明の第２実施形態に係る半導体複合装置では、少なくとも１個のチャネルに配置されるインダクタが、キャパシタアレイを貫通するスルーホール導体に電気的に接続されており、スルーホール導体に電気的に接続されるインダクタが、配線基板の実装面から見て、その少なくとも一部が前記キャパシタアレイと重なる位置に配置されていることを特徴とする。インダクタは、キャパシタアレイから見て負荷と反対側に配置されていることが好ましいが、キャパシタアレイと負荷との間に配置されていてもよい。
本発明の第２実施形態では、半導体複合装置が上記の特徴を有することで、インダクタがキャパシタと同一平面に配置されないため、インダクタからキャパシタまでの接続距離を短くすることができる。その結果、配線によるロスを低減することができる。
本発明の第２実施形態に係る半導体複合装置では、全てのチャネルに配置されるインダクタが、キャパシタアレイを貫通するスルーホール導体に電気的に接続されていることが好ましい。
本発明の第２実施形態に係る半導体複合装置において、インダクタと接続されるスルーホール導体は、出力キャパシタなどのキャパシタの陽極と接続されていることが好ましい。この場合、キャパシタの陽極と接続されるスルーホール導体は、本発明の第１実施形態で説明した陽極板の端面と接続されていることが好ましい。
（第３実施形態）
本発明の第３実施形態においては、マルチフェーズ電源を構成する電源回路ごとに配置されたインダクタと接続されるスルーホール導体が出力キャパシタなどのキャパシタの陽極と接続されており、上記キャパシタの陽極を介して、それぞれのインダクタと接続される複数のスルーホール導体が電気的に接続されている点が本発明の第２実施形態と異なる。
図１３は、本発明の第３実施形態に係る半導体複合装置の一例を模式的に示す断面図である。図１４は、図１３に示す半導体複合装置を配線基板の一方の実装面から見た平面図である。図１５は、図１３に示す半導体複合装置を配線基板の他方の実装面から見た平面図である。図１３では、チャネル数が２個である場合の例を示しているが、チャネル数は３個以上であってもよい。
図１３、図１４および図１５に示す半導体複合装置３は、図２および図３に示す半導体複合装置１と同様に、電圧レギュレータを構成するアクティブ素子１０およびパッシブ素子２０と、電圧レギュレータによって調整された直流電圧が供給される負荷３０と、アクティブ素子１０、パッシブ素子２０および負荷３０に電気的に接続される配線基板４０と、を備える。
図１３、図１４および図１５に示す半導体複合装置３では、第１チャネルＣＨ１に配置されるインダクタＬ１、および、第２チャネルＣＨ２に配置されるインダクタＬ２、Ｌ３およびＬ４は、キャパシタアレイ５０を貫通するスルーホール導体ＴＨ１に電気的に接続されている。
スルーホール導体ＴＨ１に電気的に接続されるインダクタＬ１、Ｌ２、Ｌ３およびＬ４は、キャパシタアレイ５０から見て負荷３０と反対側に配置されており、配線基板４０の実装面から見て、その少なくとも一部がキャパシタアレイ５０と重なる位置に配置されている。図１３、図１４および図１５に示す例では、インダクタＬ１、Ｌ２、Ｌ３およびＬ４は、配線基板４０の他方の実装面に配置されている。
マルチフェーズ電源を構成する第２チャネルＣＨ２において、電源回路ごとに配置されたインダクタＬ２と接続されるスルーホール導体ＴＨ１、インダクタＬ３と接続されるスルーホール導体ＴＨ２、および、インダクタＬ４と接続されるスルーホール導体ＴＨ１は、出力キャパシタＣ２の陽極と接続されている。そして、出力キャパシタＣ２の陽極を介して、それぞれのインダクタＬ２、Ｌ３およびＬ４と接続される複数のスルーホール導体ＴＨ１が電気的に接続されている。
本発明の第３実施形態に係る半導体複合装置では、マルチフェーズ電源を構成するチャネルにおいて、電源回路ごとに配置されたインダクタと接続されるスルーホール導体が出力キャパシタなどのキャパシタの陽極と接続されており、キャパシタの陽極を介して、それぞれのインダクタと接続される複数のスルーホール導体が電気的に接続されていることを特徴とする。
マルチフェーズ電源を構成するチャネルにおいて、個々のスイッチング素子から負荷までの接続距離が異なると、配線によるインダクタンスが変化するため、フェーズ設計が困難になる。これに対して、本発明の第３実施形態では、配線に引き回しによって複数のインダクタを接続するのではなく、キャパシタの陽極を介して接続することで、配線の引き回しを最小限にすることができる。その結果、配線ロスをさらに低減できるとともに、フェーズずれを防止することができる。
本発明の第３実施形態に係る半導体複合装置において、出力キャパシタなどのキャパシタの陽極と接続されるスルーホール導体は、本発明の第１実施形態で説明した陽極板の端面と接続されていることが好ましい。
本発明の第２実施形態および第３実施形態において、スルーホール導体に電気的に接続されるインダクタは、キャパシタアレイから見て負荷と反対側に配置されていることが好ましいが、キャパシタアレイと負荷との間に配置されていてもよい。
図１６は、本発明の第２実施形態に係る半導体複合装置の別の一例を模式的に示す断面図である。
図１６に示す半導体複合装置２Ａでは、インダクタＬ１は、キャパシタアレイ５０と負荷３０との間の、配線基板４０の一方の実装面に配置されている。一方、インダクタＬ２、Ｌ３およびＬ４は、キャパシタアレイ５０から見て負荷３０と反対側の、配線基板４０の他方の実装面に配置されている。
なお、インダクタＬ１がキャパシタアレイ５０から見て負荷３０と反対側の、配線基板４０の他方の実装面に配置され、インダクタＬ２、Ｌ３およびＬ４がキャパシタアレイ５０と負荷３０との間の、配線基板４０の一方の実装面に配置されていてもよい。あるいは、インダクタＬ１、Ｌ２、Ｌ３およびＬ４がキャパシタアレイ５０と負荷３０との間の、配線基板４０の一方の実装面に配置されていてもよい。
本発明の第２実施形態および第３実施形態において、スルーホール導体に電気的に接続されるインダクタがキャパシタアレイから見て負荷と反対側に配置される場合、そのインダクタは、配線基板の実装面に配置されていてもよく、配線基板に内蔵されていてもよい。
図１７は、本発明の第２実施形態に係る半導体複合装置のさらに別の一例を模式的に示す断面図である。
図１７に示す半導体複合装置２Ｂでは、インダクタＬ１、Ｌ２、Ｌ３およびＬ４は、キャパシタアレイ５０から見て負荷３０と反対側に配置されている。インダクタＬ１およびＬ２は、配線基板４０に内蔵されている。一方、インダクタＬ２およびＬ４は、配線基板４０の他方の実装面に配置されている。
本発明の第２実施形態および第３実施形態では、インダクタがスルーホール導体に電気的に接続されているチャネルにおいて、スイッチング素子は、配線基板の実装面から見て、その少なくとも一部がキャパシタアレイと重なる位置に配置されていることが好ましい。この場合、スイッチング素子から負荷までの接続距離をさらに短くすることができる。スイッチング素子は、キャパシタアレイから見て負荷と反対側に配置されていることが好ましいが、キャパシタアレイと負荷との間に配置されていてもよい。
［半導体複合装置の製造方法］
以下、本発明の半導体複合装置の製造方法の一例として、キャパシタアレイが配線基板に内蔵されている半導体複合装置の製造方法について説明する。このような半導体複合装置の製造方法も、本発明の１つである。
本発明の半導体複合装置の製造方法は、配線基板にキャビティを形成する工程と、キャパシタアレイを上記キャビティの内部に配置する工程と、上記配線基板と上記キャパシタアレイを電気的に接続する工程と、上記キャビティを封止して、上記キャパシタアレイを上記配線基板に内蔵する工程と、を備える。
本発明の半導体複合装置の製造方法において、上記の工程を行う順序は特に限定されない。
本発明の半導体複合装置の製造方法において、キャビティの内部に配置されたキャパシタアレイを配線基板と電気的に接続する方法は特に限定されず、例えば、ビア接続、バンプ接続、めっき接続、異方性導電膜などの導電性ペーストを介した接続などが挙げられる。
本発明の半導体複合装置の製造方法において、配線基板に形成されるキャビティの深さに関して、配線基板を貫通するキャビティを形成してもよく、配線基板を貫通しないキャビティを形成してもよい。
本発明の半導体複合装置を製造する第１の方法として、配線基板を貫通するキャビティを形成する例について説明する。
図１８Ａおよび図１８Ｂは、配線基板にキャビティを形成する工程の一例を模式的に示す断面図である。
図１８Ａに示すように、コア層４１０の両面に配線層４２０を有する配線基板４００を用意する。その後、図１８Ｂに示すように、配線基板４００を貫通するキャビティ４３０を形成する。
図１９は、配線基板にテープを貼り付ける工程の一例を模式的に示す断面図である。
図１９に示すように、配線基板４００の一方の面にテープ４４０を貼り付ける。
図２０は、キャパシタアレイをキャビティの内部に配置する工程の一例を模式的に示す断面図である。
図２０に示すように、キャパシタアレイ５００をテープ４４０上に固定することで、キャパシタアレイ５００をキャビティ４３０の内部に配置する。
キャパシタアレイ５００は、配線基板４００の実装面に対して垂直な方向にキャパシタアレイ５００を貫通する複数のスルーホール導体ＴＨ１およびＴＨ２を有する。スルーホール導体ＴＨ１またはＴＨ２の一方の端部には、第１の接続端子６１０が形成されており、スルーホール導体ＴＨ１またはＴＨ２の他方の端部には、第２の接続端子６２０が形成されている。図２０に示す例では、キャパシタアレイ５００の第２の接続端子６２０側がテープ４４０上に固定される。
図２１は、キャパシタアレイの一方の接続端子側から樹脂封止を行う工程の一例を模式的に示す断面図である。
図２１に示すように、絶縁ラミネート材を用いて、キャパシタアレイ５００の一方の接続端子側から樹脂封止を行って、絶縁層４５０を形成する。図２１に示す例では、テープ４４０が貼り付けられていない第１の接続端子６１０側から樹脂封止を行う。
図２２は、配線基板からテープを剥がす工程の一例を模式的に示す断面図である。
図２２に示すように、配線基板４００からテープ４４０を剥がす。
図２３は、キャパシタアレイの他方の接続端子側から樹脂封止を行う工程の一例を模式的に示す断面図である。
図２３に示すように、絶縁ラミネート材を用いて、キャパシタアレイ５００の他方の接続端子側から樹脂封止を行って、絶縁層４５０を形成する。図２３に示す例では、テープ４４０が剥がされた第２の接続端子６２０側から樹脂封止を行う。これにより、キャパシタアレイ５００が配線基板４００に内蔵される。
図２４は、ビア穴を形成する工程の一例を模式的に示す断面図である。
図２４に示すように、絶縁層４５０にビア穴４６０を形成し、第１の接続端子６１０および第２の接続端子６２０を露出させる。
図２５は、めっき処理を施す工程の一例を模式的に示す断面図である。
図２５に示すように、めっき処理を施して、ビア穴４６０の内部に第１の導体部４７０および第２の導体部４８０を形成する。第１の導体部４７０および第２の導体部４８０は、絶縁層４５０の表面にも形成される。第１の導体部４７０は第１の接続端子６１０と接続され、第２の導体部４８０は第２の接続端子６２０と接続される。これにより、配線基板４００とキャパシタアレイ５００が電気的に接続される。
その後、スイッチング素子を含むアクティブ素子、半導体素子を含む負荷などの部品を配置する。このとき、配線基板の実装面から見て、キャパシタアレイの少なくとも一部が負荷と重なるように配置する。以上により、半導体複合装置が得られる。
本発明の半導体複合装置を製造する第２の方法として、配線基板を貫通しないキャビティを形成する例について説明する。
図２６Ａおよび図２６Ｂは、配線基板にキャビティを形成する工程の一例を模式的に示す断面図である。
図２６Ａに示すように、コア層４１０の両面に配線層４２０を有する配線基板４００を用意する。その後、図２６Ｂに示すように、配線基板４００を貫通しないキャビティ４３０Ａを形成する。
図２７は、貫通孔を形成する工程の一例を模式的に示す断面図である。
図２７に示すように、キャビティ４３０Ａが形成されていないコア層４１０および配線層４２０に貫通孔４９０を形成する。図２７に示す例では、貫通孔４９０は、キャパシタアレイ５００の第２の接続端子６２０（図２９参照）と接続される第２の導体部４８０（図２８参照）が形成される部分に形成される。
図２８は、パターニングおよびめっき処理を施す工程の一例を模式的に示す断面図である。
図２８に示すように、パターニングおよびめっき処理を施して、貫通孔４９０の内部に第２の導体部４８０を形成する。
図２９は、キャパシタアレイをキャビティの内部に配置する工程の一例を模式的に示す断面図である。
図２９に示すように、キャパシタアレイ５００をキャビティ４３０の内部に配置する。
キャパシタアレイ５００は、配線基板４００の実装面に対して垂直な方向にキャパシタアレイ５００を貫通する複数のスルーホール導体ＴＨ１およびＴＨ２を有する。スルーホール導体ＴＨ１またはＴＨ２の一方の端部には、第１の接続端子６１０が形成されており、スルーホール導体ＴＨ１またはＴＨ２の他方の端部には、第２の接続端子６２０が形成されている。図２９に示す例では、リフロー接合などによって、キャパシタアレイ５００の第２の接続端子６２０が第２の導体部４８０と接続される。
図３０は、樹脂封止を行う工程の一例を模式的に示す断面図である。
図３０に示すように、絶縁ラミネート材を用いて、キャパシタアレイ５００の一方の接続端子側から樹脂封止を行って、絶縁層４５０を形成する。図３０に示す例では、第１の接続端子６１０側から樹脂封止を行う。
図３１は、ビア穴を形成する工程の一例を模式的に示す断面図である。
図３１に示すように、絶縁層４５０にビア穴４６０を形成し、第１の接続端子６１０を露出させる。
図３２は、めっき処理を施す工程の一例を模式的に示す断面図である。
図３２に示すように、めっき処理を施して、ビア穴４６０の内部に第１の導体部４７０を形成する。第１の導体部４７０は、絶縁層４５０の表面にも形成される。第１の導体部４７０は第１の接続端子６１０と接続される。これにより、配線基板４００とキャパシタアレイ５００が電気的に接続される。
その後、スイッチング素子を含むアクティブ素子、半導体素子を含む負荷などの部品を配置する。このとき、配線基板の実装面から見て、キャパシタアレイの少なくとも一部が負荷と重なるように配置する。以上により、半導体複合装置が得られる。
［その他の実施形態］
本発明の半導体複合装置は、上記実施形態に限定されるものではなく、半導体複合装置の構成、製造条件などに関し、本発明の範囲内において、種々の応用、変形を加えることが可能である。
本発明の半導体複合装置において、電圧レギュレータを構成するパッシブ素子は、少なくともキャパシタを含んでいればよく、必ずしもインダクタを含んでいなくてもよい。
本発明の半導体複合装置において、キャパシタアレイは、１枚のアルミニウム素子からなるキャパシタシートが分割された複数のキャパシタ部を含むことが好ましい。この場合、キャパシタ部の配置に対する自由度が向上するため、半導体複合装置の小型化などにおいて、より高い効果が得られる。
本発明の半導体複合装置において、キャパシタアレイは、配線基板に内蔵されていることが好ましい。キャパシタアレイが配線基板に内蔵されていると、実装面積を小さくすることができる。
本発明の半導体複合装置において、キャパシタアレイは、負荷、インダクタまたはスイッチング素子のインターポーザーとして使用されてもよい。その場合も、配線基板の実装面から見て、キャパシタアレイの少なくとも一部が負荷と重なる位置に配置されていればよい。
図３３は、本発明の半導体複合装置の第１変形例を模式的に示す断面図である。
図３３に示す半導体複合装置４Ａは、電圧レギュレータを構成するアクティブ素子１０およびパッシブ素子２０と、電圧レギュレータによって調整された直流電圧が供給される負荷３０と、アクティブ素子１０、パッシブ素子２０および負荷３０に電気的に接続される配線基板４０と、を備える。
電圧レギュレータを構成するアクティブ素子１０は、スイッチング素子ＳＷを含む。スイッチング素子ＳＷは、配線基板４０の一方の実装面に配置されている。
電圧レギュレータを構成するパッシブ素子２０は、キャパシタアレイ５０とインダクタＬとを含む。キャパシタアレイ５０およびインダクタＬは、配線基板４０の一方の実装面に配置されている。
負荷３０は、配線基板４０上のキャパシタアレイ５０と接続されている。配線基板４０の実装面から見て、キャパシタアレイ５０の少なくとも一部が負荷３０と重なる位置に配置されている。
図３３に示す半導体複合装置４Ａは、キャパシタアレイ５０が負荷３０のインターポーザーとして使用されていることを除いて、図２に示す半導体複合装置１と同様の構成を有している。
図３４は、本発明の半導体複合装置の第２変形例を模式的に示す断面図である。
図３４に示す半導体複合装置４Ｂは、キャパシタアレイ５０が負荷３０のインターポーザーとして使用されていることを除いて、図１３に示す半導体複合装置３と同様の構成を有している。
同様に、図１０に示す半導体複合装置２、図１６に示す半導体複合装置２Ａ、図１７に示す半導体複合装置２Ｂにおいて、キャパシタアレイ５０が負荷３０のインターポーザーとして使用されてもよい。
図３５は、本発明の半導体複合装置の第３変形例を模式的に示す断面図である。
図３５に示す半導体複合装置４Ｃは、キャパシタアレイ５０がインダクタＬのインターポーザーとして使用されていることを除いて、図１３に示す半導体複合装置３と同様の構成を有している。
同様に、図１０に示す半導体複合装置２、図１６に示す半導体複合装置２Ａ、図１７に示す半導体複合装置２Ｂにおいて、キャパシタアレイ５０がインダクタＬのインターポーザーとして使用されてもよい。
本発明の半導体複合装置は、複数個のキャパシタアレイを備えてもよい。例えば、本発明の半導体複合装置が２個のキャパシタアレイを備える場合、配線基板の実装面から見て、一方のキャパシタアレイのみが負荷と重なる位置に配置されてもよく、両方のキャパシタアレイが負荷と重なる位置に配置されてもよい。
図３６は、本発明の半導体複合装置の第４変形例を模式的に示す断面図である。
図３６に示す半導体複合装置４Ｄは、第１のキャパシタアレイ５１および第２のキャパシタアレイ５２を備える。第１のキャパシタアレイ５１は、配線基板４０の一方の実装面に配置されている。一方、第２のキャパシタアレイ５２は、配線基板４０に内蔵されている。
負荷３０は、配線基板４０上の第１のキャパシタアレイ５１と接続されている。配線基板４０の実装面から見て、第１のキャパシタアレイ５１の少なくとも一部が負荷３０と重なる位置に配置されている。さらに、配線基板４０の実装面から見て、第２のキャパシタアレイ５２の少なくとも一部が負荷３０と重なる位置に配置されている。
図３６に示す半導体複合装置４Ｄにおいて、第１のキャパシタアレイ５１および第２のキャパシタアレイ５２は、例えば、いずれも、出力電圧を平滑化するための出力キャパシタとして使用される。
図３６に示す半導体複合装置４Ｄは、図３４に示す半導体複合装置４Ｂの配線基板４０にキャパシタアレイが内蔵された構成を有している。その他の構成として、例えば、図３５に示す半導体複合装置４Ｃの配線基板４０にキャパシタアレイが内蔵された構成でもよい。あるいは、図３４に示す半導体複合装置４Ｂと図３５に示す半導体複合装置４Ｃとが組み合わされた構成、すなわち、負荷３０のインターポーザーとして使用されるキャパシタアレイとインダクタＬのインターポーザーとして使用されるキャパシタアレイとが組み合わされた構成でもよい。さらに、配線基板４０にキャパシタアレイが内蔵されていてもよい。
例えば、２個のキャパシタアレイを備える半導体複合装置において、一方のキャパシタアレイのみが負荷と重なる位置に配置される場合、他方のキャパシタアレイはスイッチング素子の近くに配置されてもよい。その場合、他方のキャパシタアレイは、例えば、入力電圧を平滑化するための入力キャパシタとして使用することが可能である。
図３７は、本発明の半導体複合装置の第５変形例を模式的に示す断面図である。図３８は、入力キャパシタを備える半導体複合装置の回路構成図である。
図３７に示す半導体複合装置４Ｅは、第１のキャパシタアレイ５１および第２のキャパシタアレイ５２を備える。第１のキャパシタアレイ５１および第２のキャパシタアレイ５２は、いずれも、配線基板４０に内蔵されている。
負荷３０は、配線基板４０の一方の実装面に配置されている。配線基板４０の実装面から見て、第１のキャパシタアレイ５１の少なくとも一部が負荷３０と重なる位置に配置されている。一方、第２のキャパシタアレイ５２は、スイッチング素子ＳＷの近くに配置されており、配線基板４０の実装面から見て、負荷３０と重なる位置に配置されていない。
図３７に示す半導体複合装置４Ｅにおいて、第１のキャパシタアレイ５１は、例えば、出力電圧を平滑化するための出力キャパシタとして使用され、一方、第２のキャパシタアレイ５２は、例えば、入力電圧を平滑化するための入力キャパシタとして使用される（図３８参照）。
なお、第１のキャパシタアレイ５１は、配線基板４０に内蔵されていなくてもよい。同様に、第２のキャパシタアレイ５２は、配線基板４０に内蔵されていなくてもよい。
本発明の半導体複合装置において、負荷は、半導体素子と、上記半導体素子が実装されたパッケージ基板とを含んでもよい。
図３９は、本発明の半導体複合装置の第６変形例を模式的に示す断面図である。
図３９に示す半導体複合装置４Ｆにおいて、負荷３０Ａは、半導体素子３１と、半導体素子３１が実装されたパッケージ基板３２とを含む。図３９に示す半導体複合装置４Ｆは、負荷の構成が異なることを除いて、図２に示す半導体複合装置１と同様の構成を有している。
本発明の半導体複合装置においては、半導体素子が実装されたパッケージ基板にキャパシタアレイが内蔵されてもよい。パッケージ基板に内蔵されたキャパシタアレイは、負荷と重なる位置に配置されればよい。さらに、別のキャパシタアレイが配線基板に実装または内蔵されてもよい。この場合、別のキャパシタアレイは、出力キャパシタとして負荷と重なる位置に配置されてもよく、入力キャパシタとしてスイッチング素子の近くに配置されてもよい。
図４０は、本発明の半導体複合装置の第７変形例を模式的に示す断面図である。
図４０に示す半導体複合装置４Ｇは、第１のキャパシタアレイ５１および第２のキャパシタアレイ５２を備える。負荷３０Ａは、半導体素子３１と、半導体素子３１が実装されたパッケージ基板３２とを含む。第１のキャパシタアレイ５１は、パッケージ基板３２に内蔵されている。一方、第２のキャパシタアレイ５２は、配線基板４０に内蔵されている。
配線基板４０の実装面から見て、第１のキャパシタアレイ５１の少なくとも一部が負荷３０Ａと重なる位置に配置されている。さらに、配線基板４０の実装面から見て、第２のキャパシタアレイ５２の少なくとも一部が負荷３０Ａと重なる位置に配置されている。
図４０に示す半導体複合装置４Ｇにおいて、第１のキャパシタアレイ５１および第２のキャパシタアレイ５２は、例えば、いずれも、出力電圧を平滑化するための出力キャパシタとして使用される。
図４１は、本発明の半導体複合装置の第８変形例を模式的に示す断面図である。
図４１に示す半導体複合装置４Ｈは、第２のキャパシタアレイ５２がスイッチング素子ＳＷの近くに配置されている点において、図４０に示す半導体複合装置４Ｇと異なる。
図４１に示す半導体複合装置４Ｈにおいて、第１のキャパシタアレイ５１は、例えば、出力電圧を平滑化するための出力キャパシタとして使用され、一方、第２のキャパシタアレイ５２は、例えば、入力電圧を平滑化するための入力キャパシタとして使用される（図３８参照）。
本発明の半導体複合装置においては、トランスを含む電源回路が構成されてもよい。
図４２は、トランスを含む電源回路が構成された半導体複合装置の回路構成図の一例である。
図４２に示す例では、第２チャネルＣＨ２において、トランスＴＲを含む電源回路が構成されている。
本発明の半導体複合装置は、電源モジュールを備えてもよい。
図４３は、電源モジュールを備える半導体複合装置の一例を模式的に示す断面図である。図４４は、電源モジュールを備える半導体複合装置の回路構成図の一例である。
図４３に示す半導体複合装置５Ａは、アクティブ素子（図示せず）を含む電源モジュール７０を備えている。図４３に示す半導体複合装置５Ａでは、負荷３０は、配線基板４０の一方の実装面に配置されており、キャパシタアレイ５０は、配線基板４０に内蔵されており、電源モジュール７０は、配線基板４０の他方の実装面に配置されている。図４３に示すように、電源モジュール７０は、配線基板４０の実装面から見て、その少なくとも一部が負荷３０およびキャパシタアレイ５０と重なる位置に配置されていることが好ましい。
図４３および図４４に示すように、電源モジュール７０にインダクタＬが搭載されていてもよい。また、図４４に示すように、電源モジュール７０は、スイッチング素子ＳＷを含んでもよい。
図４５は、電源モジュールを備える半導体複合装置の回路構成図の別の一例である。
図４５に示すように、電源モジュール７０は、トランスＴＲを含んでもよい。電源モジュール７０には、インダクタＬが含まれていなくてもよく、トランスＴＲの前段（図４５では左側）のスイッチング素子ＳＷが含まれていなくてもよい。また、第１チャネルＣＨ１のスイッチング素子ＳＷまたはインダクタＬが電源モジュール７０に含まれていてもよい。
図４６は、電源モジュールを備える半導体複合装置の別の一例を模式的に示す断面図である。
図４６に示す半導体複合装置５Ｂでは、電源モジュール７０は、配線基板４０の実装面から見て負荷３０およびキャパシタアレイ５０と重ならない位置で、配線基板４０の一方の実装面に配置されている。電源モジュール７０にはインダクタＬが搭載されていてもよい。電源モジュール７０は、スイッチング素子ＳＷを含んでもよい。また、電源モジュール７０は、トランスＴＲを含んでもよい。
本発明の半導体複合装置が電源モジュールを備える場合、電源モジュールの基板にキャパシタアレイが含まれていてもよい。
図４７は、電源モジュールの基板にキャパシタアレイが含まれる半導体複合装置の一例を模式的に示す断面図である。図４８は、電源モジュールの基板にキャパシタアレイが含まれる半導体複合装置の別の一例を模式的に示す断面図である。
図４７に示す半導体複合装置５Ｃでは、電源モジュール７０の基板にキャパシタアレイ５０が含まれている。
図４８に示す半導体複合装置５Ｄでは、電源モジュール７０の基板に第１のキャパシタアレイ５１が含まれており、配線基板４０に第２のキャパシタアレイ５２が内蔵されている。
本発明の半導体複合装置において、電圧レギュレータを構成するパッシブ素子は、平面配置された複数のインダクタを含むインダクタアレイを含んでもよい。
図４９は、インダクタアレイを含む半導体複合装置の一例を模式的に示す断面図である。図５０は、図４９に示す半導体複合装置を配線基板の他方の実装面から見た平面図である。図５１は、インダクタアレイを含む半導体複合装置の回路構成図の一例である。
図４９および図５０に示す半導体複合装置６では、パッシブ素子２０は、インダクタアレイ８０を含む。図５０および図５１に示す例では、インダクタアレイ８０は、第２チャネルＣＨ２に配置されている。インダクタアレイ８０は、電源モジュール７０に搭載されていてもよく、搭載されていなくてもよい。半導体複合装置６は、電源モジュール７０を備えていなくてもよい。
１、２、２Ａ、２Ｂ、３、４Ａ、４Ｂ、４Ｃ、４Ｄ、４Ｅ、４Ｆ、４Ｇ、４Ｈ、５Ａ、５Ｂ、５Ｃ、５Ｄ、６、１００ 半導体複合装置
１０ アクティブ素子
２０ パッシブ素子
３０、３０Ａ 負荷
３１ 半導体素子
３２ パッケージ基板
４０、４００ 配線基板
４５ 回路層
５０、５００ キャパシタアレイ
５１ 第１のキャパシタアレイ
５２ 第２のキャパシタアレイ
６１、６１０ 第１の接続端子
６２、６２０ 第２の接続端子
７０ 電源モジュール
８０ インダクタアレイ
２１０ キャパシタ部
２１１ 陽極板
２１２ 芯部
２１４ 多孔質部
２１６ 陰極層
２１６Ａ カーボン層
２１６Ｂ 銅層
２２０、２２２ 導電部
２２４ ビア導体
２３０ 絶縁部
２３０Ａ 第１の絶縁部
２３０Ｂ 第２の絶縁部
２３０Ｃ 第３の絶縁部
２３０Ｄ 第４の絶縁部
２４０ 陽極接続層
２４０Ａ 第１の陽極接続層
２４０Ｂ 第２の陽極接続層
２４２Ａ 第１の樹脂充填部
２４２Ｂ 第２の樹脂充填部
４１０ コア層
４２０ 配線層
４３０、４３０Ａ キャビティ
４４０ テープ
４５０ 絶縁層
４６０ ビア穴
４７０ 第１の導体部
４８０ 第２の導体部
４９０ 貫通孔
ＣＨ１ 第１チャネル
ＣＨ２ 第２チャネル
ＣＨ３ 第３チャネル
Ｃ１、Ｃ２ 出力キャパシタ
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ インダクタ
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ スイッチング素子
ＴＨ１、ＴＨ２ スルーホール導体
ＴＨ１１ 第１のスルーホール導体
ＴＨ１２ 第２のスルーホール導体
ＴＲ トランス
ｈ１１ 第１の貫通孔
ｈ１２ 第２の貫通孔

Claims (17)

  1. 複数のチャネルに対応するように配置され、電圧レギュレータを構成するアクティブ素子およびパッシブ素子と、
    前記電圧レギュレータによって調整された直流電圧が供給され、半導体素子を含む負荷と、
    前記アクティブ素子、前記パッシブ素子および前記負荷に電気的に接続される配線基板と、を備え、
    前記電圧レギュレータを構成する前記アクティブ素子は、スイッチング素子を含み、
    前記電圧レギュレータを構成する前記パッシブ素子は、第１キャパシタおよび第２キャパシタを含み、
    前記第１キャパシタおよび前記第２キャパシタは、同一平面上に並列配置されることでキャパシタアレイとして一体形成されており、
    前記キャパシタアレイは、前記配線基板の実装面に対して垂直な方向に前記キャパシタアレイを貫通する複数のスルーホール導体を有し、
    前記配線基板の実装面から見て、前記キャパシタアレイの少なくとも一部が前記負荷と重なる位置に配置されており、
    前記第２キャパシタは、前記第１キャパシタと比べて、前記配線基板の実装面から見て、大きい面積を有する、半導体複合装置。
  2. 前記電圧レギュレータを構成する前記パッシブ素子は、前記スイッチング素子と前記負荷との間に接続されるインダクタをさらに含む、請求項１に記載の半導体複合装置。
  3. 前記パッシブ素子は、複数の前記インダクタを含み、
    前記第１キャパシタに接続される前記インダクタの数より、前記第２キャパシタに接続される前記インダクタの数が多い、請求項２に記載の半導体複合装置。
  4. 前記パッシブ素子は、複数の前記インダクタを含み、
    前記配線基板の実装面から見て、前記第１キャパシタに接続される前記インダクタの少なくとも一部が前記第１キャパシタと重なる位置に配置され、前記第２キャパシタに接続される前記インダクタの少なくとも一部が前記第２キャパシタと重なる位置に配置されている、請求項２または３に記載の半導体複合装置。
  5. 前記キャパシタアレイは、前記複数のチャネルのうち、２個以上のチャネルに接続されている、請求項１～４のいずれか１項に記載の半導体複合装置。
  6. 前記電圧レギュレータを構成する前記パッシブ素子は、前記スイッチング素子と前記負荷との間に接続されるインダクタをさらに含み、
    少なくとも１個のチャネルに配置される前記インダクタは、前記キャパシタアレイを貫通する前記スルーホール導体に電気的に接続されており、
    前記スルーホール導体に電気的に接続される前記インダクタは、前記配線基板の実装面から見て、その少なくとも一部が前記キャパシタアレイと重なる位置に配置されている、請求項１～５のいずれか１項に記載の半導体複合装置。
  7. 前記インダクタと接続される前記スルーホール導体は、前記キャパシタの陽極と接続されている、請求項６に記載の半導体複合装置。
  8. 前記スルーホール導体に電気的に接続される前記インダクタは、前記キャパシタアレイから見て前記負荷と反対側に配置されている、請求項６または７に記載の半導体複合装置。
  9. 前記スルーホール導体に電気的に接続される前記インダクタは、前記配線基板の実装面に配置されている、請求項８に記載の半導体複合装置。
  10. 前記インダクタが前記スルーホール導体に電気的に接続されているチャネルにおいて、前記スイッチング素子は、前記配線基板の実装面から見て、その少なくとも一部が前記キャパシタアレイと重なる位置に配置されている、請求項６～９のいずれか１項に記載の半導体複合装置。
  11. 前記キャパシタアレイを貫通する前記スルーホール導体のうち、少なくとも１つのスルーホール導体は、前記キャパシタの陽極と接続されている、請求項１～１０のいずれか１項に記載の半導体複合装置。
  12. 前記キャパシタは、金属からなる陽極板を含み、
    前記キャパシタの陽極と接続される前記スルーホール導体は、前記陽極板の端面と接続されている、請求項１１に記載の半導体複合装置。
  13. 前記電圧レギュレータを構成する前記パッシブ素子は、前記スイッチング素子と前記負荷との間に接続されるインダクタをさらに含み、
    少なくとも１個のチャネルに配置される前記インダクタは、前記キャパシタの陽極と接続される前記スルーホール導体に電気的に接続されている、請求項１１または１２に記載の半導体複合装置。
  14. 前記キャパシタアレイを貫通する前記スルーホール導体のうち、少なくとも１つのスルーホール導体は、前記キャパシタの陰極と接続されている、請求項１～１３のいずれか１項に記載の半導体複合装置。
  15. 前記キャパシタアレイは、１枚のアルミニウム素子からなるキャパシタシートが分割された複数の前記第１キャパシタおよび前記第２キャパシタを含む、請求項１～１４のいずれか１項に記載の半導体複合装置。
  16. 前記キャパシタアレイは、前記配線基板に内蔵されている、請求項１～１５のいずれか１項に記載の半導体複合装置。
  17. 請求項１６に記載の半導体複合装置を製造する方法であって、
    配線基板にキャビティを形成する工程と、
    キャパシタアレイを前記キャビティの内部に配置する工程と、
    前記配線基板と前記キャパシタアレイを電気的に接続する工程と、
    前記キャビティを封止して、前記キャパシタアレイを前記配線基板に内蔵する工程と、を備える、半導体複合装置の製造方法。
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