CN111566811B - 半导体复合装置及其所使用的封装基板 - Google Patents

半导体复合装置及其所使用的封装基板 Download PDF

Info

Publication number
CN111566811B
CN111566811B CN201880083793.4A CN201880083793A CN111566811B CN 111566811 B CN111566811 B CN 111566811B CN 201880083793 A CN201880083793 A CN 201880083793A CN 111566811 B CN111566811 B CN 111566811B
Authority
CN
China
Prior art keywords
layer
composite device
capacitor
semiconductor composite
package substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880083793.4A
Other languages
English (en)
Other versions
CN111566811A (zh
Inventor
姫田高志
北村达矢
榊千春
清野绅弥
藤田颂
山本笃史
古川刚史
西山健次
舟木达弥
青木欣也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to CN202311468540.8A priority Critical patent/CN117577589A/zh
Priority to CN202311468762.XA priority patent/CN117577590A/zh
Publication of CN111566811A publication Critical patent/CN111566811A/zh
Application granted granted Critical
Publication of CN111566811B publication Critical patent/CN111566811B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/165—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
    • H05K1/0262—Arrangements for regulating voltages or for using plural voltages
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/061—Lamination of previously made multilayered subassemblies
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Dc-Dc Converters (AREA)
  • Ceramic Capacitors (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

本发明的半导体复合装置(10)具备电压调节器(VR)(100)、封装基板(200)以及负载(300)，将输入直流电压转换为不同的直流电压并供给至负载(300)。VR(100)包含半导体有源元件。封装基板(200)包含形成有电容器(230)的C层(210)、和形成有电感器(252)的L层(250)。在封装基板(200)形成在垂直于安装面的方向上贯通C层(210)以及L层(250)的多个通孔(260、262)。电容器(230)经由通孔(262)连接于负载(300)。电感器(252)经由通孔(262)连接于负载(300)，并且经由通孔(260)连接于VR(100)。

Description

半导体复合装置及其所使用的封装基板
技术领域
本发明涉及半导体复合装置及其所使用的封装基板，更特定而言，涉及直流电压转换装置所使用的半导体复合装置的结构。
背景技术
美国专利申请公开第2011/0050334号说明书(专利文献1)公开一种半导体装置，该半导体装置具有埋入有电感器或者电容器那样的被动元件(无源元件)的一部分或者全部的封装基板、以及包含切换元件那样的主动元件(有源元件)的电压控制装置(以下，也称为“电压调节器”。)。在专利文献1的半导体装置中，电压调节器以及应该供给电源电压的负载安装于封装基板上。通过电压调整部调整后的直流电压通过封装基板内的被动元件平滑化并被供给至负载。
专利文献1：美国专利申请公开第2011/0050334号说明书
上述那样的具有电压调节器的半导体装置例如应用于移动电话、智能手机等电子设备。近年来，电子设备的小型化、轻薄化正在发展，伴随于此，期望半导体装置自身的小型化。
在专利文献1的半导体装置中，电感器以及电容器在封装基板的同一层内布局并埋入。该情况下，认为若为了半导体装置的小型化而缩小封装基板的安装面的面积，则不能够充分地确保形成于封装基板内的电感器的电感以及电容器的电容，而不能够实现所希望的特性。
发明内容
本公开是为了解决上述的课题而完成的，其目的是在使用埋入有电感器或者电容器的封装基板以及电压调节器的半导体复合装置中，抑制半导体复合装置的特性降低并且实现小型化。
本公开所涉及的半导体复合装置具有将输入直流电压转换为不同的直流电压的功能。半导体复合装置具备：电压调节器，包含半导体有源元件；负载，被供给转换后的直流电压；以及封装基板，在安装面安装有负载。封装基板包含：第一层，形成有电容器；以及第二层，形成有电感器，且与第一层不同。在封装基板形成有在垂直于安装面的方向上贯通第一层以及第二层的多个通孔。电容器经由多个通孔中的第一通孔电连接于负载。电感器经由多个通孔中的第二通孔电连接于负载，并且，经由多个通孔中的第三通孔电连接于电压调节器。
优选，第一通孔与第二通孔共通。
优选，在从垂直于安装面的方向俯视封装基板的情况下，电感器与电容器至少一部分重叠。
优选，第二层形成包含以下部分：金属布线，形成线圈；以及复合材料，包围金属布线且包含树脂以及磁性体。
优选，电容器是电解电容器。
优选，通过电压调节器、电感器以及电容器形成斩波型的降压切换调节器。
优选，电感器以及电容器作为使电压调节器的输出平滑化的LC滤波器发挥作用。
优选，多个通孔还包含与电感器以及电容器均不连接的至少一个第四通孔。
优选，第四通孔连接于外部的接地线。
优选，第四通孔连接于外部的信号线。
优选，第四通孔的内径比上述第一～第三通孔的内径小。
优选，第四通孔连接于外部的散热器。
优选，第四通孔设置多个。封装基板还包含在内部填充绝缘材料，并且形成为贯通第一层以及第二层的导通孔。第四通孔形成于上述导通孔内。
优选，第四通孔在负载的正下方连接于负载。
优选，安装面形成于第一层的第一面。第二层连接于第一层中的与第一面相反的第二面。
优选，封装基板还包含形成有多个布线图案的电路层。电路层布置于第一层的第一面。第二层布置于第一层中的与第一面相反的第二面。安装面形成于电路层中的与第一层侧相反的面。
优选，电路层包含芯基材。
优选，电压调节器形成于上述的电路层内。
优选，在从垂直于安装面的方向俯视封装基板的情况下，负载与电路层内的电压调节器重叠。
优选，封装基板还包含形成有多个布线图案的端子层。端子层布置于第二层中的与第一层相反的面。
优选，电压调节器安装于上述安装面。
本公开的另一方面所涉及的半导体复合装置将输入直流电压装换位不同的直流电压而供给至负载。半导体复合装置具备：电压调节器，包含半导体有源元件；以及封装基板，构成为能够在安装面安装负载。封装基板包含：第一层，形成有电容器；第二层，形成有电感器，且与第一层不同；以及连接端子，布置于安装面，用于与负载电连接。
在封装基板形成有在垂直于安装面的方向上贯通第一层以及第二层的第一以及第二通孔。电容器经由第一通孔电连接于负载。电感器经由第一通孔电连接于负载，并且经由第二通孔电连接于电压调节器。
本公开的另一方面所涉及的半导体复合装置接收通过包含半导体有源元件的电压调节器调整后的直流电压。半导体复合装置具备：负载，使用上述的直流电压来进行动作；以及封装基板，在安装面安装负载。封装基板包含：第一层，形成有电容器；第二层，形成有电感器，且与第一层不同；以及连接端子，布置于安装面，用于与电压调节器电连接。在封装基板形成有在垂直于安装面的方向上贯通第一层以及第二层的第一通孔以及第二通孔。电容器经由第一通孔电连接于负载。电感器经由第一通孔电连接于负载，并且经由第二通孔电连接于电压调节器。
本公开的又一方面所涉及的封装基板用于将通过包含半导体有源元件的电压调节器调整后的直流电压供给至负载的半导体复合装置。封装基板具备：第一层，形成有电容器；第二层，形成有电感器，且与第一层不同；以及连接端子，布置于封装基板的安装面，用于与电压调节器以及负载电连接。在封装基板形成有在垂直于安装面的方向上贯通第一层以及第二层的第一以及第二通孔。电容器经由第一通孔电连接于负载。电感器经由第一通孔电连接于负载，并且经由第二通孔电连接于电压调节器。
在基于本公开的半导体复合装置中，在封装基板内，形成有电容器的第一层和形成有电感器的第二层作为不同的层而层叠，且将电容器以及/或者电感器与电压调节器或者负载经由通孔电连接。由此，在将半导体复合装置小型化的情况下，与将电容器以及电感器布局于同一层内的情况相比较，容易确保电容以及电感。因此，能够抑制半导体复合装置的特性降低并且实现小型化。
附图说明
图1是实施方式1所涉及的半导体复合装置的框图。
图2是实施方式1所涉及的半导体复合装置的俯视图。
图3是图2的半导体复合装置的从III-III线箭头方向观察而得的剖视图。
图4是图2的半导体复合装置的从IV-IV线箭头方向观察而得的剖视图。
图5是图2的C层的部分的俯视图。
图6是图2的L层的部分的俯视图。
图7是示出半导体复合装置的制造工艺工艺的流程图。
图8是用于对C层的形成工艺(S100)进行说明的图。
图9是用于对L层的形成工艺(S110)进行说明的图。
图10是用于对C层与L层的接合工艺(S120)进行说明的图。
图11是用于对通孔的形成工艺(S130)进行说明的图。
图12是用于对电极图案的形成工艺(S140)以及机器安装工艺(S150)进行说明的图。
图13是实施方式2所涉及的半导体复合装置的剖视图。
图14是实施方式3所涉及的半导体复合装置的剖视图。
图15是实施方式4所涉及的半导体复合装置的剖视图。
图16是实施方式5所涉及的半导体复合装置的第一例的剖视图。
图17是实施方式5所涉及的半导体复合装置的第二例的剖视图。
图18是实施方式6所涉及的半导体复合装置的剖视图。
图19是实施方式7所涉及的半导体复合装置的C层的俯视图。
图20是图19的半导体复合装置的从XIX-XIX射线箭头方向观察而得的剖视图。
图21是实施方式8所涉及的半导体复合装置的剖视图。
图22是示出图21的半导体复合装置的制造工艺的流程图。
图23是用于对图21的半导体复合装置的制造工艺的细节进行说明的第一图。
图24是用于对图21的半导体复合装置的制造工艺的细节进行说明的第二图。
图25是用于对图21的半导体复合装置的制造工艺的细节进行说明的第三图。
图26是用于对图21的半导体复合装置的制造工艺的细节进行说明的第四图。
图27是用于对图21的半导体复合装置的制造工艺的细节进行说明的第5图。
图28是实施方式8的变形例1所涉及的半导体复合装置的剖视图。
图29是示出图28的半导体复合装置的制造工艺的流程图。
图30是实施方式8的变形例2所涉及的半导体复合装置的剖视图。
图31是实施方式9所涉及的半导体复合装置的剖视图。
图32是示出图31的半导体复合装置的制造工艺的流程图。
图33是用于对图31的半导体复合装置的制造工艺的细节进行说明的第一图。
图34是用于对图31的半导体复合装置的制造工艺的细节进行说明的第二图。
图35是用于对图31的半导体复合装置的制造工艺的细节进行说明的第三图。
图36是用于对实施方式10所涉及的半导体复合装置中的通孔的镀敷工艺的第一例进行说明的图。
图37是用于对实施方式10所涉及的半导体复合装置中的通孔的镀敷工艺的第二例进行说明的图。
图38是用于对实施方式10所涉及的半导体复合装置中的通孔的部分的变形例进行说明的图。
图39是实施方式11所涉及的半导体复合装置中的C层的俯视图。
图40是图39的C层的剖视图。
图41是示出图39中的芯基材的变形例1的图。
图42是示出图39中的芯基材的变形例2的图。
图43是示出图39中的芯基材的变形例3的图。
图44是实施方式12所涉及的半导体复合装置中的C层的剖视图。
图45是实施方式13所涉及的半导体复合装置的剖视图。
图46是实施方式14所涉及的半导体复合装置的剖视图的第一例。
图47是实施方式14所涉及的半导体复合装置的剖视图的第二例。
具体实施方式
以下，一边参照附图，一边对本公开的实施方式详细地进行说明。此外，对图中相同或者相当部分标记相同附图标记而不重复其说明。
[实施方式1]
(装置的构成)
图1是本实施方式1所涉及的半导体复合装置10的框图。参照图1，半导体复合装置10具备电压控制装置(电压调节器(Voltage Regulator：VR))100、封装基板200以及负载300。在这里，负载300例如是逻辑运算电路或者存储电路等半导体集成电路(IntegratedCircuit：IC)。
电压调节器100包含半导体切换元件那样的有源元件(未图示)，通过控制该有源元件的占空比(duty)，从而将从外部供给的直流电压调整至适合于负载300的电压电平。
封装基板200在其表面安装电压调节器100以及负载300，构成半导体复合装置10作为一个封装部件。在封装基板200的内部，如通过图2以后详述的那样，形成电感器L1以及电容器CP1。
电感器L1连接于封装基板200的输入端子IN与输出端子OUT之间。电感器L1在输入端子IN连接于电压调节器100，在输出端子OUT连接于负载300。电容器CP1连接于输出端子OUT与接地端子GND之间。通过电压调节器100和封装基板200内的电感器L1及电容器CP1形成斩波型的降压切换调节器。电感器L1以及电容器CP1作为降压切换调节器的波纹滤波器发挥作用。通过该切换调节器，例如将从外部输入的5V的直流电压降压至1V，并供给至负载300。
此外，在封装基板200中，在电压调节器100以及负载300基础上，还安装有用于噪声对策的去耦用电容器、扼流电感器、电涌保护用的二极管元件、以及分压用的电阻元件等电子设备。
接下来使用图2～图6，对半导体复合装置10的详细的构成进行说明。图2是从封装基板200的安装面观察半导体复合装置10而得的俯视图。另外，图3是从图2中的III-III线箭头方向观察而得的剖视图，图4是从图2中的IV-IV线箭头方向观察而得的剖视图。图5是构成电容器CP1的C层210的部分的俯视图，图6是形成电感器L1的L层250的部分的俯视图。
参照图2，在封装基板200的安装面的3个角上形成与输入端子IN对应的通孔260、与输出端子OUT对应的通孔262、以及与接地端子GND对应的通孔264。
通孔260、262、264从封装基板200的厚度方向的表面贯通至底面，该贯通孔的内表面通过铜(Cu)、金(Au)或者银(Ag)等低电阻的金属而进行金属化。从加工的容易度来看，例如能够通过无电解镀Cu、电解镀Cu来进行金属化。此外，关于通孔的金属化，不限于仅将贯通孔的内表面金属化的情况，也可以填充金属或者金属与树脂的复合材料等。
电压调节器100布置于与通孔260重叠的位置，负载300布置于与通孔262重叠的位置。即，通孔260、262分别形成于电压调节器100以及负载300的正下方的位置。另外，如上述那样，在封装基板200的安装面安装电压调节器100以及负载300以外的其他的电子设备350。
参照图3～图6，封装基板200包含构成电容器CP1的C层210、形成电感器L1的L层250、以及树脂层226、227、228而构成。
树脂层226、227、228作为用于将各层相互接合的接合材料而使用，并且作为用于使C层210以及L层250的露出面绝缘的绝缘层而使用。C层210和L层250通过树脂层227接合。在C层210的表面形成有树脂层226，在L层250的底面形成有树脂层228。树脂层226、227、228例如由环氧树脂、或者环氧树脂与二氧化硅等无机填料的复合材料那样的绝缘材料形成。为了确保与通孔的金属化层的密合性，优选作为树脂层使用以环氧树脂为主体的材料。或者，也可以作为树脂层226、227、228使用含有玻璃布或者碳纤维那样的纤维状加强材料的预浸料。特别是，通过使用玻璃布那样的线膨胀系数较小的预浸料，能够抑制C层210以及L层250的翘曲，由此能够抑制封装基板200整体的翘曲。
在树脂层226的表面形成有包含用于安装电压调节器100等机器的焊盘以及用于将它们连接的布线的电路层205。安装于封装基板200的机器经由焊料凸块120与电路层205的焊盘或者端子电连接。
电路层205由Cu、Au或者Ag等低电阻的金属材料形成。此外，电路层205不限于仅形成于树脂层226的表面的情况，例如也可以是如后述那样在树脂层226的内部横跨多层而形成。此外，形成于电路层205的安装面的焊盘或者端子的表面为了容易安装机器而被实施了镀镍/金(Ni/Au)、镀镍/铅/金(Ni/Pb/Au)、或者预焊剂处理等表面处理。另外，也可以为了防止机器的表面安装时的焊料流动，而在电路层205的最表层部分形成阻焊剂层。
C层210包含形成电容器CP1的电容器部230、电连接于输出端子OUT的通孔262的导电部220、电连接于接地端子GND的通孔264的导电部240、以及设置于它们的周围的绝缘部225。电容器部230包含由阀作用金属基体的芯材构成的阳极电极232、布置于上述芯材的至少一方主面且在表面具有电介质层及固体电解质层的多孔质层234、以及设置于上述固体电解质层上的阴极电极236，形成电解电容器。电介质层形成于阀作用金属基体的多孔质层的表面。形成于多孔质层的表面的电介质层反映多孔质层的表面状态而成为多孔质，具有微小的凹凸状的表面形状。优选电介质层由上述阀作用金属的氧化皮膜构成。在本发明的电解电容器中，作为构成固体电解质层的固体电解质材料，例如举出聚吡咯类、聚噻吩类、聚苯胺类等导电性高分子等。在它们中，优选聚噻吩类，特别优选被称为PEDOT的聚(3,4-乙撑二氧噻吩)。另外，上述导电性高分子也可以包含聚苯乙烯磺酸(PSS)等掺杂剂。此外，优选固体电解质层包含填充电介质层的细孔(凹部)的内层、和包覆电介质层的外层。
导电部220、240例如以Ag、Au，或者Cu那样的低电阻的金属为主体而构成。也可以以提高层间的密合力为目的，将上述导电性填料与树脂混合而成的导电性密合材料设置为导体部。多孔质层234例如由氧化铝(AlO2)、或者氧化钽(Ta2O5)等构成。多孔质层234通过将成为阳极电极232的多孔状的基材的金属(例如Al、Ta)的表面由氧化覆膜覆盖而形成。阴极电极236由例如Ag、Au，或者Cu那样的低电阻的金属形成。
绝缘部225由环氧树脂、酚类、聚酰亚胺等树脂、或者这些树脂与二氧化硅或者氧化铝等无机填料构成。
阳极电极232具有平板形状，布置于平板状的2个多孔质层234之间。在各多孔质层234的与阳极电极232相反的面形成阴极电极236。
如图2以及图5所示，机器的安装面侧的多孔质层234成为一部分被切去而阳极电极232露出的状态，在该切口部235中，阳极电极232经由导通孔222电连接于导电部220。另外，阴极电极236经由导通孔242电连接于导电部240。
此外，作为电容器部230，也能够利用使用钛酸钡的陶瓷电容器、或者使用氮化硅(SiN)、二氧化硅(SiO2)、氟化氢(HF)等的薄膜电容器。然而，就能够形成更薄型且相对较大的面积的电容器部、以及封装基板的刚性以及柔软性那样的机械特性的观点来看，优选设为以铝等金属为基材的电解电容器。
在电容器部230中，在供通孔260、262、264形成的部分形成有贯通孔，在该贯通孔与通孔之间填充有绝缘部225的绝缘材料。
在本实施方式1中，将阳极电极232以及多孔质层234的厚度分别设为约50μm，将导电部220、240的厚度设为约15μm，作为电容器部230的上下的绝缘部225的厚度，将C层210整体的厚度设为约200μm。
L层250如图6所示那样包含形成电感器L1的线圈部252、和将该线圈部252的周围以树脂铸模而成的绝缘部254。
线圈部252是通过对利用电铸法或者压延法形成为100μm左右的Cu的芯材(Cu箔)在通过光致抗蚀剂等图案化为螺旋状后进行蚀刻而形成的金属布线。对线圈部252而言，其一方端电连接于通孔260，另一方端电连接于通孔262。
此外，作为线圈部252的芯材，也可以使用铝(Al)。特别是，在电容器部230由以铝为基材的电解电容器形成的情况下，若由铜形成线圈部252的芯材，则存在因铝与铜的线膨胀系数的差而在封装基板200整体产生翘曲的情况。由此，在这样的情况下，能够通过使用铝作为线圈部252的芯材而减少线膨胀系数差，从而能够抑制基板整体的翘曲。
绝缘部254例如由环氧树脂、酚类、聚酰亚胺等树脂、或者这些树脂与铁氧体或硅钢等无机磁性体填料的混合材料形成。如本实施方式1那样，在用于向负载300供给直流功率的电路的情况下，优选使用直流重叠特性优异的硅钢等金属系磁性材料的填料。
无机磁性体填料也可以诸如为了使磁性特性提高而使具有不同的平均粒径的填料分散布置，或是为了防止磁性饱和而使分散浓度具有梯度。另外，也可以为了使磁性特性具有方向性而使用扁平状或者鱗片状的填料。在使用硅钢等金属系材料作为无机磁性填料的情况下，也可以为了提高绝缘性而将填料的周围通过无机系绝缘覆膜、有机系绝缘覆膜等施加表面绝缘膜。
此外，也可以为了减少与线圈部252的线膨胀系数差、提高散热性、绝缘性等目的，而混入磁性材料以外的无机填料、有机填料。
能够通过调整绝缘部254的厚度来调整电感。在本实施方式1的例子中，将100μm的线圈部252的上下的绝缘部254分别设为100μm，将L层250整体的厚度设为约300μm。
在设置于L层250的底面的树脂层228的表面，形成用于将该半导体复合装置10安装于母基板(未图示)的端子层270。在端子层270包含上述的输入端子IN、输出端子OUT以及接地端子GND。另外，端子层270与形成于C层210的电路层205相同地，也可以除端子以外还包含构成电路的布线，也可以进一步由多个层构成。
封装基板200从系统的薄层化、以及负载300的散热性等观点来看，一般而言要求2mm以下的厚度。在本实施方式1的例子中，将包含树脂层226以及电路层205的上部电路层设为50μm，将C层210设为200μm，将树脂层227设为20μm，将L层设为300μm，将包含树脂层228以及端子层270的底部端子层设为50μm，将半导体复合装置10整体的厚度设为0.6mm左右。
在具有以上那样的构成的半导体复合装置10中，由于构成波纹滤波器的电感器L1以及电容器CP1由封装基板200的不同的层形成，因此与电感器和电容器形成于同一层内的以往的构成相比，能够增大能够用于形成电感器以及电容器的面积。由此，在进行装置的小型化的情况下，容易确保电感以及电容。另外，如图5以及图6所示，在从封装基板200的垂直于安装面的面俯视封装基板200的情况下，C层210中的电容器部230、与L层250中的线圈部252布置为在不同的层中至少一部分重叠。由此，能够进一步使装置小型化。
在本实施方式1的构成中，对于电压调节器100及负载300与封装基板200内的电感器L1及电容器CP1的连接、以及电感器L1与电容器CP1之间的连接，不使用基板上的平面布线而使用贯通封装基板200的通孔260、262、264进行连接。由此，能够缩短连接距离而减少布线的阻抗来减少功率损失，并且能够使基板上的电路面的布局最小化。因此，能够进一步减少对装置的小型化的制约。
并且，在供电感器L1形成的L层250中，通过由包含磁性材料的绝缘部254将线圈部252铸模，从而能够提高产生的磁通密度，能够提高电感器L1的Q值。由此，能够减少基于电感器L1的损失。另外，由于能够通过磁性材料来减少电感器L1与电容器CP1之间以及电感器L1与电压调节器100的有源元件之间的磁耦合，因此能够抑制伴随着磁耦合的噪声传播。因此，能够进一步使装置特性提高。
此外，在上述的说明中，是在封装基板中在L层的上部布置C层的构成，但若维持电连接则也可以颠倒L层与C层的顺序。
另外，在上述中，对应用于斩波型的降压切换调节器的例子进行了说明，但对于将包含其他的升降压电路的功率输电线系统化后的半导体复合装置，也能够应用本实施方式1的特征。
(装置的制造工艺)
接下来，使用图7～图12，对本实施方式1所涉及的半导体复合装置10的制造工艺进行说明。图7是用于对该制造工艺的概要进行说明的流程图，图8～图12是用于对图7的流程图的各步骤的细节进行说明的图。
参照图7，在S100以及S110中，C层210以及L层250分别独立地形成。之后，在S120中，使用树脂层226、227、228来将形成后的C层210以及L层250接合而一体化。接下来，在S130中，在一体化后的C层210以及L层250形成通孔。之后，在安装面形成电极以及布线的图案(S140)，在完成后的封装基板200安装电压调节器100等机器(S150)。
图8是用于对S100中的C层210的形成工艺进行说明的图。参照图8的(a)，首先，将成为阳极电极232的铝的两面加工为多孔状，并通过在其表面施加氧化覆膜从而形成多孔质层234。之后，通过在多孔质层234的表面形成Cu膏那样的导电性膏的固化膜从而形成阴极电极236。
此时，如图3中的C层210那样，将多孔质层234的一部分例如通过切割工艺等而切削至阳极电极232的铝露出为止，将Cu膏烧接于露出的铝。由此，形成电容器部230。
之后，在供通孔形成的部分通过钻孔加工或者激光加工等而形成贯通孔。
接下来，如图8的(b)所示，通过将环氧树脂、聚酰亚胺、或者酚类等树脂、该树脂与无机填料的混合材料层压加工至电容器部230并进一步使其热固化，从而将电容器部230密封，形成绝缘部225。密封处理后，将用于形成用于将通孔与电容器部230的各电极连接的的导电部220、240的导电层212通过镀敷布线加工等形成于绝缘部225的表面。
之后，通过蚀刻等对导电层212进行加工而形成导电部220、240。然后，在该导电部220、240通过激光加工等而开口加工出到达至阳极电极232以及阴极电极236的孔，并通过在此填充Cu等导电体，从而将导电部220与阳极电极232电连接，并且将导电部240与阴极电极236电连接(图8的(c))。由此，形成C层210。
图9是用于对S110中的L层250的形成工艺进行说明的图。参照图9的(a)，首先，在成为芯的Cu箔252#的两面通过光致抗蚀剂等实施图案化，并且通过对光致抗蚀剂开口部进行蚀刻从而形成线圈部252(图9的(b))。
之后，使用真空层压机等将分散有铁氧体、硅钢等金属磁性体填料的环氧树脂复合片材层压加工至线圈部252的表面，通过由热压机进行平坦化以及环氧树脂层的热固化处理，从而形成绝缘部254(图9的(c))。
然后，在供通孔的部分通过钻孔加工或者激光加工等形成贯通孔，而在该贯通孔填充绝缘性的树脂265(图9的(d))。由此，形成L层250。
图10是用于对S120中的C层210与L层250的接合工艺进行说明的图。
参照图10的(a)，在S100以及S110中形成的C层210以及L层250的上下面以及中间面，布置使环氧树脂、聚酰亚胺或者酚类等树脂、或者该树脂与无机填料构成的混合材料成为薄片状而成的树脂层226、227、228。之后，通过由真空加压等而使层叠后的这些层接合以及固化从而使其一体化，形成封装基板200(图10的(b))。
图11是用于对S130中的通孔的形成工艺进行说明的图。
参照图11的(a)，在将各层一体化而形成封装基板200后，通过钻孔加工或者激光加工来在供通孔形成的部分形成贯通孔。然后，通过无电解镀Cu等，将贯通孔的内部以及树脂层226、228的表面金属化(图11的(b))。
此外，此时，也可以进一步实施电解镀Cu处理来增厚树脂层表面的金属层269的厚度，或是将通孔通过Cu填充。
图12是用于对与S140以及S150对应的工艺进行说明的图。参照图12的(a)，在S140中，通过使用光致抗蚀剂，将树脂层表面的金属层269图案化，并且实施蚀刻来除去不需要的Cu，从而将形成电路层205以及端子层270的布线、焊盘以及端子形成于树脂层表面。此时，为了容易安装机器，在焊盘以及端子等的金属表面实施镀Ni/Au、镀Ni/Pb/Au、或者预焊剂处理等表面处理。另外，也可以为了防止机器的表面安装时的焊料流动而在最表层部分形成阻焊剂层。
在这样形成的封装基板200中，通过在C层210表面的电路层205安装电压调节器100、负载300以及其他的电子设备350，从而形成本实施方式1所涉及的半导体复合装置10(图12的(b))。
此外，在本实施方式中，“C层210”以及“L层250”是本公开中的“第一层”以及“第二层”的一个例子。
[实施方式2]
在实施方式2中，除了实施方式1中示出的封装基板200的构成以外，还对通过通孔形成安装于安装面的机器的信号用的接地线的构成进行说明。
图13是实施方式2所涉及的半导体复合装置10A的剖视图。图13是与实施方式1的图4对应的图，表示在母基板400上安装有半导体复合装置10A的状态。
参照图13，在半导体复合装置10A中包含的封装基板200A设有通孔266，该通孔266当将负载300安装于基板上时连接于负载300的信号用的接地线的端子。该通孔266在不与C层210以及L层250中包含的电容器部230以及线圈部252电连接的状态下贯通至底面的端子层270。而且，经由焊料凸块380与连接于母基板400的接地线的端子410电连接。
这样，通过将安装后的机器的接地线经由通孔266以最短距离连接于母基板400的接地线，从而能够强化接地，使对噪声的耐性提高。另外，由于使用通孔，因此能够将基板上的布局最小化，并能够减少对小型化的影响。
此外，在图13中，对负载300的接地线的通孔进行了说明，但对于其他的安装机器的接地线也可以设为相同的构成。
[实施方式3]
在实施方式2中，对将经由通孔安装的机器的信号用的接地线连接于母基板400的接地线的构成进行了说明，但在需要机器与母基板400之间的信号线的情况下，也可以对该信号线也使用通孔来连接。
图14是实施方式4所涉及的半导体复合装置10E的剖视图。参照图14，在半导体复合装置10E中包含的封装基板200E设有通孔267，该通孔267连接于在安装面布置的负载300或者电压调节器100的信号线的端子。该通孔267与实施方式2中的信号用的接地线用的通孔266相同地，在不与C层210以及L层250中包含的电容器部230以及线圈部252电连接的状态下，贯通至底面的端子层270。而且，通孔267经由焊料凸块380以及端子410与用于连接于形成于母基板400的安装面的机器(未图示)的I/O端子的信号线电连接。
此外，在通孔267流动的电流由于比在与电容器部230以及线圈部252连接的功率用的通孔260、262、264流动的电流小，因此通孔267的内径能够比通孔260、262、264小。
这样，在需要用于在安装后的机器与母基板400之间交换信号的信号线的情况下，能够通过经由通孔267将它们连接从而以最短距离连接于母基板400。另外，通过使信号用的通孔与功率用的通孔相比较小，能够将基板上的布局最小化，并能够减少对小型化的影响。
此外，在图14中，除了信号线用的通孔267以外，也记载有在实施方式2中进行了说明的接地线用的通孔266，但也可以是没有该通孔266而仅设置信号线用的通孔267的构成。
[实施方式4]
在实施方式4中，除了实施方式1中示出的封装基板200的构成以外，还对具有为了提高安装于安装面的各机器的散热性而连接于外部的散热器的通孔的构成进行说明。
图15是实施方式4所涉及的半导体复合装置10B的剖视图。图15是与实施方式1的图4对应的图，表示在母基板400上安装有半导体复合装置10B的状态。
参照图15，封装基板200B至少包含一个通孔268，其连接于负载300的端子，且不与C层210以及L层250中包含的电容器部230以及线圈部252电连接。通孔268在负载300的正下方连接于负载300的端子。另外，通孔268在封装基板200B的底面经由焊料凸块380连接于设置于母基板400的散热器450。
散热器450例如由Al、Cu那样的热传导率高的金属形成。这样，通过经由通孔268将负载300等安装机器与散热器450连接，从而能够将在负载300中产生的热高效地向外部排出。另外，通过通孔268，对于在封装基板200B内的电感器等中产生的热也能够进行散热。
此外，可以对负载300以外的安装机器也设置用于连接于散热器450的通孔268。另外，通孔268的数量不限定于图15中记载的数量，也可以根据连接的安装机器所需要的散热能力来决定数量。
[实施方式5]
在实施方式1～4的例子中，对在封装基板内分别包含1层C层以及L层的构成进行了说明。
然而，可能存在因半导体复合装置的尺寸的制约等而限制了安装面的面积的情况。在这样的情况下，可能成为不能够充分地确保特别是C层中的电极的面积而无法得到所希望的电容的状态。
因此，在实施方式5中，对通过在封装基板内具备多个C层从而确保所希望的电容的构成进行说明。
图16是实施方式5所涉及的半导体复合装置10C的剖视图。图16是与实施方式1的图4对应的图。在图16的封装基板200C中，作为构成电容器CP1的层，设置有C1层210A以及C2层210B的2个层。对于C1层210A以及C2层210B的构成，由于基本上与实施方式1的C层210相同，因此不重复其详细内容，但C1层210A以及C2层210B共享相同的通孔，并以并联的方式电连接于输出端子OUT与接地端子GND之间。由此，虽然在半导体复合装置10C的高度方向上稍微变高，但能够不变更封装基板的安装面积而使电容器CP1的电容增加。
此外，在图16中，成为C1层210A以及C2层210B布置于L层250的上部的构成，但只要电连接关系相同则对各层的顺序不特别地限制，例如也可以如图17的封装基板200CA所示的那样，构成为在C1层210A与C2层210B之间布置L层250。或者，也可以构成为C1层210A以及C2层210B布置于L层250的下部。在如图17的那样在C1层210A与C2层210B之间布置L层250的构成中，由于成为在层叠方向上上下对称的结构，因此能够抑制封装基板整体的翘曲。
另外，在图16的例子中，构成为为了使电容增加而设置多层C层，但在需要增加电感的情况下，也能够构成为设置多层L层。
[实施方式6]
在实施方式5中，对为了使电容以及/或者电感增加而将C层或者L层多层化的构成进行了说明。
另一方面，在如半导体复合装置的高度方向的尺寸被限制的那样的情况下，也可能产生如实施方式4的那样无法进行多层化的情况。
在实施方式6中，对以下构成进行说明：在高度方向的尺寸的限制较严格，而对平面方向的尺寸的限制稍宽松的状态下，需要增加电容以及/或者电感的情况下，通过使多个C层以及L层平面地结合，从而确保所希望的电容以及电感。
图18是实施方式6所涉及的半导体复合装置的封装基板200D的剖视图。在图18的封装基板200D中，成为以下构成：与实施方式1中示出的封装基板200对应的2个封装基板200D-1、200D-2共享与接地端子GND连接的通孔，并在平面方向上结合。
通过设为这样的构成，虽然封装基板的安装面积变大，但能够在维持高度方向的尺寸的同时使电容以及电感增加。这样的构成在对低高度化的要求特别地严格的情况下是有效的。
[实施方式7]
对于图13～图15中示出的通孔266～268，存在按每个安装于封装基板的机器而设置的情况。在形成通孔的情况下，为了使通孔与形成于封装基板内的线圈、电容器以及布线图案那样的导电体绝缘，需要将通孔的周围通过绝缘材料包围。由此，若将通孔266～268独立地形成形成于封装基板的各处，则在其周围绝缘材料所占的部分变多。由此，可能减少封装基板的安装面的面积被限制而阻碍小型化，或不能够实现所希望的电容、电感。
在实施方式7中，对以下构成进行说明：将封装基板的主要的电流流动的通孔260、262、264以外的如图13～图15中说明的那样的通孔266～268接近布置，并通过共通的绝缘材料包围。
图19是实施方式7所涉及的半导体复合装置10F的C层210的俯视图，图20是图19中的从XIX-XIX射线箭头方向观察而得的剖视图。
参照图19以及图20，在不与C层210的电容器的各电极以及L层250的线圈部252重叠的部分形成有内部被绝缘材料填充的导通孔223。而且，信号用的通孔266、267形成于该导通孔223内。此外，在图19中，示出在导通孔223内也设有通孔266、267以外的通孔的例子。
这样，通过将针对安装机器的信号用的通孔形成于填充有绝缘材料的共通的导通孔内，从而能够在安装面减少形成通孔266～268所需要的绝缘材料的比例，因此能够减少阻碍小型化的重要因素。另外，由于对共通的导通孔内进行绝缘加工即可，因此与进行对各个通孔的绝缘加工的情况相比，能够减少削减工序。
[实施方式8]
在上述的实施方式1～7中，对将用于安装电压调节器100以及负载300的电路层205、以及用于将该半导体复合装置10安装于母基板的端子层270作为一个层形成于封装基板200的表面及背面的构成进行了说明。
在实施方式8中，对该电路层以及/或者端子层为多层构成的情况的例子进行说明。
图21是实施方式8所涉及的半导体复合装置10G的剖视图。在半导体复合装置10G的封装基板200G中，在C层210中不面向L层250的一侧的面布置有包含多个布线图案的多层结构的电路层205A，在电路层205A的表面安装有负载300以及其他的电子设备350。
另外，在L层的250中不面向C层210的一侧的面布置包含多个布线图案的多层结构的端子层270A。
在图21的封装基板200G中，通孔262、264、266、267贯通C层210以及L层250，但对于电路层205A以及端子层270A并未贯通。即，在将C层210以及L层250接合后形成通孔262、264、266、267，之后在C层210的上表面形成电路层205A并且在L层的下表面形成端子层270A。
这样，通过将电路层205A以及端子层270A形成为多层结构，从而能够将用于与安装于安装面(电路层205A的表面)的机器连接的布线图案形成于电路层205A的内部的层，而削减形成于安装面的布线图案。因此，能够在不阻碍C层210的电容器部230的电容以及L层250的线圈部252的电感的范围内削减安装面的表面积，因此与以单层形成电路层以及端子层的情况相比能够将半导体复合装置小型化。
使用图22～图27，对本实施方式8所涉及的半导体复合装置10G的制造工艺进行说明。图22是用于对该制造工艺的概要进行说明的流程图，图23～图27是用于对图22的流程图的步骤的细节进行说明的图。
此外，在图22的流程图中，步骤S200～S230、S240、S250分别与图7中示出的流程图中的步骤S100～S130、S140、S150对应，实质是对实施方式1中进行了说明的图7的流程图追加步骤S235。
参照图22，在S200以及S210中，分别独立地形成C层210以及L层250(图23的(a))。之后，在S220中，使用树脂层226、227、228将形成后的C层210以及L层250接合而一体化(图23的(b))。
接下来，在S230中，在一体化后的C层210以及L层250形成通孔。更详细而言，首先，如图24的(a)所示，在接合后的C层210以及L层250中形成通孔的位置通过钻孔加工或者激光加工等形成贯通孔。然后，通过利用无电解镀Cu等来将贯通孔的内部金属化从而形成通孔(图24的(b))。
之后，在S235中，在树脂层226上形成电路层205A，并且在树脂层228上形成端子层270A。具体而言，首先，使用光致抗蚀剂将树脂层226、228表面的金属层269图案化，通过实施蚀刻将不需要的Cu除去从而形成布线图案(图25的(a))。然后，在其上布置树脂层229A以及金属层269A(图25的(b))。
并且，通过将金属层269A图案化从而形成布线图案(图26的(a))，在图案化后的金属层269A之上进一步布置树脂层229B以及金属层269B(图26的(b))。
若重复图25以及图26那样的工序而形成了所希望的数量的布线层，则在S240中，将最表面的金属层269B图案化并进行蚀刻，形成用于机器的安装以及与安装基板的焊料凸块的连接的电极图案、以及将这些电极图案间连接的布线图案。由此，形成电路层205A以及端子层270A，封装基板200G完成(图27的(a))。
之后，在S250中，在完成的封装基板200G安装电压调节器100等机器(图27的(b))。
此外，在上述的说明中，对将电路层205A以及端子层270A的双方设为多层结构的例子进行了说明，但也可以仅将电路层205A以及端子层270A的任意一方设为多层结构。另外，也可以将电路层205A与端子层270A设为不同的层数。
这样，通过在封装基板的表面及背面使用多层结构的电路层以及/或者端子层，从而能够确保针对安装的机器间的布线的布线宽度以及布线间间距，因此能够减少安装面的表面积，能够应对进一步的小型化的需求。
(变形例1)
图28是实施方式8中示出的具有多层结构的电路层的半导体复合装置的第一变形例(变形例1)的剖视图。
参照图28，在变形例1所涉及的半导体复合装置10H中，在封装基板200H的多层结构的电路层205B内布置含有玻璃布的芯基材280。
在封装基板的制造工艺中，由于在将各层接合时施加压缩力，因此可能因该压缩力的影响而产生形变，从而产生破裂等。特别是在电路层中，由于不包含C层210的电极232、236或者L层250的线圈部252那样的具有刚性的金属部件，因此容易产生由外力导致的形变。由此，通过将这样的芯基材280布置于电路层内，能够确保电路层的强度。
此外，芯基材280的材料只要是具有绝缘性与刚性的材料则不限定于玻璃布。作为芯基材280的材料，例如能够使用包含在表面实施了绝缘处理的金属部件(例如Cu)的金属芯等。
图29是示出图28的半导体复合装置10H的制造工艺的流程图。参照图29，在S300以及S310中，C层210以及L层250分别独立地形成。并且，在实施方式8中，在S315中，形成电路层205B的包含芯基材280的部分。在这里，在S315中，仅形成电路层205B中的与C层210以及L层250一同形成通孔的部分。
之后，在S320中，使用树脂层将在S300、310、315中独立地形成的C层210、L层250以及电路层205B的一部分接合。然后，在S330中，在一体化后的C层210，L层250以及电路层形成通孔。
在形成通孔后，在S335中，根据需要而在接合后的电路层上进一步布置树脂层以及金属层而形成追加的布线层。此外，在图28的封装基板200H中，示出端子层为单层的例子，但如实施方式8的图21的那样，也可以对端子层也设为多层结构。在该情况下，在S335中，在端子层也形成追加的布线层。
之后，在S340中，将电路层205B以及端子层270的表面的金属层图案化，形成电极图案以及布线图案。由此，封装基板200H完成。然后，在S350中，通过在完成的封装基板200H的安装面安装电压调节器100、负载300等机器，从而半导体复合装置10H完成。
(变形例2)
图30是实施方式8中示出的具有多层结构的电路层的半导体复合装置的第二变形例(变形例2)的剖视图。
参照图30，在变形例2所涉及的半导体复合装置10J中，具有在多层结构的电路层205C内埋入有电压调节器100的半导体有源元件105的构成。优选有源元件105为了减少由外力等导致的形变的影响(翘曲、破裂)，而布置于供变形例1中示出的芯基材280形成的层。
在制造工艺中，在变形例1中进行了说明的图29的步骤S315中形成包含芯基材280的电路层时，将芯基材280的一部分除去，并在除去后的部分布置有源元件105。此外，有源元件105从小型化的观点来看，优选布置为在从安装面的法线方向俯视封装基板200J的情况下与负载300重叠。
这样，通过将电压调节器100的有源元件105埋入电路层205C内，能够缩短从电压调节器100通过L层250以及C层210到达至负载300的电气路径的距离，因此能够减少在该电气路径中产生的损失。
此外，也可以在电路层205C内不仅埋入有源元件105，还埋入电压调节器100的整体。
[实施方式9]
在实施方式1～8中，均对通孔贯通C层210以及L层250双方的构成进行了说明。
在实施方式9中，对以下构成的例子进行说明，即，在封装基板中除了贯通C层210以及L层250双方的通孔以外，还包含仅贯通C层210或者L层250的一方的通孔的构成的例子。
图31是实施方式9所涉及的半导体复合装置10K的剖视图。在半导体复合装置10K的封装基板200K形成有贯通C层210与电路层205D的一部分但不贯通L层250的通孔267A。这样的通孔例如在安装于电路层的电压调节器100的电路内或输入部需要电容器的情况下，以不影响L层地进行对C层的连接为目的而形成。
接下来，使用图32～图35，对本实施方式9所涉及的半导体复合装置10K的制造工艺进行说明。图32是用于对该制造工艺的概要进行说明的流程图，图33～图35是用于对图32的流程图的步骤的细节进行说明的图。
参照图32，在S400中形成C层210，在S410中形成电路层205D中的一部分亦即电路层205E。然后，在S420中，使用树脂层292将在S400以及S410中分别形成的C层210以及电路层205E接合。另外，在C层210的与对置于电路层205E的面相反的面经由树脂层291形成金属层269C，在电路层205E的与对置于C层210的面相反的面经由树脂层293形成金属层269C(图33的(a))。
之后，在S430中，在一体化后的C层210以及电路层205E形成通孔267A。具体而言，在供通孔267A形成的位置通过钻孔加工或者激光加工等而形成贯通孔(图33的(b))。然后，通过利用无电解镀Cu等来将贯通孔的内部金属化，从而形成通孔267A(图33的(c))。此外，在图33的(c)中，对树脂层291、293的表面的金属层269C进行蚀刻而形成布线图案。
当形成贯通C层210以及电路层205E的通孔267A时，接下来，在S440中独立地形成L层250(图34的(a))，在S450中使用树脂层227将该L层250接合于C层210(图34的(b))。另外，在L层250的与对置于C层210的面相反的面经由树脂层228布置金属层269。在电路层205E的表面经由树脂层294布置金属层269。
之后，在S460中形成贯通一体化后的电路层205E、C层210以及L层250的通孔，并且在S470中对表面的金属层269进行蚀刻而形成电极图案或者布线图案(图35的(a)、(b))。由此，封装基板200K完成。此外，虽然在图35中未示出，但也可以对于电路层形成更多的布线层。另外，也可以对端子层270也设为多层结构。
然后，在S480中，在电路层205D的安装面安装负载300等机器，形成半导体复合装置10K。
此外，在上述的例子中，对形成贯通C层210但不贯通L层250的通孔267A的构成进行了说明，但也可以根据电路构成，相反地形成不贯通C层210但贯通L层250的通孔。在这种情况下，成为在形成L层250后形成通孔，之后与C层210接合而进一步形成通孔的工艺。
[实施方式10]
(实施例1)
在上述的半导体复合装置中，来自电压调节器的功率经由封装基板的通孔而被供给至负载。为了进一步使半导体复合装置的效率提高，需要使从电压调节器至负载为止的等效串联电阻(Equivalent Series Resistance：ESR)降低。作为使ESR减少的一个方法，考虑降低通孔中的电阻值。
对形成于封装基板的通孔而言，其内表面通过金属等导电材料而被金属化。能够通过增厚通孔中的金属化层的厚度，来使通孔的电阻值降低。
为了使通孔的电阻值降低，理想而言希望将通孔的内孔通过Cu等金属填充，但一般而言，已知对无底的贯通孔通过镀敷处理填充金属在技术上较困难，并且，进行镀敷处理直至填充金属为止需要较长的处理时间。
通孔的金属化如上述那样通过基于Cu等的镀敷处理来进行，但如图11等中说明的那样，在将通孔金属化时，也同时形成用于形成封装基板的表面的布线的金属层(金属布线层)。由此，若增厚通孔的金属化层的厚度，则形成于封装基板表面的金属布线层的厚度也变厚。
另一方面，为了在金属布线层中形成微小的布线，优选减薄金属布线层的厚度，且担心因金属布线层的厚度变厚，而布线、与布线彼此的间隔的比率亦即L/S(Line andSpace)变差。
因此，在本实施方式10中，采用增厚通孔的金属化层的厚度，而减薄形成于封装基板表面的金属布线层的厚度的构成。由此，降低通孔的电阻值，并且能够实现形成于封装基板表面的金属布线的微细化。
但是，该情况下，通孔内表面的金属化层与封装基板表面的金属布线层成为在通孔的端部(连接部分)中连接的状态。若在这样的连接部分中导电部件的厚度不同，则因可能因在该连接部分中电流密度集中，或由与电介质基板的线膨胀率的不同导致的热应力集中而产生断线等不良情况。
由此，在实施方式10中，进一步使供金属化层与金属布线层连接的连接部分的厚度比金属布线层的厚度厚。由此，能够抑制连接部分中的品质不良的产生。
使用图36，对实施方式10的实施例1所涉及的半导体复合装置中的通孔的镀敷工艺进行说明。此外，在图36以及后述的图37、图38中，由于仅着眼于通孔的部分而进行说明，因此存在对通孔以外的构成省略记载的情况。
参照图36，当如图11的(a)以及图24的(a)中说明的那样，通过钻孔加工等而在封装基板200形成贯通孔时(图36的(a))，接下来，将贯通孔的内部以及封装基板200的表面通过无电解镀Cu等而金属化，形成金属化层290以及金属布线层295(图36的(b))。此时，Cu的镀层的厚度设为适应于应形成于通孔260的内表面的金属化层290的厚度的厚度。因此，在该阶段中，作为形成于封装基板200的表面的金属布线层295，形成为比所希望的厚度厚。
在进行镀Cu处理后，在通孔260的内部的空间通过印刷法等填充树脂296(图36的(c))。此时，对于通孔260的附近的金属布线层295的一部分也被树脂296覆盖。
之后，对金属布线层295实施湿式蚀刻，将金属布线层295减薄至所希望的厚度(图36的(d))。此时，对于被树脂296覆盖的部分，不进行蚀刻而维持镀层的厚度。因此，与金属布线层295的厚度相比金属化层290的厚度更厚。
蚀刻处理后，通过抛光辊研磨等处理除去树脂296的不需要的部分(图36的(e))。
这样，通过使金属化层290的厚度比金属布线层295的厚度厚，能够减少通孔260的导通电阻，并且使金属布线层295的加工性变好。
此外，在金属布线层295中，对于通孔260的附近的部分，也因树脂296而不进行蚀刻而维持镀层的厚度。由此，能够增厚金属化层290与金属布线层295的边界部分(连接部分)的镀层的厚度，因此能够抑制由热应力等导致的不良情况。
(实施例2)
在实施例1中，对在最初的镀敷处理中，将镀层形成为适合于金属化层的厚度，之后通过蚀刻处理来减少金属布线层的厚度的例子进行了说明。
在实施例2中，对相反地，在最初的镀敷处理中，将镀层形成为适合于金属布线层的厚度，之后使通孔的金属化层的厚度增加的例子进行说明。
图37是用于对实施方式10的实施例2所涉及的半导体复合装置中的通孔的镀敷工序进行说明的图。参照图37，当在封装基板200形成贯通孔时(图37的(a))，接下来，通过无电解镀Cu等将贯通孔的内部以及封装基板200的表面金属化，而形成金属化层290以及金属布线层295(图37的(b))。Cu的镀层的厚度设为适合于金属布线层295的厚度。
镀敷处理后，在金属布线层295的表面通过光刻法形成抗蚀剂掩模297(图37的(c))。此外，此时，对于金属布线层295中的通孔260的附近部分，不形成抗蚀剂掩模297。
之后，通过电解镀Cu处理在通孔260的内表面、以及金属布线层295中未形成抗蚀剂掩模297的部分追加进行镀敷处理(图37的(d))。由此，对于未形成抗蚀剂掩模297部分，与形成有抗蚀剂掩模297的部分相比Cu镀层的厚度较厚。此外，通孔260内的金属化层290只要比金属布线层295的厚度厚，则也可以是不均匀的厚度，例如也可以如图37的(d)的那样通孔260的贯通方向的中央部的厚度与端部相比较厚。
当追加的镀敷处理完成时，通过有机剥离等手法来除去抗蚀剂掩模297。之后，与实施例1相同地，在通孔260的内部填充树脂296(图37的(e))，并且通过抛光辊研磨等处理来除去树脂296的不需要的部分(图37的(f))。
在这样的工艺中，也能够使金属化层290的厚度比金属布线层295的厚度厚，而也能够进一步增厚连接部分的镀层的厚度。
(实施例3)
在实施例1以及实施例2中，通孔260的端部与封装基板200的表面是呈大致直角的形状，但这样的形状有电流密度、热应力容易集中的趋势。
因此，在实施例3中，设为通过对通孔260的端部实施倒角从而使角度变得平缓，而使电流密度或者热应力的集中缓和的构成。
图38是用于对实施方式10的实施例3所涉及的通孔的部分进行说明的图。参照图38，在实施例3中，当在封装基板200形成贯通孔时，通过喷砂或者铰孔加工在贯通孔的端部的部分实施倒角。
之后，通过与实施例1或者实施例2相同的工艺，形成通孔的金属化层290以及金属布线层295。在图38中，与图36的实施例1相同地，示出通过蚀刻减薄金属布线层295的情况的例子。
借此，能够降低通孔的电阻值，并且使通孔与金属布线层的边界部分处的电流密度或者热应力的集中缓和。
此外，对于实施方式10的实施例1～实施例3，也可以应用于形成于封装基板的全部的通孔，也可以应用于一部分的(至少一个)通孔。
本实施方式中的半导体复合装置的封装基板如上述那样，成为层叠有供电容器形成的C层与供电感器形成的L层的构成。在这样的层叠结构中，若作为C层整体的线膨胀系数与作为L层整体的线膨胀系数不同，则可能因制造工艺时等的温度变化而在封装基板产生翘曲。另外，在C层以及L层的各层中，也存在根据各层的结构而即使是层单体也产生翘曲的情况。
在以下的实施方式11～14中，对用于抑制封装基板的翘曲的构成进行说明。
[实施方式11]
如实施方式1中说明的那样，C层210中的形成电容器部230的阳极电极232以及多孔质层234例如以铝(Al)为主要成分而形成。另一方面，在L层250中形成电感器L1的线圈部252例如以铜(Cu)为主要成分而形成。
在封装基板的制造工艺中，产生通过加热加压而将C层210与L层250接合的情况。一般而言，由于铝的线膨胀系数比铜的线膨胀系数大，因此以铝为主要成分的C层210一方与以铜为主要成分的L层250相比，在冷却过程中的收缩量较大。存在因这样的收缩量的不同而产生封装基板的翘曲、加压工艺中的破裂等的担忧。
因此，在实施方式11中，通过将线膨胀系数比铝小的芯基材布置于C层的内部从而减少C层的收缩，而抑制基板的翘曲以及破裂等。
图39以及图40分别是实施方式11所涉及的半导体基板中的C层210C的俯视图以及剖视图。参照图39以及图40，在C层210C中，成为布置芯基材245以便包围图5中示出的C层210的电容器部230的周围的构成。
芯基材245例如由使环氧树脂等树脂含有玻璃布而成的材料形成，其线膨胀系数比铝小。优选芯基材245的线膨胀系数接近L层250的主要成分亦即铜的线膨胀系数。通过将这样的芯基材245布置于C层210C内部，能够提高C层210C自身的强度，并且能够通过与L层250的线膨胀系数差变小而抑制制造工艺中的封装基板的翘曲或者破裂等。
此外，对于C层210C，概略而言通过以下那样的工艺形成。首先，将具有大致矩形形状的平板状的芯基材245的内侧除去而成为框形状，在该框内布置实施方式1的图8的(a)中示出的电容器部230。然后，通过环氧树脂等树脂(绝缘部225)对芯基材245以及电容器部230一并地进行密封处理。之后，通过根据实施方式1的图8的(b)、(c)中示出的工艺来形成导电部220、240，从而形成C层210C。
(芯基材的变形例)
在图39以及图40中，对芯基材具有其表面以及背面均大致平坦的形状的情况的例子进行了说明。在以下的实施方式12、13中也如后述的那样，在C层的结构上，存在在C层的表面侧与背面侧线膨胀系数也不同的情况。若如此，则在制造工艺中，存在即是是C层单体也产生翘曲的情况。
在以下的变形例中，对通过使芯基材的表面与背面的结构不同来调整C层的表面侧以及背面侧的线膨胀系数的构成进行说明。
(变形例1)
图41是示出图39的芯基材254的第一变形例(变形例1)的图。在变形例1中，在芯基材245的表面以及/或者背面形成有包含铜的金属层，由此调整C层的表面侧以及背面侧的线膨胀系数。在图41的例子中，在芯基材245的一方的面(正面)形成有具有网格形状的图案的金属层247，在另一方的面(背面)整体形成有金属层246。这样，能够通过调整芯基材245的表面及背面中的金属层的量，从而调整C层的表面侧以及背面侧的线膨胀系数。
此外，在图41中，对在芯基材245的表面以及背面双方设置金属层的例子进行了说明，但也可以是仅在表面以及背面的任意一方的面设置金属层的情况。即，只要在芯基材245的表面以及背面的至少一方设置金属层即可。另外，对于金属层的形式，也能够使用任意的形状，例如也可以将双方的面的金属层设为网格形状。
(变形例2)
图42是示出图39的芯基材的第二变形例(变形例2)的图。在变形例2所涉及的芯基材245A中，通过在芯基材245A的一方的面形成凹部248从而调整C层的表面侧以及背面侧的线膨胀系数。此外，在图42中，仅在芯基材245A的一方的面形成有凹部248，但也可以在表面侧以及背面侧双方的面形成凹部248。在该情况下，通过在表面侧与背面侧变更凹部248的形状或者个数从而调整表面侧以及背面侧的线膨胀系数。
(变形例3)
图43是示出图39的芯基材的第三变形例(变形例3)的图。变形例3的芯基材245B是将变形例1的金属层与变形例2的凹部组合而成的构成。即，在芯基材245B中，成为在一方的面设置有金属层247并在另一方的面形成有凹部248的构成。
[实施方式12]
图44是实施方式12所涉及的半导体复合装置中的C层210D的剖视图。在C层210D中，电容器部230具有被2种不同的绝缘材料覆盖的构成。
参照图44，对于接触电容器部230的部分，布置有绝缘部249(第一绝缘部件)，且布置有绝缘部225(第二绝缘部件)以便包围绝缘部249。绝缘部249与绝缘部225相同地由环氧树脂、酚类、聚酰亚胺等树脂、或者这些树脂与二氧化硅或者氧化铝等无机填料构成，但具有与绝缘部225不同的线膨胀系数。
详细而言，选择绝缘部249的材料以使得电容器部230的线膨胀系数与绝缘部249的线膨胀系数之间的差比电容器部230的线膨胀系数与绝缘部225的线膨胀系数之间的差小。优选绝缘部249的线膨胀系数设为电容器部230的线膨胀系数与绝缘部225的线膨胀系数之间的值。
这样，通过将与电容器部230的线膨胀系数差更小的绝缘部249布置于电容器部230的周围，从而缓和制造工艺中的在加热处理时施加于电容器部230的应力，并抑制C层210D的翘曲。由此，能够抑制封装基板整体的变形以及破裂。
[实施方式13]
图45是实施方式13所涉及的半导体复合装置10L的封装基板200L的剖视图。封装基板200L具有与在实施方式6中说明的封装基板200D类似的构成，成为2个封装基板200L-1、200L-2共享与输出端子OUT连接的通孔并在平面方向上结合的构成。
在图45的剖视图中，对于封装基板200L-1、200L-2的C层，示出连接于阳极电极232的导通孔222以及导电部220。在封装基板200L-1的C层中，导通孔222以及导电部220相对于电容器部230布置于安装面侧(表面侧)。另一方面，在封装基板200L-2的C层中，导通孔222以及导电部220相对于电容器部230布置于与安装面相反侧(背面侧)。换言之，封装基板200L-1的C层与封装基板200L-2的C层布置为成为在层叠方向上相互颠倒的构成。
在封装基板200L-1、200L-2的各C层中，由于连接于阳极电极232的导电部件(导电部220、导通孔222)仅形成于C层的一方的面侧，因此在层叠方向上成为非对称的构成。因此，在C层的表面侧与背面侧线膨胀系数不同，可能因制造工艺时的温度变化而在基板产生翘曲。
在实施方式13中的封装基板200L中，在相邻的2个封装基板200L-1、200L-2中，C层布置为在层叠方向上互相颠倒的构成。由此，封装基板200L-1的翘曲方向、与封装基板200L-2的翘曲方向相互成为相反方向，因此作为C层整体的变形被抑制。因此，通过设为图45所示那样的C层的构成，能够抑制封装基板200L的翘曲。
[实施方式14]
图46是实施方式14所涉及的半导体复合装置10M的封装基板200M的剖视图。在封装基板200M中，与实施方式5中说明的封装基板100C相同地，作为电容器CP1设置有C1层210E与C2层210F。在封装基板200M中，从安装面侧按C1层210E、C2层210F、L层250的顺序进行层叠。
在图46的剖视图中，示出连接于C1层210E以及C2层210F的阳极电极232的导通孔222以及导电部220。在C1层210E中，导通孔222以及导电部220相对于电容器部230布置于安装面侧。另一方面，在C2层210F中，导通孔222以及导电部220相对于电容器部230布置于与安装面相反的一侧。换言之，C1层210E与C2层210F布置为成为在层叠方向上互相颠倒的构成。
如在实施方式13中也进行了叙述的那样，在C层中，在C层的表面侧与背面侧线膨胀系数不同，可能因制造工艺时的温度变化而在基板产生翘曲。
在实施方式14中的封装基板200M中，由2个C层210E、210F形成电容器CP1，2个C层布置为成为在层叠方向上互相颠倒的构成。由此，由于C层210E中的翘曲方向与C层210F中的翘曲方向相互成为相反方向，因此作为C层整体的变形被抑制。因此，通过设为图45所示那样的C层的构成，能够抑制封装基板200M的翘曲。
此外，也可以是如图47的那样，C1层210E与C2层210F的层叠顺序颠倒的构成。
在实施方式14中，C1层210E与本公开中的“第一层”对应，L层250与本公开中的“第二层”对应，C层210F与本公开中的“第三层”对应。
此外，在上述的实施方式的说明中，对半导体复合装置具有电压调节器、封装基板以及负载的构成进行了说明，但只要包含本实施方式的封装基板的构成，则也能够应用于仅包含电压调节器与封装基板的构成、以及仅包含封装基板与负载的构成的半导体复合装置。
另外，在上述的说明中，对于C层210与L层250的布置，对在靠近供负载等安装的安装面的一侧布置C层210的构成进行了说明，但也可以将L层250布置于比C层210更靠近安装面的一侧。
本实施方式中的各个“通孔266～268”是本公开中的“第四通孔”的一个例子。
本次公开的实施方式应被认为在所有方面均为例示而非限制性的。本公开的范围由权利要求书示出而非由上述的实施方式的说明示出，意图包含与权利要求书均等的含义以及范围内的所有变更。
附图标记说明：
10、10A～10H、10J～10N、10CA...半导体复合装置；100...电压调节器；105...有源元件；120、380...焊料凸块；200、200A～200H、200J～200N、200CA...封装基板；205、205A～205E...电路层；210、210A～210F...C层；250...L层；212...导电层；220、240...导电部；222、223、242...导通孔；225、249、254...绝缘部；226～229、229A、229B、291～294...树脂层；230...电容器部；232...阳极电极；234...多孔质层；235...切口部；236...阴极电极；245、245A、245B、280...芯基材；246、247、269、269A～269C...金属层；252...线圈部；252#...Cu箔；260、262、264、266、267、267A、268...通孔；265、296...树脂；270、270A...端子层；290...金属化层；295...金属布线层；297...抗蚀剂掩模；300...负载；350...电子设备；400...母基板；410...端子；450...散热器；CP1...电容器；GND...接地端子；IN...输入端子；L1...电感器；OUT...输出端子。

Claims (35)

1.一种半导体复合装置，将输入直流电压转换为不同的直流电压，该半导体复合装置具备：
电压调节器，包含半导体有源元件；
负载，被供给转换后的直流电压；以及
封装基板，在安装面安装有所述负载，
所述封装基板包含：
第一层，形成有电容器；以及
第二层，形成有电感器，且与所述第一层不同，
在所述封装基板形成有多个通孔，所述多个通孔在垂直于所述安装面的方向上贯通所述第一层以及所述第二层，
所述电容器经由所述多个通孔中的第一通孔电连接于所述负载，
所述电感器经由所述多个通孔中的第二通孔电连接于所述负载，并且经由所述多个通孔中的第三通孔电连接于所述电压调节器。
2.根据权利要求1所述的半导体复合装置，其中，
所述第一通孔与所述第二通孔共通。
3.根据权利要求1或2所述的半导体复合装置，其中，
在从垂直于所述安装面的方向俯视所述封装基板的情况下，所述电感器与所述电容器至少一部分重叠。
4.根据权利要求1或2所述的半导体复合装置，其中，
所述第二层形成为包含：
金属布线，形成线圈；以及
复合材料，包围所述金属布线且包含树脂以及磁性体。
5.根据权利要求1或2所述的半导体复合装置，其中，
所述电容器是电解电容器。
6.根据权利要求1或2所述的半导体复合装置，其中，
所述第一层包含在内部含有玻璃布的第一芯基材。
7.根据权利要求6所述的半导体复合装置，其中，
在所述第一芯基材的至少一个表面布置包含铜的金属层。
8.根据权利要求6所述的半导体复合装置，其中，
在所述第一芯基材的至少一个表面形成有凹部。
9.根据权利要求1或2所述的半导体复合装置，其中，
所述第一层包含：
第一绝缘部件，接触所述电容器，且布置于所述电容器的周围；以及
第二绝缘部件，布置为包围所述第一绝缘部件，
所述电容器的线膨胀系数与所述第一绝缘部件的线膨胀系数之间的差比所述电容器的线膨胀系数与所述第二绝缘部件的线膨胀系数之间的差小。
10.根据权利要求1或2所述的半导体复合装置，其中，
通过所述电压调节器、所述电感器以及所述电容器形成斩波型的降压切换调节器。
11.根据权利要求10所述的半导体复合装置，其中，
所述电感器以及所述电容器作为使所述电压调节器的输出平滑化的LC滤波器发挥作用。
12.根据权利要求1或2所述的半导体复合装置，其中，
所述多个通孔还包含与所述电感器以及所述电容器均不连接的至少一个第四通孔。
13.根据权利要求12所述的半导体复合装置，其中，
所述第四通孔连接于外部的接地线。
14.根据权利要求12所述的半导体复合装置，其中，
所述第四通孔连接于外部的信号线。
15.根据权利要求14所述的半导体复合装置，其中，
所述第四通孔的内径比所述第一~第三通孔的内径小。
16.根据权利要求12所述的半导体复合装置，其中，
所述第四通孔连接于外部的散热器。
17.根据权利要求12所述的半导体复合装置，其中，
所述第四通孔为多个，
所述封装基板还包含导通孔，所述导通孔在内部填充有绝缘材料并且形成为贯通所述第一层以及所述第二层，
所述第四通孔形成于所述导通孔内。
18.根据权利要求12所述的半导体复合装置，其中，
所述第四通孔在所述负载的正下方连接于所述负载。
19.根据权利要求1所述的半导体复合装置，其中，
所述安装面形成于所述第一层的第一面，
所述第二层连接于所述第一层中的与所述第一面相反的第二面。
20.根据权利要求1所述的半导体复合装置，其中，
所述封装基板还包含形成有多个布线图案的电路层，
所述电路层布置于所述第一层的第一面，
所述第二层布置于所述第一层中的与所述第一面相反的第二面，
所述安装面形成于所述电路层中的与所述第一层侧相反的面。
21.根据权利要求20所述的半导体复合装置，其中，
所述电路层包含第二芯基材。
22.根据权利要求20所述的半导体复合装置，其中，
所述电压调节器形成于所述电路层内。
23.根据权利要求22所述的半导体复合装置，其中，
在从垂直于所述安装面的方向俯视所述封装基板的情况下，所述负载与所述电压调节器重叠。
24.根据权利要求19~23中任一项所述的半导体复合装置，其中，
所述封装基板还包含形成有多个布线图案的端子层，
所述端子层布置于所述第二层中的与所述第一层相反的面。
25.根据权利要求1或2所述的半导体复合装置，其中，
所述电压调节器安装于所述安装面。
26.根据权利要求1所述的半导体复合装置，其中，
在所述多个通孔的内表面形成有金属化层，
在所述封装基板的表面形成有与所述金属化层电连接的金属布线层，
在所述多个通孔的至少一个通孔中，所述金属化层与所述金属布线层的连接部分的厚度比所述金属布线层的厚度厚。
27.根据权利要求1所述的半导体复合装置，其中，
在所述多个通孔的内表面形成有金属化层，
在所述封装基板的表面形成有与所述金属化层电连接的金属布线层，
在所述多个通孔的至少一个通孔中，所述金属化层的厚度比所述金属布线层的厚度厚。
28.根据权利要求26或27所述的半导体复合装置，其中，
所述多个通孔中的至少一个通孔的端部被实施倒角。
29.根据权利要求1所述的半导体复合装置，其中，
所述封装基板还包含形成有与所述电容器不同的其他电容器的第三层，
与所述电容器的阳极电极连接的导电部件在所述第一层中相对于所述电容器布置于所述安装面侧，
与所述其他电容器的阳极电极连接的导电部件在所述第二层中相对于所述其他电容器布置于所述安装面的相反侧。
30.根据权利要求1所述的半导体复合装置，其中，
所述封装基板还包含形成有与所述电容器不同的其他电容器的第三层，
所述第二层布置于所述第一层与所述第三层之间。
31.一种半导体复合装置，将输入直流电压转换为不同的直流电压并供给至负载，该半导体复合装置具备：
电压调节器，包含半导体有源元件；以及
封装基板，构成为能够在安装面安装所述负载，
所述封装基板包含：
第一层，形成有电容器；
第二层，形成有电感器，且与所述第一层不同；以及
连接端子，布置于所述安装面，用于与所述负载电连接，
在所述封装基板形成有第一通孔以及第二通孔，所述第一通孔以及第二通孔在垂直于所述安装面的方向上贯通所述第一层以及所述第二层，
所述电容器经由所述第一通孔电连接于所述负载，
所述电感器经由所述第一通孔电连接于所述负载，并且经由所述第二通孔电连接于所述电压调节器。
32.一种半导体复合装置，接受通过包含半导体有源元件的电压调节器调整后的直流电压，该半导体复合装置具备：
负载，使用所述直流电压进行动作；以及
封装基板，在安装面安装有所述负载，
所述封装基板包含：
第一层，形成有电容器；
第二层，形成有电感器，且与所述第一层不同；以及
连接端子，布置于所述安装面，用于与所述电压调节器电连接，
在所述封装基板形成有第一通孔以及第二通孔，所述第一通孔以及第二通孔在垂直于所述安装面的方向上贯通所述第一层以及所述第二层，
所述电容器经由所述第一通孔电连接于所述负载，
所述电感器经由所述第一通孔电连接于所述负载，并且经由所述第二通孔电连接于所述电压调节器。
33.根据权利要求31或权利要求32所述的半导体复合装置，其中，
所述封装基板还包含形成有与所述电容器不同的其他电容器的第三层，
与所述电容器的阳极电极连接的导电部件在所述第一层中相对于所述电容器布置于所述安装面侧，
与所述其他电容器的阳极电极连接的导电部件在所述第二层中相对于所述其他电容器布置于所述安装面的相反侧。
34.根据权利要求31或权利要求32所述的半导体复合装置，其中，
所述封装基板还包含形成有与所述电容器不同的其他电容器的第三层，
所述第二层布置于所述第一层与所述第三层之间。
35.一种封装基板，用于将通过包含半导体有源元件的电压调节器调整后的直流电压供给至负载的半导体复合装置，该封装基板具备：
第一层，形成有电容器；
第二层，形成有电感器，且与所述第一层不同；以及
连接端子，布置于所述封装基板的安装面，用于与所述电压调节器以及所述负载电连接，
在所述封装基板形成有第一通孔以及第二通孔，所述第一通孔以及第二通孔在垂直于所述安装面的方向上贯通所述第一层以及所述第二层，
所述电容器经由所述第一通孔电连接于所述负载，
所述电感器经由所述第一通孔电连接于所述负载，并且经由所述第二通孔电连接于所述电压调节器。
CN201880083793.4A 2017-12-27 2018-10-18 半导体复合装置及其所使用的封装基板 Active CN111566811B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202311468540.8A CN117577589A (zh) 2017-12-27 2018-10-18 半导体复合装置及其所使用的封装基板
CN202311468762.XA CN117577590A (zh) 2017-12-27 2018-10-18 半导体复合装置及其所使用的封装基板

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2017-251203 2017-12-27
JP2017251203 2017-12-27
JP2018-029690 2018-02-22
JP2018029690 2018-02-22
JP2018108409 2018-06-06
JP2018-108409 2018-06-06
PCT/JP2018/038813 WO2019130746A1 (ja) 2017-12-27 2018-10-18 半導体複合装置およびそれに用いられるパッケージ基板

Related Child Applications (2)

Application Number Title Priority Date Filing Date
CN202311468540.8A Division CN117577589A (zh) 2017-12-27 2018-10-18 半导体复合装置及其所使用的封装基板
CN202311468762.XA Division CN117577590A (zh) 2017-12-27 2018-10-18 半导体复合装置及其所使用的封装基板

Publications (2)

Publication Number Publication Date
CN111566811A CN111566811A (zh) 2020-08-21
CN111566811B true CN111566811B (zh) 2023-11-24

Family

ID=67063396

Family Applications (3)

Application Number Title Priority Date Filing Date
CN202311468540.8A Pending CN117577589A (zh) 2017-12-27 2018-10-18 半导体复合装置及其所使用的封装基板
CN202311468762.XA Pending CN117577590A (zh) 2017-12-27 2018-10-18 半导体复合装置及其所使用的封装基板
CN201880083793.4A Active CN111566811B (zh) 2017-12-27 2018-10-18 半导体复合装置及其所使用的封装基板

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN202311468540.8A Pending CN117577589A (zh) 2017-12-27 2018-10-18 半导体复合装置及其所使用的封装基板
CN202311468762.XA Pending CN117577590A (zh) 2017-12-27 2018-10-18 半导体复合装置及其所使用的封装基板

Country Status (6)

Country Link
US (2) US11121123B2 (zh)
JP (3) JP6988919B2 (zh)
CN (3) CN117577589A (zh)
DE (1) DE112018006091T5 (zh)
TW (1) TWI694584B (zh)
WO (1) WO2019130746A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7347021B2 (ja) * 2019-08-30 2023-09-20 Tdk株式会社 薄膜ｌｃフィルタ及びその製造方法
FR3103631B1 (fr) * 2019-11-25 2022-09-09 Commissariat Energie Atomique Dispositif électronique integré comprenant une bobine et procédé de fabrication d’un tel dispositif
WO2021108965A1 (zh) * 2019-12-02 2021-06-10 华为技术有限公司 一种集成有电感的封装基板及电子设备
JP6989070B1 (ja) * 2020-03-06 2022-01-05 株式会社村田製作所 電子デバイス及びその製造方法
WO2021186782A1 (ja) * 2020-03-18 2021-09-23 株式会社村田製作所 回路基板モジュール
TWI780668B (zh) * 2020-05-28 2022-10-11 日商村田製作所股份有限公司 用於半導體複合裝置之模組
CN111834341B (zh) * 2020-06-17 2021-09-21 珠海越亚半导体股份有限公司 电容电感嵌埋结构及其制作方法和基板
TW202348104A (zh) 2020-09-01 2023-12-01 日商村田製作所股份有限公司 半導體複合裝置及半導體複合裝置之製造方法
US20220093537A1 (en) * 2020-09-24 2022-03-24 Intel Corporation Planar magnetic radial inductors to enable vr disaggregation
JP7396324B2 (ja) * 2021-04-20 2023-12-12 株式会社村田製作所 パッケージ基板
JPWO2023032774A1 (zh) * 2021-08-31 2023-03-09
WO2023095654A1 (ja) * 2021-11-25 2023-06-01 株式会社村田製作所 モジュール及び半導体複合装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0888473A (ja) * 1994-09-16 1996-04-02 Taiyo Yuden Co Ltd 積層複合部品
JPH08148839A (ja) * 1994-11-21 1996-06-07 Nippondenso Co Ltd 混成集積回路装置
CN101288350A (zh) * 2005-10-14 2008-10-15 揖斐电株式会社 多层印刷线路板及其制造方法
CN103443916A (zh) * 2011-03-09 2013-12-11 日立化成株式会社 半导体元件搭载用封装基板的制造方法、半导体元件搭载用封装基板以及半导体封装

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6005197A (en) 1997-08-25 1999-12-21 Lucent Technologies Inc. Embedded thin film passive components
JP3942000B2 (ja) * 1999-06-01 2007-07-11 ローム株式会社 パッケージ型固体電解コンデンサの構造及びその製造方法
JP2001007518A (ja) * 1999-06-24 2001-01-12 Kyocera Corp 多層配線基板
JP3365622B2 (ja) 1999-12-17 2003-01-14 松下電器産業株式会社 Ｌｃ複合部品および電源素子
JP3510227B2 (ja) * 2000-10-12 2004-03-22 松下電器産業株式会社 電解コンデンサおよび電解コンデンサ内蔵回路基板、並びにそれらの製造方法
JP4635331B2 (ja) 2000-12-08 2011-02-23 イビデン株式会社 プリント配線板
JP2003031945A (ja) * 2001-07-19 2003-01-31 Hitachi Ltd 配線基板、配線基板の製造方法、および、電気回路装置
JP4795575B2 (ja) 2001-07-26 2011-10-19 イビデン株式会社 積層配線板およびその製造方法
JP3910387B2 (ja) * 2001-08-24 2007-04-25 新光電気工業株式会社 半導体パッケージ及びその製造方法並びに半導体装置
JP4214763B2 (ja) * 2002-11-11 2009-01-28 パナソニック株式会社 固体電解コンデンサ
JP2004194377A (ja) 2002-12-09 2004-07-08 Nec Tokin Corp 直流電源装置およびその製造方法
JP4149891B2 (ja) 2002-12-27 2008-09-17 松下電器産業株式会社 コンデンサとコンデンサ内蔵回路基板、ならびにそれらの製造方法
JP2004303956A (ja) 2003-03-31 2004-10-28 Sekisui Chem Co Ltd プリント基板の製造方法
JP4202902B2 (ja) * 2003-12-24 2008-12-24 太陽誘電株式会社 積層基板、複数種類の積層基板の設計方法、及び同時焼結積層基板
US7613007B2 (en) * 2004-12-21 2009-11-03 E. I. Du Pont De Nemours And Company Power core devices
JP4839824B2 (ja) 2005-12-21 2011-12-21 パナソニック株式会社 コンデンサ内蔵基板およびその製造方法
US7843302B2 (en) * 2006-05-08 2010-11-30 Ibiden Co., Ltd. Inductor and electric power supply using it
JP4842167B2 (ja) 2007-02-07 2011-12-21 新光電気工業株式会社 多層配線基板の製造方法
JP4999083B2 (ja) * 2007-06-05 2012-08-15 Ｎｅｃトーキン株式会社 固体電解コンデンサ
JP2010251716A (ja) * 2009-03-25 2010-11-04 Rohm Co Ltd 固体電解コンデンサおよびその製造方法
US8344512B2 (en) * 2009-08-20 2013-01-01 International Business Machines Corporation Three-dimensional silicon interposer for low voltage low power systems
US20110050334A1 (en) * 2009-09-02 2011-03-03 Qualcomm Incorporated Integrated Voltage Regulator with Embedded Passive Device(s)
WO2012101858A1 (ja) 2011-01-25 2012-08-02 株式会社村田製作所 Ｄｃ－ｄｃコンバータモジュールおよび多層基板
US20130257525A1 (en) * 2012-03-30 2013-10-03 Stephen V. Kosonocky Circuit board with integrated voltage regulator
US9101068B2 (en) * 2013-03-14 2015-08-04 Qualcomm Incorporated Two-stage power delivery architecture
EP2916192A1 (en) * 2014-03-05 2015-09-09 Dialog Semiconductor GmbH Apparatus, system and method for voltage regulator with an improved voltage regulation using a remote feedback loop and filter
CN107408534B (zh) * 2015-02-11 2019-11-29 朝阳半导体技术江阴有限公司 具有集成无源组件的开关式功率级
WO2017073438A1 (ja) 2015-10-30 2017-05-04 株式会社村田製作所 Ｌｃ複合デバイス、プロセッサおよびｌｃ複合デバイスの製造方法
US11335620B2 (en) * 2018-07-13 2022-05-17 Intel Corporation Package inductor having thermal solution structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0888473A (ja) * 1994-09-16 1996-04-02 Taiyo Yuden Co Ltd 積層複合部品
JPH08148839A (ja) * 1994-11-21 1996-06-07 Nippondenso Co Ltd 混成集積回路装置
CN101288350A (zh) * 2005-10-14 2008-10-15 揖斐电株式会社 多层印刷线路板及其制造方法
CN103443916A (zh) * 2011-03-09 2013-12-11 日立化成株式会社 半导体元件搭载用封装基板的制造方法、半导体元件搭载用封装基板以及半导体封装

Also Published As

Publication number Publication date
JP2022028804A (ja) 2022-02-16
DE112018006091T5 (de) 2020-08-20
CN111566811A (zh) 2020-08-21
US11121123B2 (en) 2021-09-14
JPWO2019130746A1 (ja) 2020-09-17
TW201939711A (zh) 2019-10-01
JP6988919B2 (ja) 2022-01-05
US11552020B2 (en) 2023-01-10
JP2024019217A (ja) 2024-02-08
WO2019130746A1 (ja) 2019-07-04
CN117577590A (zh) 2024-02-20
US20200321323A1 (en) 2020-10-08
US20210375841A1 (en) 2021-12-02
CN117577589A (zh) 2024-02-20
TWI694584B (zh) 2020-05-21

Similar Documents

Publication Publication Date Title
CN111566811B (zh) 半导体复合装置及其所使用的封装基板
US7821795B2 (en) Multilayer wiring board
JP5070270B2 (ja) 電子素子を内蔵した印刷回路基板及びその製造方法
JP7384251B2 (ja) モジュール
CN112584611A (zh) 具有延伸穿过多个介电层的通孔的部件承载件
JP4065125B2 (ja) 部品内蔵モジュール並びにその製造方法
EP4040926A1 (en) Component carriers connected by staggered interconnect elements
JP2004221176A (ja) 固体電解コンデンサ内蔵配線基板およびその製造方法
KR101942732B1 (ko) 인덕터 및 그 제조방법
US20220336381A1 (en) Package board
JP2014086481A (ja) シートキャパシタ一体半導体装置と、その製造方法
EP4379771A1 (en) Package with component carrier and electronic component connected with direct physical contact at stress release layer
CN115379643A (zh) 部件承载件以及制造部件承载件的方法
WO2024115017A1 (en) Package with component carrier and electronic component connected with direct physical contact at stress release layer
WO2023242035A1 (en) Package and its manufacturing method
WO2023217731A1 (en) Package with ic substrate and electronic component connected with direct physical contact
WO2023227754A1 (en) A package and a method of manufacturing a package
CN115376776A (zh) 磁性嵌体、制造方法、部件承载件和调节电感的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant