TWI792999B - 封裝基板及包括其的半導體裝置 - Google Patents

封裝基板及包括其的半導體裝置 Download PDF

Info

Publication number
TWI792999B
TWI792999B TW111116516A TW111116516A TWI792999B TW I792999 B TWI792999 B TW I792999B TW 111116516 A TW111116516 A TW 111116516A TW 111116516 A TW111116516 A TW 111116516A TW I792999 B TWI792999 B TW I792999B
Authority
TW
Taiwan
Prior art keywords
cavity
frame
core
layer
hole
Prior art date
Application number
TW111116516A
Other languages
English (en)
Other versions
TW202245157A (zh
Inventor
盧榮鎬
金鎭哲
Original Assignee
美商愛玻索立克公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商愛玻索立克公司 filed Critical 美商愛玻索立克公司
Publication of TW202245157A publication Critical patent/TW202245157A/zh
Application granted granted Critical
Publication of TWI792999B publication Critical patent/TWI792999B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0094—Filling or covering plated through-holes or blind plated vias, e.g. for masking or for mechanical reinforcement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H05K1/0206—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09036—Recesses or grooves in insulating substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
  • Dicing (AREA)

Abstract

提供一種封裝基板及包括其的半導體裝置，所述封裝基板包括：玻璃基板，包括第一表面和與所述第一表面相對的第二表面；空腔部，在所述玻璃基板內部形成空間而成；空腔框架，將所述空間劃分為多個空間；及空腔元件，包含在所述空腔部的至少一部分，所述空腔框架包括框架通孔，所述框架通孔從一面向另一面方向貫穿。

Description

封裝基板及包括其的半導體裝置
本實施方式涉及一種具有劃分多個空間並形成有通孔的空腔框架的封裝基板以及包括其的半導體裝置。
在製造電子部件時，在半導體晶圓上實現電路被稱為前段(FE：Front-End)製程，並且以能夠實際產品中使用的狀態組裝晶圓被稱為後段(BE：Back-End)製程，在該後段製程中包括封裝製程。
作為最近實現電子產品快速發展的半導體行業的四項核心技術，有半導體技術、半導體封裝技術、製造製程技術及軟體技術。半導體技術正在以各種形式發展，例如，微米以下的奈米單位的線寬、一千萬個以上的單元(Cell)、高速運行及釋放大量熱量等，但是還得不到相對完整封裝所述半導體的技術支援。因此，半導體的電性能有時取決於封裝技術和相應的電連接，而不是取決於半導體技術本身的性能。
作為封裝基板的材料，適用陶瓷或樹脂。在陶瓷基板的情況下，由於高電阻值或高介電常數而難以搭載高性能高頻半導體元件。在樹脂基板的情況下，雖然能夠搭載相對高性能高頻的半導 體元件，但是在減小佈線的間距方面存在局限性。
最近，正在進行將矽或玻璃適用於高端封裝基板的研究。通過在矽或玻璃基板上形成通孔並將導電材料適用於該通孔，從而可以縮短元件和主機板之間的佈線長度，還可以獲得優異的電特性。
然而，在所述玻璃基板的小型化製造製程中發生原板的彎曲問題、損壞或缺陷的可能性較高，因此需要改善這些問題和散熱效率的方法。
所述的先前技術是發明人為匯出本發明而擁有的技術資訊或者在匯出本發明的過程中掌握的技術資訊，因此不能認為是在申請本發明之前向公眾揭露的公知技術。
作為相關的現有技術，有韓國公開專利公報第10-2015-0083278公開的“多層基板及多層基板的製造方法”等。
本實施方式的目的在於提供一種封裝基板，其包括散熱得到改善且機械和電氣特性提高的空腔結構。
為了實現所述目的，根據實施方式的封裝基板可以包括：玻璃基板，包括第一表面和與所述第一表面相對的第二表面；空腔部，在所述玻璃基板內部形成空間而成；空腔框架，將所述空間劃分為多個空間；及空腔元件，包含在所述空腔部的至少一部分；所述空腔框架可以包括框架通孔，所述框架通孔從一面向另一面方 向貫穿。
在一實施方式中，所述框架通孔的直徑可以為30μm至500μm。
在一實施方式中，所述框架通孔的直徑R與框架通孔的貫穿方向的長度Lh的比率R/Lh可以為1至10。
在一實施方式中，所述封裝基板可以包括多個所述框架通孔，所述多個框架通孔之間的間距可以為所述框架通孔的直徑的一倍以上。
在一實施方式中，所述空腔框架的寬度可以為所述框架通孔的直徑的1.5倍以上。
在一實施方式中，所述框架通孔的至少一部分或全部可以填充有第一材料，所述第一材料可以為選自由銅、環氧樹脂、二氧化矽及其組合組成的群組中的一種。
在一實施方式中，所述玻璃基板可以包括具有第一厚度的第一區域和與所述第一區域相鄰且具有比所述第一厚度薄的第二厚度的第二區域，所述空腔部可以位於所述第二區域的上方或下方。
在一實施方式中，支撐部可以佈置在所述空腔框架的側面。
在一實施方式中，所述玻璃基板可以包括芯通孔，所述芯通孔從除了空腔框架之外的所述第一表面向所述第二表面方向貫穿，芯分配層包含在連接到所述芯通孔的所述第一表面和第二表面上。
為了實現所述目的，根據本實施方式的半導體裝置可以 包括：半導體元件部，一個以上的半導體元件位於該半導體元件部；封裝基板，與所述半導體元件電連接；及主機板，與所述封裝基板電連接，向所述半導體元件傳輸外部電訊號並使所述半導體元件和外部電訊號相連接；封裝基板可以是所述的封裝基板。
根據本實施方式的封裝基板包括用於劃分內部空間的空腔框架，並在空腔框架中形成框架通孔，以使內部元件的散熱變得容易，還可提高機械和電氣性能。
100:半導體裝置
10:主機板
30:半導體元件部
32:第一半導體元件
34:第二半導體元件
36:第三半導體元件
20:封裝基板
22:芯層
223:芯絕緣層
21、21a:玻璃基板
213:第一表面
214:第二表面
23:芯通孔
233:第一開口部/開口部
234:第二開口部/開口部
235:最小內徑部
24:芯分配層
241:芯分配圖案
241a:第一表面分配圖案
241b:芯通孔分配圖案
241c:第二表面分配圖案
26:上部層
25:上部分配層
251:上部分配圖案
252:盲孔
253:上部絕緣層
27:上面連接層
271:上面連接電極
272:上面連接圖案
28:空腔部
281a:空腔第一側面
281b:空腔第二側面
282:空腔分配層
283:空腔分配圖案
283a:側壁面圖案
282b:芯空腔連接圖案或空腔元件連接電極
283c:填充通孔
284:空腔絕緣層
285:支撐部
286:空腔框架
287:框架通孔
29:下部層
291:下部分配層
291a:下部分配圖案
291b:下部絕緣層
292:下面連接層
292a:下面連接電極
292b:下面連接圖案
40:空腔元件
42:空腔元件電極
46:空腔元件絕緣層
50:連接部
51:元件連接部
52:板連接部
C1:空腔第一側面長度
C2:空腔第二側面長度
CS1:第一側面支撐部長度
CS2:第二側面支撐部長度
CV1:第一開口部直徑
CV2:第二開口部直徑
CV3:最小內徑部
Dh:間隔
Lh:長度
R:直徑
Wf:寬度
圖1為說明根據本實施方式的半導體裝置的截面結構的示意圖。
圖2為說明在根據另一實施方式的封裝基板的內部佈置空腔元件的截面結構的示意圖。
圖3的(a)部分和(b)部分分別為以截面說明根據本實施方式的封裝基板的一部分和內部空間的示意圖。
圖4的(a)部分和(b)部分分別為以截面說明根據本實施方式的封裝基板的一部分和內部空間中佈置的空腔元件的示意圖。
圖5的(a)部分和(b)部分為以截面說明根據本實施方式的玻璃基板上形成的芯通孔的形狀的示意圖。
圖6為說明從上方觀察的根據本實施方式具有適用支撐部的空腔部的玻璃基板的示意圖。
圖7的(a)部分和(b)部分為以截面說明根據本實施方式具有適用支撐部的空腔部的玻璃基板的示意圖。
圖8為說明在根據本實施方式具有適用支撐部的空腔部的玻璃基板上固定空腔元件的狀態的示意圖。
圖9為說明在根據本實施方式的封裝基板的內部佈置空腔框架和框架通孔的截面結構的示意圖。
圖10為說明從上方觀察的根據本實施方式具有空腔框架和框架通孔的玻璃基板的示意圖。
圖11為說明從上方更詳細地觀察的根據本實施方式具有空腔框架和框架通孔的玻璃基板的示意圖。
下面，參照附圖來對一個以上的實施方式進行詳細說明，以使本發明所屬技術領域的普通技術人員輕鬆實現實施方式。然而，實施方式可通過多種不同的方式實現，並不限定於在本說明書中所說明的實施例。在說明書全文中，對於相同或相似的元件賦予相同的圖式標記。
在本說明書中，記載某一元件“包括”某一組件時，除非有特別相反的記載，否則表示還包括其他元件而不是排除其他元件。
在本說明書中，當描述一個元件與另一個元件“連接”時，它不僅包括“直接連接”的情況，還包括“其中間隔著其他元件而連接”的情況。
在本說明書中，B位於A上的含義是指B以直接接觸的方式位於A上或其中間存在其他層的情況下B位於A上，不應限 定於B以接觸的方式位於A表面的含義來解釋。
在本說明書中，馬庫什型描述中包括的術語“......的組合”是指從馬庫什型描述的組成要素組成的群組中選擇的一個或多個組成要素的混合或組合，從而意味著本發明包括選自由所述組成要素組成的群組中的一個或多個組成要素。
在本說明書全文中，“A及/或B”形式的記載意指“A、B或A和B”。
在本說明書全文中，除非有特別說明，如“第一”、“第二”或“A”、“B”等的術語為了互相區別相同術語而使用。
除非有特別說明，在本說明書中單數的表述解釋為包括上下文所解釋的單數或複數的含義。
發明人在開發更加積體化且能夠以更薄的厚度表現出高性能的半導體裝置的過程中認識到不僅元件本身而且關於封裝的部分、關於空腔的部分也是在提高性能方面的重要因素，對此進行研究，在該過程中，與將兩層以上的芯作為封裝基板適用於主機板上的現有仲介層和有機基板不同地，通過適用玻璃芯作為單層、適用劃分多個空腔區域的空腔框架、在空腔框架中佈置通孔等。由此，發明人確認到可以以更薄的厚度設計封裝基板且有助於改善半導體裝置的電氣特性，從而完成了本發明。
以下，將參照附圖對本實施方式進行更詳細的說明。
封裝基板20
為了實現所述目的，根據本實施方式的封裝基板20包括：玻璃基板21，包括一面214及與所述一面相對的另一面213；空腔部28，在所述玻璃基板內部形成空間281而成；空腔框架286， 將所述空間劃分為多個空間；及空腔元件40，包含在所述空腔部的至少一部分；所述空腔框架可以包括框架通孔287，所述框架通孔從所述一面向另一面方向貫穿。
所述封裝基板20可以包括：芯層22；上部層26，位於所述芯層的一面上；及空腔部28，所述空腔元件40可位於該空腔部28。
所述封裝基板20可以選擇性地進一步包括位於芯層下方的下部層29。
所述芯層22可以包括玻璃基板21，所述玻璃基板可以包括具有第一厚度211的第一區域221和與所述第一區域相鄰且具有比所述第一厚度薄的第二厚度212的第二區域。
所述玻璃基板21可以包括在厚度方向上貫穿的多個芯通孔23。所述玻璃基板還可包括芯分配層24，所述芯分配層24位於所述玻璃基板或芯通孔的表面上且使所述玻璃基板的第一表面213和與所述第一表面相對的第二表面214電連接。
所述芯層22的第二區域222可以用作包括內部空間281的空腔結構。
在同一區域中，所述玻璃基板21包括相向的第一表面213和第二表面214，該兩個表面大體上平行，使得玻璃基板整體上具有恒定的厚度。
在所述玻璃基板21中，作為所述第一區域221的厚度的第一厚度211可以大於作為所述第二區域222的厚度的第二厚度212。在所述第一區域和第二區域相接的部分處，在所述玻璃基板中除了芯通孔23之外的部分可以暴露與所述第一區域的厚度方向 垂直的表面即側壁。由所述第一區域和第二區域之間的厚度差形成的內部空間281可以容納空腔元件的一部分或全部。
在所述第一區域221的側壁可以包括向空腔的內部空間突出的支撐部285。所述支撐部的至少一部分可以連接到所述第一區域的側壁，所述支撐部的另一部分可以向所述內部空間281突出以固定空腔元件40的插入位置。如上具有不同厚度的第一區域和第二區域相鄰定位的形式的所述玻璃基板21可以通過堆疊或組合具有不同尺寸的玻璃基板來製造。
所述玻璃基板21的芯通孔23可以以在所述第一區域221中的第一芯通孔231、第二區域222中的第二芯通孔232等的形式形成，且可以以所意圖的間距和圖案形成。
作為半導體裝置的封裝基板，以往適用層疊矽基板和有機基板的形式。在矽基板的情況下，由於半導體的特性，在適用於高速電路時有可能產生寄生元件，並且存在功率損耗相對較大的缺點。此外，在有機基板的情況下，為了形成更複雜的分配圖案而需要大面積化，但這不符合趨於製造小型化的電子設備的趨勢。為了在預定尺寸內形成複雜的分配圖案，實際上需要圖案微細化，但由於適用於有機基板的聚合物等材料的特性，圖案微細化實際上存在局限性。在本實施方式中，作為解決這些問題的方法，適用玻璃基板21作為芯層22的支撐體。並且，與玻璃基板一起，適用貫穿玻璃基板形成的芯通孔23、劃分玻璃基板的內部空間281的空腔框架286及貫穿空腔框架形成的框架通孔287等，從而可以提供具有散熱效率提高、電磁吸收增加等優點的封裝基板20。
劃分所述玻璃基板21的內部空間281的空腔框架286的 厚度可以比所述第二區域222的第二厚度厚，也可以與所述第一區域221的第一厚度相同。
所述內部空間281被所述空腔框架286劃分而成的劃分空間分別可以具有不同的面積，或可以基於縱列或橫列具有相同的面積。
所述空腔框架286可以以從第一表面213在朝向第二表面214的厚度方向上具有恒定的截面的方式延伸，並且可以包括在厚度方向上貫穿的框架通孔287。
所述空腔框架286可以形成劃分空間使得當從上方觀察所述第一表面時所述內部空間281被劃分為多個矩形空間，且可以具有預定寬度Wf。此外，所述空腔框架可以包括縱向框架和橫向框架，所述縱向框架和橫向框架可以具有相同或不同的厚度(高度)。
所述空腔框架286的寬度可以為所述框架通孔287的直徑的1.5倍以上，或可以為所述框架通孔287的直徑的2倍以上。所述空腔框架的寬度可以為所述框架通孔的直徑的5倍以下，或可以為所述框架通孔的直徑的4倍以下。此時，所述直徑可以基於所述框架通孔的最大直徑。具有所述寬度的空腔框架可以穩定地劃分所述內部空間281，同時滿足適當的強度和耐久性。
所述空腔框架286的材料可以為與所述玻璃基板相同的材料。
所述框架通孔287的直徑R可以為30μm至500μm、或可以為50μm至450μm、或可以為100μm至400μm。此外，作為所述框架通孔的直徑R與所述框架通孔的貫穿方向上的長度Lh 的比率的R/Lh可以是1至10，或可以是2至8。當具有所述框架通孔直徑和長度特性時，可以提供機械、熱和電氣特性得到改善的封裝基板。
所述框架通孔287的至少一部分或全部可以填充有第一材料，並且所述第一材料可以為金屬、有機材料、陶瓷等，例如，可以為選自由銅、環氧樹脂、二氧化矽及其組合組成的群組中的一種。通過用這種材料填充所述框架通孔來可以促進散熱並提高機械性能。
所述框架通孔287還可以包括鍍層或塗層，所述塗層的材料可以為所述第一材料，鍍層可以連接到芯分配層24。
所述封裝基板可以包括多個所述框架通孔287，並且可以在垂直於所述空腔框架286的寬度方向的方向上以預定間隔排列佈置，或可以具有不規則的間隔。當所述多個框架通孔之間有一定間隔時，一個框架通孔和與此相鄰框架通孔的間隔Dh可以是所述框架通孔的直徑的1倍以上，或1倍至10倍，或2倍至5倍。當具有所述間隔時，可以提供機械、熱和電氣特性得到改善的封裝基板。
所述框架通孔287的與貫穿方向垂直的截面形狀可以為圓形、橢圓形、多邊形等，例如可以為圓形。
所述框架通孔287的與貫穿方向垂直的截面形狀可以在整個貫穿方向上相同，或可以在中心具有最小面積且朝向外側增加面積。
例如，所述玻璃基板21可以為硼矽酸鹽玻璃基板、無鹼玻璃基板等，但不限於此。
所述玻璃基板21的在所述第一區域221中測量的厚度即第一厚度211可以為1,500μm以下，或可以為300μm至1,200μm，或可以為350μm至900μm，或可以為350μm至700μm。當形成更薄的封裝基板時，在可以使電訊號傳輸更加有效的方面有利，但是由於封裝基板還需要起到支撐體的作用，因此優選適用所述厚度。
所述玻璃基板21的所述第二區域222的厚度即第二厚度212可以為所述第一厚度的80%以下，或可以為20%至80%，或可以為30%至70%。具體而言，所述第二厚度可以為1,000μm以下，或可以為700μm以下，或可以為500μm以下。此外，所述第二厚度可以為100μm至500μm，或可以為100μm至350μm。並且，所述第一區域221和第二區域之間的厚度差可以大於空腔元件40的厚度。當第二區域的玻璃基板具有所述厚度時，可以更有效且穩定地形成空腔結構。
所述玻璃基板21的厚度是指除了位於玻璃基板上的導電層等的厚度之外的玻璃基板本身的厚度。
所述內部空間281的高度可以為50μm至500μm、或可以為150μm至450μm、或可以為250μm至400μm。
所述芯通孔23可以通過去除所述玻璃基板21的預定區域來形成，具體而言，可以通過物理及/或化學方法蝕刻板狀玻璃來形成。
所述芯通孔23可以包括：第一開口部233，與所述第一表面相接；第二開口部234，與所述第二表面相接；及最小內徑部235，該最小內徑部235為連接所述第一開口部和所述第二開口部的整個芯通孔中內徑最窄的區域。
作為所述第一開口部的直徑的第一開口部直徑CV1和作為所述第二開口部的直徑的第二開口部直徑CV2可以實質上不同，或所述第一開口部直徑和所述第二開口部直徑的直徑可以實質上相同。在具有實質上不同直徑的前者的情況下，從截面觀察的所述芯通孔23的形狀實質上呈四邊形，是整體上呈圓柱形形狀的芯通孔，或可以是以玻璃基板的厚度為基準芯通孔的內徑在中心部分稍微變窄的整體上呈桶形形狀的芯通孔。在具有實質上相同直徑的後者的情況下，可以是兩個開口部233、234中的一種的直徑小於另一種的直徑，且實質上其截面呈梯形的截錐形狀的芯通孔。
所述第一開口部直徑CV1和第二開口部直徑CV2可以分別為150μm以下，或可以為40μm至200μm，或可以為70μm至120μm。
在所述芯通孔23的通孔中的至少一部分具有變窄區域時，變窄的最小內徑部CV3的大小可以第一開口部直徑CV1和第二開口部直徑CV2中較大者的直徑的50%至99%，或可以為70%至95%。當具有在所述範圍內變窄的內徑的大小時，可以更順利地形成導電層等。
所述最小內徑部CV3的平均直徑可以為50μm至95μm、或可以為55μm至85μm、或可以為60μm至70μm。
作為所述第一開口部直徑CV1和所述第二開口部直徑CV2中較大者的直徑的物件開口部的平均直徑可以為70μm至120μm。或可以為80μm至105μm。
在將所述芯通孔23的總長度定義為100%時，在以所述 第一開口部為基準時，所述最小內徑部CV3所在的地點可以位於40%至60%的地點，或可以位於45%至55%的地點。如上，在以芯通孔的總長度為基準，所述最小內徑部位於如上所述的位置時，可以更容易實現封裝基板的導電層設計和導電層形成過程。
所述第一開口部直徑CV1和所述第二開口部直徑CV2中較大者的開口部測定的導電層的厚度可以等於或大於在芯通孔中具有最小內徑部CV3上形成的導電層的厚度。
以所述玻璃基板21的單位面積(1cm×1cm)為基準，可以存在100個至3000個所述芯通孔23，或可以存在100個至2500個所述芯通孔23，或可以存在225個至1024個所述芯通孔23。當滿足所述間距條件時，更有利於形成導電層等，且可以改善封裝基板的性能。
所述芯通孔23可以在所述玻璃基板21上以1.2mm以下的間距定位，或可以以0.12mm至1.2mm的間距定位，或可以以0.3mm至0.9mm的間距定位。在此情況下，在將玻璃基板的機械性能維持在一定水準以上的同時，有利於形成導電層等。
所述芯分配層24包括芯分配圖案241和芯絕緣層223，所述芯分配圖案241為通過芯通孔電連接所述玻璃基板21的第一表面和第二表面的導電層，所述芯絕緣層223包圍所述芯分配圖案。
所述芯層22的內部通過芯通孔23形成有導電層，以用作橫跨玻璃基板21的電氣路徑，從而以相對短的距離連接玻璃基板的上部和下部，可以具有更快的電訊號傳輸和低損耗的特性。
所述芯分配圖案241為通過芯通孔23使所述玻璃基板的 第一表面213和第二表面214電連接的圖案，具體而言，包括：第一表面分配圖案241a，所述第一表面分配圖案241a為位於所述第一表面213的至少一部分上的導電層；第二表面分配圖案241c，所述第二表面分配圖案241c為位於所述第二表面214的至少一部分上的導電層；及芯通孔分配圖案241b，所述芯通孔分配圖案241b為通過所述芯通孔23使所述第一表面分配圖案和所述第二表面分配圖案相互電連接的導電層。例如，所述導電層可以為銅鍍層，但不限於此。
所述玻璃基板21起到將半導體元件部30和主機板10分別連接到上部和下部的中間作用，即仲介作用，所述芯通孔23用作傳輸其電訊號的路徑，以順利傳輸訊號。
上部層26位於所述第一表面213上。所述上部層26包括上部分配層25和位於所述上部分配層上的上面連接層27，所述上部層26的最上面可以被形成有使半導體元件部的連接電極直接接觸的開口部的覆蓋層60保護。
所述上部分配層25可以包括：上部絕緣層253，位於所述第一表面上；及上部分配圖案251，是具有預定的圖案且其至少一部分與所述芯分配層24電連接的導電層，所述上部分配圖案251內裝於所述上部絕緣層中。
作為所述上部絕緣層253，只要其作為絕緣體層適用於半導體元件或封裝基板即可，例如，可以適用包括填料的環氧樹脂等，但不限於此。
所述絕緣體層可以通過形成塗層並固化的方式形成，或者可以通過將以未固化或半固化狀態成膜的絕緣體膜層壓在所述 芯層上並固化的方式形成。此時，若採用減壓層壓方法等，則所述絕緣體被嵌入到芯通孔內部的空間中，從而能夠有效地進行工序。另外，即使堆疊多個絕緣體層來適用，也可能實質上難以區分絕緣體層之間，並且多個絕緣體層被統稱為上部絕緣層。並且，芯絕緣層223和上部絕緣層253可以採用相同的絕緣材料，在這種情況下，可能實質上無法區分其境界。
所述上部分配圖案251是指以預定形狀位於所述上部絕緣層253內的導電層，例如，可以以堆積層(Build-Up Layer)法形成。具體而言，在形成絕緣體層之後，去除絕緣體層中不必要的部分，然後通過如鍍銅等的方法形成導電層，選擇性地去除導電層中不必要的部分，然後再次在該導電層上形成絕緣體層，再次去除不必要的部分，然後通過如鍍金等的方法形成導電層，反覆如上的方式，從而可以形成以所需的圖案向垂直或水準方向形成有導電層的上部分配圖案251。
所述上部分配圖案251位於所述芯層22和半導體元件部30之間，因此形成為使得其至少一部分包括微細圖案，以便在與半導體元件部之間順利傳輸電訊號並充分容納所意圖的複雜圖案。此時，微細圖案是指寬度和間隔分別小於4μm的圖案，或是指寬度和間隔分別等於或小於3.5μm的圖案，或是指寬度和間隔分別等於或小於3μm的圖案，或是指寬度和間隔分別等於或小於2.5μm的圖案，或是指寬度和間隔分別為1μm至2.3μm的圖案(下面，關於微細圖案的說明相同)。
為了形成使上部分配圖案251包括微細圖案，在本實施方式中適用至少兩種以上的方法。作為其中之一種方法，將玻璃基 板21適用於封裝基板。所述玻璃基板可以具有表面粗糙度Ra為10埃以下的相當平坦的表面特性，因此，可以使支撐體基板的表面形態對微細圖案的形成帶來的影響最小化。另一種方法在於所述絕緣體的特性。在所述絕緣體的情況下，通常與樹脂一起適用填料成分，所述填料可以為如二氧化矽顆粒等的無機顆粒。當將無機顆粒作為填料適用於絕緣體時，該無機顆粒的尺寸可能會影響是否形成微細圖案，在本實施方式中適用的絕緣體為具有150nm以下的平均直徑的顆粒狀填料，具體而言，包括具有1nm至100nm的平均直徑的顆粒狀填料。所述特徵使絕緣體所需的物理性能保持在一定水準以上，使絕緣體本身對形成寬度為幾微米的導電層的影響最小化，還有助於在其表面上形成以微細表面形態具有優異附著力的微細圖案。
所述上面連接層27包括：上面連接圖案272，其至少一部分與所述上部分配圖案251電連接，位於所述上部絕緣層253；及上面連接電極271，使所述半導體元件部30和所述上面連接圖案272電連接。所述上面連接圖案272可以位於上部絕緣層253的一面上，或也可以以其至少一部分暴露於上部絕緣層上的方式嵌入(embedded)。例如，在所述上面連接圖案位於所述上部絕緣層的一面上的情況下，可以通過如鍍金等的方法形成所述上部絕緣層，在以所述上面連接圖案的一部分暴露於上部絕緣層的方式嵌入的情況下，在形成鍍銅層等之後，可以通過如表面研磨、表面蝕刻等的方法去除絕緣層或導電層的一部分。
與如上所述的上部分配圖案251相同地，所述上面連接圖案272的至少一部分可以包括微細圖案。如上包括微細圖案的 上面連接圖案272即使在狹窄的面積內也使更多個元件電連接，從而使在元件之間或與外部之間的電訊號連接更加順利，並且能夠實現更積體化的封裝。
所述上面連接電極271可以通過端子等直接連接到所述半導體元件部30，或可以通過如焊球等的元件連接部51連接。
所述空腔部28包括內部空間281，所述內部空間281位於所述第二區域222的上方及/或下方，且與所述芯分配層電連接的空腔分配層282和空腔元件40位於所述內部空間281中。
在所述空腔部分28中，所述內部空間281可以被所述空腔框架286劃分為多個空間。
具體而言，在所述第二區域222的情況下，與所述第一區域221相比，玻璃基板的厚度更薄，在由於其厚度差異形成的內部空間281中可以存在空腔元件40。並且，形成在所述玻璃基板21的芯通孔和芯分配層起到連接空腔元件和外部元件的電連接結構的作用。
所述空腔部28實質上呈圓形、三角形、四邊形、六邊形、八邊形、十字形等，其形狀不受限制，但在本發明中，以四邊形為例進行說明。
當將所述空腔部28的一側面稱為空腔第一側面281a，且將與所述空腔第一側面不同的另一面稱為空腔第二側面281b時，所述支撐部285可以位於所述空腔第一側面281a和所述空腔第二側面281b中的至少一種。
並且，第一側面支撐部285a和第二側面支撐部285b可以分別位於相鄰的空腔第一側面281a和空腔第二側面281b。
所述第一側面支撐部285a和所述第二側面支撐部285b起到支撐所述空腔元件40並固定其位置的作用。與適用一個所述支撐部的情況相比，當適用兩個以上的相鄰的所述支撐部時，可以更牢固地固定空腔元件的位置。
所述支撐部285可以為如彈簧等的具有彈性的部件，具體而言，所述支撐部由與所述玻璃基板21相同的材料形成，並且可以是具有與通過所述空腔元件40向所述支撐部施加的力量的方向相反的方向的彈性的玻璃彈簧支撐部。
所述空腔元件40的形狀可以為圓柱形、長方體形狀或多邊形形狀。
所述空腔第一側面281a和空腔第二側面281b相接的地點的角度可以為45度至135度，或可以為75度至105度，或實質上可以為90度。通過分別設置在所述空腔第一側面281a和空腔第二側面281b的側面支撐部，即使空腔第一側面281a和空腔第二側面281b本身相接的地點的角度為在所述範圍內的任意角度，也有利於穩定地支撐所述空腔元件40。
在具有弧形的所述第一側面支撐部285a與空腔元件相遇的點處的接線(第一接線)和具有弧形的所述第二側面支撐部285b與空腔元件相遇的點處的接線(第二接線)相遇的地點(第一接線和第二接線的接點)的第一接線和第二接線之間的角度可以為45度至135度，或可以為75度至105度，或實質上可以為90度。此時，不僅在空腔元件的外形有棱角的情況下，而且在空腔元件的外形不是有棱角的情況下，都更有利於固定其位置。
當將所述空腔第一側面長度C1設定為100%時，到所述 第一側面支撐部285a的最大突出部的長度即第一側面支撐部長度CS1可以為15%以下，或可以為10%以下。並且，當將所述空腔第一側面長度C1設定為100%時，所述第一側面支撐部長度CS1可以為1%以上，或可以為3%以上。
當將所述空腔第二側面長度C2設定為100%時，到所述第二側面支撐部285b的最大突出部的長度即第二側面支撐部長度CS2可以為15%以下，或可以為10%以下。並且，當將所述空腔第二側面長度C2設定為100%時，所述第二側面支撐部長度CS2可以為1%以上，或可以為3%以上。
所述支撐部285可以與所述玻璃基板21直接連接以形成一體。在此情況下，可以通過蝕刻玻璃基板形成所述支撐部，因此能夠更簡化玻璃基板的製造過程，具有彈性的支撐部的物理特性大致與玻璃基板類似，因此可以更有利於控制封裝基板的物理性能。
所述支撐部285在所述空腔部的側面突出以起到支撐插入的空腔元件的作用，具體而言，可以具有從空腔部的側面的一個地點連接另一個地點的弧(arc)形狀，或可以具有從側面的一個末端連接另一末端的弧(arc)形狀。當所述支撐部具有弧形形狀時，可以在所述弧形形狀的支撐部的中間部分測定所述支撐部長度CS1、CS2。
從所述第一側面支撐部285a的最突出的位置到相對的所述空腔部的側面的長度和從所述第二側面支撐部285b的最突出的位置到相對的所述空腔部的側面的長度分別可以與插入到所述空腔部的空腔元件的相對應的位置的長度相同，或比所述相對應的 位置的長度小10%以內，優選地，比所述相對應的位置的長度小0.1%至8%。在這種情況下，更有利於使所述支撐部穩定地固定空腔元件。
所述空腔部28可以包括作為電連接所述空腔元件40和所述芯分配層24的導電層的空腔分配圖案283，所述空腔分配圖案283可以包括在所述第一區域和所述第二區域的境界位於玻璃基板21的厚度方向表面上的導電層即側壁面圖案283a。然而，所述側壁面圖案優選形成在除了形成有所述支撐部的側面之外的表面上。
除了傳輸電訊號的作用之外，所述側壁面圖案283a還可以起到將空腔部28中因空腔元件等而產生的熱傳遞到外部的散熱層的作用。
具體而言，所述空腔分配層282可以包括至少一部分位於所述內部空間中的空腔元件40、作為與所述芯分配層電連接的導電層的空腔分配圖案283及/或作為包圍側壁面圖案283a的絕緣層的空腔絕緣層284。
所述空腔分配圖案283可以形成在所述封裝基板上，或可以以空腔元件40的電極42(連接電極)等的端子形式被提供。
所述空腔元件40可以包括電晶體。當所述空腔元件40為將主機板10和半導體元件部30之間的電訊號轉換為適當電平的如電晶體等的元件時，電晶體等適用於所述封裝基板20的路徑，因此，可以提供具有更高效且高速的半導體裝置100。
所述空腔元件40可以具有單獨插入有如電容器等的被動元件的形式，或可以以嵌入(embedded)於絕緣體層(空腔元件絕 緣層46)之間的形式形成為使得包括多個被動元件的元件組暴露於電極，然後插入到空腔元件中。在後一種情況下，可以更順利地提高製造封裝基板的工作性，並且更有利地將絕緣層充分且可靠地定位在複雜的元件之間的空間中。並且，與所述空腔元件的電極相接的第二區域的第二芯通孔232可以具有形成為填充通孔283c形式的芯分配圖案。例如，作為形成在第一區域的第一芯通孔231上的芯分配圖案的芯通孔分配圖案241b可以具有內部由芯絕緣層填充的形式，當從如金屬層等的導電層的側面觀察時，內部可以形成有空間，當與所述空腔元件連接的芯通孔的情況下，與此不同地，可以具有內部由導電層填充的填充通孔的形式。在此情況下，佈置有電容器等的空腔元件的電力傳輸可以更加順暢，並且可以進一步改善封裝基板的特性。
具體而言，所述空腔元件40可以通過形成在其下面的連接電極42直接或通過下部層電連接於主機板10。此外，所述空腔元件可以通過形成在其上面的連接電極直接或通過上部層電連接到半導體元件部30。
如上，在所述空腔部28佈置在所述第二區域的上方或下方時，可以將存在於空腔元件的兩側的連接電極中至少一種的連接電極直接連接到所述玻璃基板的上部層或下部層，或直接連接到半導體元件部30或主機板10，因此可以提供更簡單的結構的半導體裝置。
在所述主機板10中，主機板的端子可以與位於所述芯層22的所述第二表面214的至少一部分上的芯分配層即第二表面分配圖案241c直接連接，或可以通過如焊球等的板連接部電連接。 並且，所述第二表面分配圖案241c可以通過位於所述芯層22的下部的下部層29連接到所述主機板10。
所述下部層29包括下部分配層291和下面連接層292。
下部分配層291包括：i)下部絕緣層291b，其至少一部分與所述第二表面214相接；及ii)下部分配圖案291a，內裝(埋沒)於所述下部絕緣層，具有預定的圖案，所述下部分配圖案291a的至少一部分與所述芯分配層電連接。
下面連接層292還可包括：i)下面連接電極292a，與所述下面連接圖案電連接；及ii)下面連接圖案292b，其至少一部分與所述下部分配圖案電連接，該下面連接圖案292b的至少一部分暴露於所述下部絕緣層的一面上。
所述下面連接圖案292b是連接到主機板10的部分，與所述上面連接圖案272不同地，所述下面連接圖案292b可以形成為寬度大於微細圖案的寬度的非微細圖案，以便更有效地傳輸電訊號。
本發明的特徵之一在於，除了所述玻璃基板21之外，在位於所述半導體元件部30與所述主機板10之間的封裝基板20實質上不適用額外的其他基板。
封裝基板的製備方法
本實施方式的封裝基板的製備方法可以包括：準備步驟，在玻璃基板的第一表面和第二表面的預定位置處形成缺陷；蝕刻步驟，向形成有所述缺陷的玻璃基板施加蝕刻液來製備形成有芯通孔的玻璃基板；芯層製備步驟，對所述形成有芯通孔的玻璃基板的表面進行鍍金，形成作為導電層的芯分配層，從而製備芯層；及 上部層製備步驟，在所述芯層的一面上形成作為被絕緣層包圍的導電層的上部分配層；通過所述製備方法製備所述封裝基板。
所述芯層製備步驟可以包括：預處理過程，在形成有所述芯通孔的玻璃基板的表面上形成包括具有胺基的奈米顆粒的有機無機複合底漆層，以製備經過預處理的玻璃基板；及鍍金過程，在所述預處理的玻璃基板上鍍敷金屬層。
在所述芯層製備步驟和所述上部層製備步驟之間還可包括絕緣層形成步驟。
所述絕緣層形成步驟可以是在將絕緣體膜位於所述芯層上之後進行減壓層壓來形成芯絕緣層的步驟。
在下文中，將詳細描述封裝基板的製備方法。
1)準備步驟(玻璃缺陷形成過程)：準備具有平坦的第一表面和第二表面的玻璃基板，並為了形成芯通孔而在玻璃表面上的預定位置處形成缺陷(凹槽)。所述玻璃可以為適用於電子設備的基板等的玻璃基板，例如，可以為無鹼玻璃基板、硼矽酸鹽玻璃基板等，但不限於此。作為市場銷售品，可以適用康寧公司、肖特公司及AGC公司等製造商製造的產品。此時，可以適用通過除去玻璃基板的一部分的方式形成有空腔部的玻璃基板，或可以適用通過接合平坦的玻璃基板來具有空腔部的玻璃基板，或在平坦的玻璃基板上的空腔部形成下面將描述的缺陷來同時製備芯通孔和空腔部。並且，可以與所述空腔部的製備同時或獨立地形成空腔框架、框架通孔及支撐部。可以通過機械蝕刻、照射雷射等的方法形成所述缺陷(凹槽)。
2-1)蝕刻步驟(芯通孔形成步驟)：形成有缺陷(凹槽) 的玻璃基板通過物理或化學蝕刻過程形成芯通孔。在蝕刻過程中，玻璃基板在缺陷部分中形成通孔等，同時，可以蝕刻玻璃基板的表面。為了防止玻璃表面的蝕刻，可以適用罩幕膜等，但是考慮到適用並去除罩幕膜的麻煩等，可以蝕刻有缺陷的玻璃基板本身，在此情況下，具有芯通孔的玻璃基板的厚度可以比最初玻璃基板的厚度稍薄。
可以通過將形成有凹槽的玻璃基板位於含有氫氟酸及/或硝酸的浴中並施加超音波處理等來進行化學蝕刻。此時，所述氫氟酸濃度可以為0.5M以上，或可以為1.1M以上。所述氫氟酸濃度可以為3M以下，或可以為2M以下。所述硝酸濃度可以為0.5M以上，或可以為1M以上。所述硝酸濃度可以為2M以下。所述超音波處理可以在40Hz至120Hz的頻率下進行，或可以在60Hz至100Hz的頻率下進行。
2-2)形成空腔部、空腔框架及框架通孔的步驟：通過與所述蝕刻過程同時或獨立地去除所述玻璃基板的一部分來形成空腔部、空腔框架及框架通孔。具體而言，除了用於形成芯通孔的缺陷之外，單獨形成用於形成空腔部及框架通孔的缺陷。之後，通過與用於形成所述芯通孔的蝕刻同時或獨立地經過蝕刻過程，以製備具有厚度小於第一區域的厚度的第二區域和空腔框架的玻璃基板。此外，通過設定使得所照射的雷射不除去空腔部的內部的一部分的方式，在所述蝕刻過程中，與形成芯通孔和空腔部的同時，還可以一起形成支撐部。
3-1)芯層製備步驟：在玻璃基板上形成導電層。具代表性地，所述導電層可以是包括銅金屬的金屬層，但不限於此。
玻璃的表面(包括玻璃基板的表面和芯通孔的表面)和銅金屬的表面具有不同的性質，因此附著力差。在本實施方式中，通過乾式法和濕式法這兩種方法來提高玻璃表面與金屬之間的附著力。
乾式法是適用濺射的方法，即通過金屬濺射在玻璃表面和芯通孔的內徑上形成籽晶層的方法。在形成所述籽晶層時，可以將如鈦、鉻和鎳等的異種金屬與銅等一起濺射，在這種情況下，玻璃-金屬之間的附著力提高被認為是通過玻璃的表面形態和金屬顆粒相互作用的錨固效應等實現的。
濕式法是進行底漆處理的方法，是通過用具有如胺等的官能團的化合物質進行預處理來形成底漆層的方法。根據所需的附著力程度，在用矽烷偶聯劑預處理之後，可以用具有胺官能團的化合物或顆粒進行底漆處理。如上所述，本實施方式的支撐體基板需要具有足以形成微細圖案的高性能，即使在底漆處理之後也必須保持這種狀態。因此，當所述的底漆包含奈米顆粒時，優選適用平均直徑為150nm以下的奈米顆粒，例如，具有胺基的顆粒優選為奈米顆粒。例如，所述底漆層可以通過適用由日本MEC股份有限公司的CZ系列製造的黏合改進劑來形成。
在所述籽晶層/底漆層中，導電層可以以除去不必要形成導電層的部分的狀態或不除去不必要形成導電層的部分的狀態選擇性地形成金屬層。另外，所述籽晶層/底漆層21c將需要形成導電層的部分或不需要形成導電層的部分選擇性地處理成對於金屬鍍覆活化的狀態或非活化的狀態來進行隨後的工序。例如，所述活化或非活化處理可以為具有預定波長的雷射等的光照射處理或化 學藥品處理等。在形成金屬層時可以採用適用於製造半導體元件的銅鍍覆方法等，但本發明不限於此。
在鍍覆所述金屬時，可以通過調節如鍍覆溶液的濃度、鍍覆時間和將適用的添加劑的類型等各種變數來控制所形成的導電層的厚度。
在不必要所述芯分配層的一部分時，可以除去，或在部分除去或非活化處理籽晶層之後進行金屬鍍覆來以預定的圖案形成導電層，從而可以形成芯分配層的蝕刻層。
在形成所述芯分配層的同時，可以調節使得在所述支撐部形成或不形成單獨的導電層。
並且，為了更有效地電力傳輸等，與所述空腔元件的電極連接的芯通孔(第二區域芯通孔232)的至少一部分可以製成具有填充通孔283c的形式，通過與所述鍍層形成步驟同時或分開進行填充通孔形成步驟，用形成導電層的銅等金屬填充所述第二區域芯通孔，從而可以形成能夠更有效地傳輸訊號的填充通孔。
另外，在隨後的形成絕緣層的步驟之前可以插入所述空腔元件。
3-2)絕緣層形成步驟：在形成作為所述導電層的芯分配層之後，芯通孔和框架通孔可以經過用絕緣層填充空白空間的絕緣層形成步驟。此時，所適用的絕緣層可以是以薄膜形式製備的，例如，可以通過減壓層壓薄膜形式的絕緣層的方法等來適用。若以這種方式進行減壓層壓，則絕緣層被充分地滲透到所述芯通孔和框架通孔內部的空白空間中，以形成沒有空隙形成的芯絕緣層。
4)上部層製備步驟：該步驟是在芯層上形成包括上部絕 緣層和上部分配圖案的上部分配層的步驟。可以通過塗覆形成絕緣層的樹脂組合物或堆疊絕緣膜的方式形成上部絕緣層，簡單地，優選採用堆疊絕緣膜的方式。可以通過層壓和固化絕緣膜來執行絕緣膜的堆疊，此時，若採用減壓層壓方法，則絕緣樹脂可以充分滲透到甚至在芯通孔內部沒有形成導電層的層等中。所述上部絕緣層的至少一部分也與玻璃基板直接接觸，因此適用具有充分附著力的層。具體而言，所述玻璃基板和所述上部絕緣層優選具有根據ASTM D3359的附著力測試值滿足4B以上的特性。
上部分配圖案可以通過將形成所述絕緣層、以預定的圖案形成導電層、蝕刻不必要的部分、以形成導電層的蝕刻層的過程反覆來形成，在隔著絕緣層相鄰形成的導電層的情況下，通過在絕緣層形成盲孔之後進行鍍金工序的方式形成。可以通過如雷射蝕刻、電漿蝕刻等的乾蝕刻方法，或使用掩膜層和蝕刻溶液的濕蝕刻方法等形成盲孔。
5)上面連接層和覆蓋層形成步驟：上面連接圖案和上面連接電極也可以通過與形成上部分配層的過程類似的過程形成。具體而言，可以通過在絕緣層形成絕緣層的蝕刻層，在其上重新形成導電層，然後形成導電層的蝕刻層的方法等形成，或也可以通過僅選擇性地形成導電層而不採用蝕刻方式的方法形成。覆蓋層可以形成為使得開口部形成在與上面連接電極相對應的位置，以使上面連接電極暴露並與元件連接部或元件的端子等直接連接。
6)下面連接層和覆蓋層形成步驟：可以通過與如上所述的上面連接層和覆蓋層形成步驟類似的方法形成下部分配層及/或下面連接層，且可以選擇性地形成覆蓋層。
以上對本發明的優選實施例進行了詳細說明，但本發明的範圍並不限定於此，利用所附發明要求保護範圍中所定義的本發明的基本概念的本發明所屬技術領域的普通技術人員的各種變形及改良形態也屬於本發明的範圍。
21:玻璃基板 28:空腔部 286:空腔框架 287:框架通孔

Claims (10)

  1. 一種封裝基板，包括：玻璃基板，包括第一表面和與所述第一表面相對的第二表面；空腔部，在所述玻璃基板內部形成空間而成；空腔框架，將所述空間劃分為多個空間；及空腔元件，包含在所述空腔部的至少一部分；所述空腔框架包括框架通孔，所述框架通孔從一面向另一面方向貫穿。
  2. 如請求項1所述的封裝基板，其中所述框架通孔的直徑為30μm至500μm。
  3. 如請求項2所述的封裝基板，其中所述框架通孔的直徑與所述框架通孔的貫穿方向的長度的比率為1至10。
  4. 如請求項1所述的封裝基板，包括多個所述框架通孔，所述多個框架通孔之間的間距為所述框架通孔的直徑的一倍以上。
  5. 如請求項1所述的封裝基板，其中所述空腔框架的寬度為所述框架通孔的直徑的1.5倍以上。
  6. 如請求項1所述的封裝基板，其中所述框架通孔的至少一部分或全部填充有第一材料，所述第一材料為選自由銅、環氧樹脂、二氧化矽及其組合組成的群組中的一種。
  7. 如請求項1所述的封裝基板，其中所述玻璃基板包括具有第一厚度的第一區域和與所述第一區域相鄰且具有比所述第一厚度薄的第二厚度的第二區域， 所述空腔部位於所述第二區域的上方或下方。
  8. 如請求項1所述的封裝基板，其中支撐部佈置在所述空腔框架的側面。
  9. 如請求項1所述的封裝基板，其中所述玻璃基板包括芯通孔，所述芯通孔從除了所述空腔框架之外的所述第一表面向所述第二表面方向貫穿，芯分配層包含在連接到所述芯通孔的所述第一表面和所述第二表面上。
  10. 一種半導體裝置，包括：半導體元件部，一個以上的半導體元件位於所述半導體元件部；封裝基板，與所述半導體元件電連接；及主機板，與所述封裝基板電連接，向所述半導體元件傳輸外部電訊號並使所述半導體元件和所述外部電訊號相連接；所述封裝基板為如請求項1所述的封裝基板。
TW111116516A 2021-04-30 2022-04-29 封裝基板及包括其的半導體裝置 TWI792999B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210056448A KR102515303B1 (ko) 2021-04-30 2021-04-30 패키징 기판 및 이를 포함하는 반도체 장치
KR10-2021-0056448 2021-04-30

Publications (2)

Publication Number Publication Date
TW202245157A TW202245157A (zh) 2022-11-16
TWI792999B true TWI792999B (zh) 2023-02-11

Family

ID=83848678

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111116516A TWI792999B (zh) 2021-04-30 2022-04-29 封裝基板及包括其的半導體裝置

Country Status (7)

Country Link
US (1) US20230307304A1 (zh)
EP (1) EP4298666A1 (zh)
JP (1) JP2023536041A (zh)
KR (1) KR102515303B1 (zh)
CN (1) CN115917730A (zh)
TW (1) TWI792999B (zh)
WO (1) WO2022232467A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220077085A1 (en) * 2020-09-09 2022-03-10 Medtronic, Inc. Electronic package and implantable medical device including same
EP4379793A1 (en) * 2022-12-02 2024-06-05 Absolics Inc. Semiconductor packaging substrate, semiconductor packages, and method for manufacturing the semiconductor packaging substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201041024A (en) * 2009-02-25 2010-11-16 Seiko Instr Inc Glass substrate polishing method, package manufacturing method, piezoelectric oscillator, oscillator, electronic device, and radio-controlled watch
US20140032751A1 (en) * 2009-12-17 2014-01-30 Mastercard International Incorporated Methods and system for tracking web page analytics
US20170284880A1 (en) * 2016-03-29 2017-10-05 Infineon Technologies Ag Multi-Die Pressure Sensor Package
US20210043528A1 (en) * 2018-04-03 2021-02-11 Corning Incorporated Electronic packages including structured glass articles and methods for making the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6083152B2 (ja) 2012-08-24 2017-02-22 ソニー株式会社 配線基板及び配線基板の製造方法
JP2017050315A (ja) 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US11515259B2 (en) * 2017-11-10 2022-11-29 Lpkf Laser & Electronics Ag Method and device for the integration of semiconductor wafers
US11270920B2 (en) * 2018-08-14 2022-03-08 Medtronic, Inc. Integrated circuit package and method of forming same
KR102653023B1 (ko) * 2019-03-12 2024-03-28 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201041024A (en) * 2009-02-25 2010-11-16 Seiko Instr Inc Glass substrate polishing method, package manufacturing method, piezoelectric oscillator, oscillator, electronic device, and radio-controlled watch
US20140032751A1 (en) * 2009-12-17 2014-01-30 Mastercard International Incorporated Methods and system for tracking web page analytics
US20170284880A1 (en) * 2016-03-29 2017-10-05 Infineon Technologies Ag Multi-Die Pressure Sensor Package
US20210043528A1 (en) * 2018-04-03 2021-02-11 Corning Incorporated Electronic packages including structured glass articles and methods for making the same

Also Published As

Publication number Publication date
TW202245157A (zh) 2022-11-16
EP4298666A1 (en) 2024-01-03
WO2022232467A1 (en) 2022-11-03
CN115917730A (zh) 2023-04-04
JP2023536041A (ja) 2023-08-23
KR102515303B1 (ko) 2023-03-29
KR20220149170A (ko) 2022-11-08
US20230307304A1 (en) 2023-09-28

Similar Documents

Publication Publication Date Title
TWI792999B (zh) 封裝基板及包括其的半導體裝置
CN113366628B (zh) 封装基板及包括其的半导体装置
CN113261094B (zh) 封装基板及包括其的半导体装置
US20230207442A1 (en) Packaging substrate and semiconductor device comprising same
CN113272951B (zh) 封装基板及包括其的半导体装置
KR102622608B1 (ko) 패키징 기판 및 이의 제조방법
KR102564761B1 (ko) 패키징 기판 및 이를 포함하는 반도체 장치
CN113366633B (zh) 封装基板及包括其的半导体装置