JP7293360B2 - パッケージング基板及びこれを含む半導体装置 - Google Patents

パッケージング基板及びこれを含む半導体装置 Download PDF

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Description

具現例は、パッケージング基板及びこれを含む半導体装置に関する。
［連関した出願との相互参照］
本出願は、２０１９年３月７日に出願された米国仮出願特許出願番号６２／８１４，９４５、及び２０１９年３月７日に出願された米国仮出願特許出願番号６２／８１４，９４９による優先権の利益を有し、前記優先権の基礎出願の内容は、いずれも本出願の内容として含まれる。
電子部品を製作するにおいて、半導体ウエハに回路を具現することを前工程（ＦＥ：Ｆｒｏｎｔ－Ｅｎｄ）と言い、ウエハを実際の製品で使用可能な状態に組み立てることを後工程（ＢＥ：Ｂａｃｋ－Ｅｎｄ）と言い、この後工程にパッケージング工程が含まれる。
最近の電子製品の急速な発展を可能にした半導体産業の４つの核心技術としては、半導体技術、半導体パッケージング技術、製造工程技術、ソフトウェア技術がある。半導体技術は、マイクロ以下のナノ単位の線幅、千万個以上のセル、高速動作、多くの熱放出などの多様な形態に発展しているが、相対的にこれを完璧にパッケージングする技術がサポートされていない。そこで、半導体の電気的性能は、半導体技術自体の性能よりは、パッケージング技術及びこれによる電気的接続によって決定されることもある。
パッケージング基板の材料としては、セラミック又は樹脂が適用される。セラミック基板の場合は、抵抗値が高いか誘電率が高いので、高性能高周波の半導体素子を搭載することが容易でない。樹脂基板の場合は、相対的に高性能高周波の半導体素子を搭載することはできるが、配線のピッチ縮小に限界がある。
近年、ハイエンド用パッケージング基板にシリコンやガラスを適用した研究が進行中である。シリコンやガラス基板に貫通穴を形成し、導電性物質をこの貫通穴に適用することによって、素子とマザーボードとの間の配線の長さが短くなり、優れた電気的特徴を有することができる。
関連した先行文献として、
韓国公開特許公報第１０－２０１９－０００８１０３号、
韓国公開特許公報第１０－２０１６－０１１４７１０号、
韓国登録特許公報第１０－１４６８６８０号などがある。
具現例の目的は、ガラス基板を適用することによって、より集積化されたパッケージング基板及びこれを含む半導体装置を提供することにある。
前記目的を達成するために、一具現例に係る半導体装置は、
１以上の半導体素子が位置する半導体素子部；前記半導体素子と電気的に連結されるパッケージング基板；及び前記パッケージング基板と電気的に連結され、前記半導体素子に外部の電気的信号を伝達し、前記半導体素子を互いに連結するマザーボード；を含み、
前記パッケージング基板は、コア層、及び前記コア層上に位置する上部層を含み、
前記コア層は、ガラス基板及びコアビアを含み、
前記ガラス基板は、互いに向かい合う第１面及び第２面を有し、
前記コアビアは、前記ガラス基板を厚さ方向に貫通するものであって、多数個配置され、
前記コア層は、前記ガラス基板又はコアビアの表面上に位置するコア分配層を含み、
前記コア分配層は、少なくともその一部が前記コアビアを介して前記第１面上の電気伝導性層と前記第２面上の電気伝導性層とを電気的に連結し、
前記上部層は、前記第１面上に位置し、前記コア分配層と外部の半導体素子部とを電気的に連結する電気伝導性層を含み、
前記コア分配層の電気伝導性層のうち薄いものの厚さは、前記上部層の電気伝導性層のうち薄いものの幅と同じがそれより厚くてもよい。
一具現例において、前記コア分配層の電気伝導性層のうち薄いものの厚さは、前記上部層の電気伝導性層のうち薄いものの幅を基準にして１倍乃至１２倍厚くてもよい。
一具現例において、上部絶縁層及び上部分配パターンを含み、
前記上部絶縁層は前記第１面上に位置し、
前記上部分配パターンは、前記コア分配層とその少なくとも一部が電気的に連結される電気伝導性層として前記上部絶縁層に内蔵され、
前記上部分配パターンは、少なくともその一部に微細パターンを含み、
前記微細パターンの幅及び間隔はそれぞれ４μｍ未満であってもよい。
一具現例において、第２面分配パターンは、前記第２面上に位置する電気伝導性層で、
前記第２面分配パターンのうち厚いものの幅は、前記上部層の電気伝導性層のうち薄いものの幅の１倍乃至２０倍であってもよい。
前記目的を達成するために、他の一具現例に係るパッケージング基板は、
コア層、及び前記コア層上に位置する上部層を含み、
前記コア層は、ガラス基板及びコアビアを含み、
前記ガラス基板は、互いに向かい合う第１面及び第２面を有し、
前記コアビアは、前記ガラス基板を厚さ方向に貫通するものであって、多数個配置され、
前記コア層は、前記ガラス基板又はコアビアの表面上に位置するコア分配層を含み、
前記コア分配層は、少なくともその一部が前記コアビアを介して前記第１面上の電気伝導性層と前記第２面上の電気伝導性層とを電気的に連結し、
前記上部層は、前記第１面上に位置し、前記コア分配層と外部の半導体素子部とを電気的に連結する電気伝導性層を含み、
前記コア分配層の電気伝導性層のうち薄いものの厚さは、前記上部層の電気伝導性層のうち薄いものの幅と同じがそれより厚くてもよい。
前記目的を達成するために、他の一具現例に係る半導体装置は、
１以上の半導体素子が位置する半導体素子部；前記半導体素子と電気的に連結されるパッケージング基板；及び前記パッケージング基板と電気的に連結され、前記半導体素子に外部の電気的信号を伝達し、前記半導体素子を互いに連結するマザーボード；を含み、
前記パッケージング基板は、コア層、及び前記コア層上に位置する上部層を含み、
前記コア層は、ガラス基板及びコアビアを含み、
前記ガラス基板は、互いに向かい合う第１面及び第２面を有し、
前記コアビアは、前記ガラス基板を厚さ方向に貫通するものであって、多数個配置され、
前記コア層は、前記ガラス基板又はコアビアの表面上に位置するコア分配層を含み、
前記コア分配層は、少なくともその一部が前記コアビアを介して前記第１面上の電気伝導性層と前記第２面上の電気伝導性層とを電気的に連結し、
前記上部層は、前記第１面上に位置し、前記コア分配層と外部の半導体素子部とを電気的に連結する電気伝導性層を含み、
前記コア分配層の電気伝導性層のうち薄いものの厚さは、前記上部層の電気伝導性層のうち薄いものの厚さと同じがそれより厚くてもよい。
一具現例において、前記コア分配層の電気伝導性層のうち薄いものの厚さは、前記上部層の電気伝導性層のうち薄いものの厚さを基準にして０．７倍乃至１２倍厚くてもよい。
一具現例において、上部絶縁層及び上部分配パターンを含み、
前記上部絶縁層は前記第１面上に位置し、
前記上部分配パターンは、前記コア分配層とその少なくとも一部が電気的に連結される電気伝導性層として前記上部絶縁層に内蔵され、
前記上部分配パターンは、少なくともその一部に微細パターンを含み、
前記微細パターンの幅及び間隔はそれぞれ４μｍ未満であってもよい。
一具現例において、第２面分配パターンは、前記第２面上に位置する電気伝導性層で、
前記第２面分配パターンのうち厚いものの幅は、前記上部層の電気伝導性層のうち薄いものの厚さの０．７倍乃至２０倍であってもよい。
前記目的を達成するために、他の一具現例に係るパッケージング基板は、
コア層、及び前記コア層上に位置する上部層を含み、
前記コア層は、ガラス基板及びコアビアを含み、
前記ガラス基板は、互いに向かい合う第１面及び第２面を有し、
前記コアビアは、前記ガラス基板を厚さ方向に貫通するものであって、多数個配置され、
前記コア層は、前記ガラス基板又はコアビアの表面上に位置するコア分配層を含み、
前記コア分配層は、少なくともその一部が前記コアビアを介して前記第１面上の電気伝導性層と前記第２面上の電気伝導性層とを電気的に連結し、
前記上部層は、前記第１面上に位置し、前記コア分配層と外部の半導体素子部とを電気的に連結する電気伝導性層を含み、
前記コア分配層の電気伝導性層のうち薄いものの厚さは、前記上部層の電気伝導性層のうち薄いものの厚さと同じがそれより厚くてもよい。
具現例のパッケージング基板及びこれを含む半導体装置は、半導体素子とマザーボードとの間をより近く連結し、電気的信号が最大限短い距離で伝達されるようにし、信号伝達速度などの電気的特性を大きく向上させることができる。
また、基板のコアとして適用するガラス基板は、それ自体が絶縁体であるので、既存のシリコンコアに比べて寄生素子が発生するおそれがほとんどなく、絶縁膜処理工程をより単純化させることができ、高速回路にも適用が可能である。
併せて、シリコンが丸いウエハの形態で製造される場合と異なり、ガラス基板が大型パネルの形態で製造されるので、大量製造が比較的容易になり、経済性をより向上させることができる。
一具現例に係る半導体装置の断面を説明する概念図である。
他の一具現例に係るパッケージング基板の断面を説明する概念図である。
（ａ）及び（ｂ）は、それぞれ具現例で適用するコアビアの断面を説明する概念図である。
実施例に係るパッケージング基板の断面の一部を説明する詳細概念図である。（丸は、上面又は底面で観察された状態を示す。） 実施例に係るパッケージング基板の断面の一部を説明する詳細概念図である。（丸は、上面又は底面で観察された状態を示す。）
実施例に係るパッケージング基板の製造過程を断面で説明するフローチャートである。 実施例に係るパッケージング基板の製造過程を断面で説明するフローチャートである。 実施例に係るパッケージング基板の製造過程を断面で説明するフローチャートである。
以下、具現例の属する技術分野における通常の知識を有する者が容易に実施できるように、実施例について添付の図面を参考にして詳細に説明する。しかし、具現例は、様々な異なる形態で具現可能であり、ここで説明する実施例に限定されない。明細書全体にわたって類似する部分に対しては同一の図面符号を付した。
本明細書全体において、マーカッシュ形式の表現に含まれた「これらの組み合わせ」という用語は、マーカッシュ形式の表現に記載された各構成要素からなる群から選ばれる１つ以上の混合又は組み合わせを意味するものであって、前記各構成要素からなる群から選ばれる１つ以上を含むことを意味する。
本明細書全体において、「第１」、「第２」又は「Ａ」、「Ｂ」などの用語は、同一の用語を互いに区別するために使用される。また、単数の表現は、文脈上、明らかに異なる意味を有さない限り、複数の表現を含む。
本明細書において、「～系」は、化合物内に「～に該当する化合物」又は「～の誘導体」を含むものを意味し得る。
本明細書において、Ａ上にＢが位置するということは、Ａ上に直接当接してＢが位置したり、又はそれらの間に別の層が位置しながらＡ上にＢが位置することを意味し、Ａの表面に当接してＢが位置することに限定して解釈されない。
本明細書において、Ａ上にＢが連結されるということは、ＡとＢが直接連結されたり、又はＡとＢがその間の他の構成要素を介して連結されることを意味し、特別な言及がない限り、ＡとＢが直接連結されることに限定して解釈されない。
本明細書において、単数の表現は、特に説明がなければ、文脈上解釈される単数又は複数を含む意味に解釈される。
発明者らは、より集積化され、薄い厚さで高性能を発揮できる半導体装置を開発する過程で、素子自体のみならず、パッケージングに対する部分が性能向上において重要な要素であることを認識し、これに対して研究する中で、既存のインターポーザと有機基板のように２層以上のコアをパッケージング基板としてマザーボード上に適用していた場合と異なり、ガラスコアを単一層で適用し、貫通ビアの形状、これに形成される電気伝導性層の幅、厚さなどを制御する方法を適用することによって、パッケージング基板をより薄くし、半導体装置の電気的特性を向上できることを確認し、発明を完成した。
図１は、具現例の一実施例に係る半導体装置の断面を説明する概念図で、図２は、具現例の他の一実施例に係るパッケージング基板の断面を説明する概念図で、図３は、具現例で適用するコアビアの断面を説明する概念図で、図４及び図５は、それぞれ実施例に係るパッケージング基板の断面の一部を説明する詳細概念図（丸は、上面又は底面で観察した状態を示す。）である。以下、図１乃至図５を参考にして、具現例をより詳細に説明する。
前記目的を達成するために、具現例に係る半導体装置１００は、１以上の半導体素子３２、３４、３６が位置する半導体素子部３０；前記半導体素子と電気的に連結されるパッケージング基板２０；及び前記パッケージング基板と電気的に連結され、前記半導体素子に外部の電気的信号を伝達し、前記半導体素子を互いに連結するマザーボード１０；を含む。
他の具現例に係るパッケージング基板２０は、コア層２２；及び上部層２６；を含む。
前記半導体素子部３０は、半導体装置に実装される各素子を意味し、接続電極などによって前記パッケージング基板２０に実装される。具体的には、前記半導体素子部３０としては、例えば、ＣＰＵ、ＧＰＵなどの演算素子（第１素子：３２、第２素子：３４）、メモリチップなどの記憶素子（第３素子、３６）などが適用され得るが、半導体装置に実装される半導体素子であれば制限なく適用可能である。
前記マザーボード１０としては、印刷回路基板、印刷配線基板などのマザーボードが適用され得る。
前記パッケージング基板２０は、コア層２２；及び前記コア層の一面上に位置する上部層２６；を含む。
前記パッケージング基板２０は、選択的にコア層の下側に位置する下部層２９をさらに含むことができる。
前記コア層２２は、ガラス基板２１；前記ガラス基板を厚さ方向に貫通する多数のコアビア２３；及び前記ガラス基板又はコアビアの表面上に位置し、少なくともその一部が前記コアビアを介して前記第１面と前記第２面上の電気伝導性層を電気的に連結する電気伝導性層が位置するコア分配層２４；を含む。
前記ガラス基板２１は、互いに向かい合う第１面２１３及び第２面２１４を有し、この二つの面は互いに概して平行であり、ガラス基板の全体にわたって一定の厚さを有する。
前記ガラス基板２１には、前記第１面及び前記第２面を貫通するコアビア２３が位置する。
半導体装置のパッケージング基板は、既存にはシリコン基板と有機基板とが積層された形態で形成された。シリコン基板の場合は、半導体という特性上、高速回路に適用したときに寄生素子が発生するおそれがあり、電力損失が相対的に大きいという短所があった。また、有機基板の場合は、より複雑になる分配パターンを形成するために大面積化が必要であるが、これは、超小型化される電子機器の製造の流れと符合していない。定められた大きさ内で複雑な分配パターンを形成するためには、実質的にパターン微細化が必要であるが、有機基板に適用する高分子などの素材の特性上、パターン微細化に実質的な限界があった。
具現例では、このような問題を解決する方法として、ガラス基板２１をコア層２２の支持体として適用する。また、ガラス基板と共に、ガラス基板を貫通して形成されたコアビア２３を適用することによって、電気的流れの長さをより短縮し、より小型化され、より速い反応、より少ない損失特性を有するパッケージング基板２０を提供する。
前記ガラス基板２１としては、半導体に適用されるガラス基板を適用することが好ましく、例えば、ホウケイ酸ガラス基板、無アルカリガラス基板などが適用可能であるが、これに限定されない。
前記ガラス基板２１の厚さは、１，０００μｍ以下であってもよく、１００μｍ～１，０００μｍであってもよく、１００μｍ～７００μｍであってもよい。より具体的には、前記ガラス基板２１の厚さは１００μｍ～５００μｍであってもよい。より薄いパッケージング基板を形成することが、電気的信号の伝達をより効率化できるという点で有利であるが、支持体としての役割もしなければならないので、前記厚さを有するガラス基板２１を適用することが好ましい。ここで、ガラス基板の厚さは、ガラス基板上に位置する電気伝導性層の厚さを除いたガラス基板自体の厚さを意味する。
前記ガラス基板２１は、前記ガラス基板２１と共にコアビア２３を有する。前記コアビア２３は、前記ガラス基板２１の予め定められた領域を除去する方式で形成されてもよく、具体的には、物理及び／又は化学的な方法で板状ガラスをエッチングすることによって形成されてもよい。
具体的には、前記コアビア２３の形成時には、ガラス基板の表面にレーザーなどの方式で欠陥（溝）を形成した後、化学的にエッチングする方式、レーザーエッチングなどが適用され得るが、これに限定されない。
前記コアビア２３は、前記第１面と接する第１開口部２３３；前記第２面と接する第２開口部２３４；及び前記第１開口部と前記第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部２３５；を含む。
前記第１開口部の直径（ＣＶ１）と前記第２開口部の直径（ＣＶ２）は、実質的に異なってもよく、実質的に同一であってもよい。
前記最小内径部は、前記第１開口部又は前記第２開口部に位置することができ、このとき、コアビアは、円筒形又は（切り取られた）三角錐形のコアビアであってもよい。この場合、前記最小内径部の直径（ＣＶ３）は、前記第１開口部及び前記第２開口部のうち小さいものの直径に該当する。
前記最小内径部は、前記第１開口部と前記第２開口部との間に位置し、このとき、コアビアはバレル型のコアビアであってもよい。この場合、最小内径部の直径（ＣＶ３）は、前記第１開口部の直径及び前記第２開口部の直径のうち大きいものより小さくてもよい。
前記コア分配層２４は、前記ガラス基板の第１面と第２面とを貫通ビアを介して電気的に連結する電気伝導性層であるコア分配パターン２４１と、前記コア分配パターンを覆うコア絶縁層２２３とを含む。
前記コア層２２は、その内部にコアビアを通じて電気伝導性層が形成され、ガラス基板２１を横切る電気的通路としての役割をし、比較的短い距離でガラス基板の上部と下部とを連結し、より速い電気的信号の伝達及び低損失の特性を有することができる。
前記コア分配パターン２４１は、前記ガラス基板の第１面２１３と第２面２１４とをコアビア２３を介して電気的に連結するパターンであって、具体的には、前記第１面２１３の少なくとも一部上に位置する電気伝導性層である第１面分配パターン２４１ａと、前記第２面２１４の少なくとも一部上に位置する電気伝導性層である第２面分配パターン２４１ｃと、前記第１面分配パターンと前記第２面分配パターンとを前記コアビア２３を介して互いに電気的に連結する電気伝導性層であるコアビア分配パターン２４１ｂとを含む。前記各電気伝導性層としては、例えば、銅めっき層が適用され得るが、これに限定されない。
前記コアビア２３は、前記第１面と接する第１開口部２３３；前記第２面と接する第２開口部２３４；及び前記第１開口部と前記第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部２３５；を含む。
前記ガラス基板２１は、上部及び下部にそれぞれ半導体素子部３０及びマザーボード１０を連結する中間役割及び仲介役割をし、前記コアビア２３は、これらの電気的信号を伝達する通路としての役割をするので、信号の伝逹を円滑にする。
前記第１面開口部の直径及び前記第２面開口部の直径のうち大きいもので測定した電気伝導性層の厚さは、コアビアのうち最小内径を有する部分上に形成された電気伝導性層の厚さと同じかそれより厚くてもよい。
前記コア分配層２４は、ガラス基板上に形成される電気伝導性層であって、ＡＳＴＭ Ｄ３３５９による付着力テスト（Ｃｒｏｓｓ Ｃｕｔ Ａｄｈｅｓｉｏｎ Ｔｅｓｔ）値が４Ｂ以上以上を満足することができ、具体的には５Ｂ以上を満足することができる。また、コア分配層２４である電気伝導性層は、前記ガラス基板に対して３Ｎ／ｃｍ以上の接着力を有することができ、４．５Ｎ／ｃｍ以上の接合力を有することができる。このような接合力の程度を満足する場合、パッケージング基板として適用するのに十分な基板－電気伝導性層間の接合力を有する。
前記第１面２１３上には上部層２６が位置する。
前記上部層２６は、上部分配層２５と、前記上部分配層上に位置する上面接続層２７とを含み、前記上部層２６の最上面は、半導体素子部の接続電極が直接当接し得る開口部が形成されたカバー層６０によって保護され得る。
前記上部分配層２５は、前記第１面上に位置する上部絶縁層２５３と、予め定められたパターンを有し、前記コア分配層２４とその少なくとも一部が電気的に連結される電気伝導性層として前記上部絶縁層に内蔵される上部分配パターン２５１とを含む。
前記上部絶縁層２５３としては、半導体素子やパッケージング基板に絶縁体層として適用するものであればいずれも適用可能であり、例えば、フィラーが含まれたエポキシ樹脂などが適用され得るが、これに限定されない。
前記絶縁体層は、コーティング層を形成して硬化する方式で形成されてもよく、未硬化又は半硬化状態でフィルム化された絶縁体フィルムを前記コア層にラミネートして硬化する方法で形成されてもよい。このとき、感圧ラミネーション方法などを適用すると、コアビア内部の空間にまで前記絶縁体が埋め込まれ、効率的な工程進行が可能である。また、複層の絶縁体層を積層して適用したときにも絶縁体層間の実質的な区分が難しい場合があり、複数の絶縁体層を上部絶縁層と総称する。また、コア絶縁層２２３及び上部絶縁層２５３には同一の絶縁材料が適用されてもよく、このとき、その境界が実質的に区分されない場合がある。
前記上部分配パターン２５１は、予め設定された形態で前記上部絶縁層２５３内に位置する電気伝導性層を意味し、例えば、ビルド－アップレイヤ方式で形成され得る。具体的には、絶縁体層を形成し、絶縁体層の不必要な部分を除去した後、銅めっきなどの方式で電気伝導性層を形成し、選択的に電気伝導性層のうち不必要な部分を除去した後、この電気伝導性層上に再び絶縁体層を形成し、再び不必要な部分を除去した後、めっきなどの方式で電気伝導性層を形成する方式を繰り返すことによって、意図するパターンで垂直又は水平方向に電気伝導性層が形成された上部分配パターン２５１を形成することができる。
前記上部分配パターン２５１は、コア層２２と半導体素子部３０との間に位置するので、半導体素子部３０への電気的信号の伝達が円滑に進められ、意図する複雑なパターンが十分に収容され得るように、少なくともその一部に微細パターンを含むように形成する。このとき、微細パターンの幅及び間隔は、それぞれ約４μｍ未満であってもよく、約３．５μｍ以下であってもよく、約３μｍ以下であってもよく、約２．５μｍ以下であってもよく、約１μｍ～約２．３μｍであってもよい。前記間隔は、互いに隣り合う微細パターン間の間隔であってもよい（以下、微細パターンに対する説明は同一である）。
上部分配パターン２５１に微細パターンが含まれるように形成するためには、具現例では、少なくとも二つ以上の方法を適用する。
その一つの方法は、パッケージング基板のガラス基板としてガラス基板２１を適用する。前記ガラス基板２１は、表面粗さ（Ｒａ）が１０オングストローム以下であって、相当平坦な表面特性を有することができ、その結果、微細パターンの形成に及ぼす支持体基板の表面モホロジーの影響を最小化することができる。
他の一つの方法は、前記絶縁体の特性に基づく。前記絶縁体の場合、レジンと共にフィラー成分を適用する場合が多いが、前記フィラーとしては、シリカ粒子などの無機系粒子が適用され得る。無機系粒子がフィラーとして絶縁体に適用される場合、この無機系粒子の大きさが微細パターンの形成有無に影響を及ぼし得るが、具現例で適用する絶縁体は、その平均直径が約１５０ｎｍ以下の粒子型フィラーを含み、具体的には、平均直径が約１ｎｍ～約１００ｎｍの粒子型フィラーを含む。このような特徴は、絶縁体に必要な物性を一定水準以上に維持しながら数マイクロメートル単位の幅を有する電気伝導性層の形成に絶縁体自体が及ぼす影響を最小化し、微細な表面モホロジーにより、その表面上に優れた付着力を有する微細パターンを形成することを促進する。
前記上面接続層２７は、前記上部分配パターン２５１とその少なくとも一部が電気的に連結され、前記上部絶縁層２５３に位置する上面連結パターン２７２と、前記半導体素子部３０と前記上面連結パターン２７２とを電気的に連結する上面接続電極２７１とを含む。前記上面連結パターン２７２は、上部絶縁層２５３の一面上に位置してもよく、少なくともその一部が上部絶縁層上に露出しながら埋め込まれていてもよい。例えば、前記上面連結パターンが前記上部絶縁層の一面上に位置する場合は、めっきなどの方式で前記上部絶縁層を形成することができ、前記上面連結パターンが、その一部が上部絶縁層上に露出しながら埋め込まれている場合は、銅めっき層などを形成した後、表面研磨、表面エッチングなどの方法で絶縁層又は電気伝導性層の一部が除去されたものであってもよい。
前記上面連結パターン２７２は、上記で説明した上部分配パターン２５１のように、微細パターンを少なくともその一部に含むことができる。このように微細パターンを含む上面連結パターン２７２は、より多数個の素子を狭い面積下でも電気的に連結できるようにし、素子間又は外部との電気的信号の連結をより円滑にし、より集積化されたパッケージングが可能である。
前記上面接続電極２７１は、前記半導体素子部３０と端子などで直接連結されてもよく、前記半導体素子部３０とソルダーボールなどの素子連結部５１を媒介して連結されてもよい。
前記パッケージング基板２０は、マザーボード１０とも連結される。前記マザーボード１０は、前記コア層２２の前記第２面２１４の少なくとも一部上に位置するコア分配層である第２面分配パターン２４１ｃとマザーボードの端子を介して直接連結されてもよく、前記第２面分配パターン２４１ｃとソルダーボールなどのボード連結部を媒介して電気的に連結されてもよい。また、前記第２面分配パターン２４１ｃは、前記コア層２２の下部に位置する下部層２９を媒介して前記マザーボード１０と連結されてもよい。
前記下部層２９は、下部分配層２９１及び下面接続層２９２を含む。
下部分配層２９１は、ｉ）前記第２面２１４とその少なくとも一部が接する下部絶縁層２９１ｂ；及びｉｉ）前記下部絶縁層に内蔵（埋設）され、予め定められたパターンを有するものであって、前記コア分配層とその少なくとも一部が電気的に連結される下部分配パターン２９１ａ；を含む。
下面接続層２９２は、ｉ）前記下面連結パターンと電気的に連結される下面接続電極２９２ａを含み、ｉｉ）前記下部分配パターンとその少なくとも一部が電気的に連結され、前記下部絶縁層の一面上に少なくともその一部が露出する下面連結パターン２９２ｂをさらに含むことができる。
前記下面連結パターン２９２ｂは、マザーボード１０と連結される部分であって、より効率的な電気的信号の伝達のために、前記上面連結パターン２７２と異なり、微細パターンより幅が広い非微細パターンで形成され得る。
前記半導体素子部３０と前記マザーボード１０との間に位置するパッケージング基板２０には、前記ガラス基板２１以外に、実質的に追加的な他の基板を適用しないことを発明の特徴の一つとする。
既存には、素子とマザーボードとを連結する間に、インターポーザと有機基板を共に積層して適用した。少なくとも二つの理由によってこのように多段の形態を適用したと把握されるが、その一つの理由は、素子の微細なパターンをマザーボードに直接接合させるにはスケール上の問題があるという点にあり、他の一つの理由は、接合過程で又は半導体装置の駆動過程で熱膨張係数の差による配線損傷の問題が発生し得るという点にある。具現例では、熱膨張係数が半導体素子と類似するガラス基板を適用し、ガラス基板の第１面及びその上部層に、素子の実装に十分な程度に微細なスケールを有する微細パターンを形成することによって、このような問題を解決した。
具現例において、前記コア分配層２４の電気伝導性層のうち薄いものの厚さは、前記上部層２６の電気伝導性層のうち薄いものの幅と同じかそれより厚くてもよい。このようにコア分配層２４の電気伝導性層のうち薄いものの厚さが前記上部層２６の電気伝導性層のうち薄いものの幅と同じかそれより厚い場合、素子とマザーボードとの間で電気的信号をより効率的に伝達することができる。
具現例において、前記コア分配層２４の電気伝導性層のうち薄いものの厚さは、前記上部層２６の電気伝導性層のうち薄いものの厚さ（Ｔｕｓ）と同じかそれより厚くてもよい。このようにコア分配層２４の電気伝導性層のうち薄いものの厚さが前記上部層２６の電気伝導性層のうち薄いものの厚さと同じかそれより厚い場合、素子とマザーボードとの間で電気的信号をより効率的に伝達することができる。
前記コアビア２３の最小内径での電気伝導性層の厚さは、前記上部層２６の電気伝導性層のうち薄いものの幅と同じかそれより厚くてもよい。このようにコアビアの最小内径での電気伝導性層の厚さが前記上部層の電気伝導性層のうち薄いものの幅と同じかそれより厚い場合、素子とマザーボードとの間で電気的信号をより効率的に伝達することができる。
前記コアビア２３の最小内径での電気伝導性層の厚さは、前記上部層２６の電気伝導性層のうち薄いものの厚さと同じかそれより厚くてもよい。このようにコアビアの最小内径での電気伝導性層の厚さが前記上部層の電気伝導性層のうち薄いものの厚さと同じかそれより厚い場合、素子とマザーボードとの間で電気的信号をより効率的に伝達することができる。
具現例において、コア分配パターン２４１の平均厚さは、前記上面連結パターン２７２のうち薄いものの幅（Ｗｕｓ）を基準にして約１倍乃至約２０倍厚くてもよく、約１倍乃至約１５倍厚くてもよい。また、コア分配パターン２４１の平均厚さは、前記上面連結パターン２７２のうち薄いものの幅（Ｗｕｓ）を基準にして約１倍乃至約１０倍厚くてもよく、約１倍乃至約８倍厚くてもよい。このような比率を有するコア分配パターン２４１を前記パッケージング基板に適用する場合、高度に集積化された素子から電気的信号がマザーボードに連結される過程をより効率化することができる。
具現例において、コア分配パターン２４１の平均厚さは、前記上面連結パターン２７２のうち薄いものの厚さ（Ｔｕｓ）を基準にして約０．７倍乃至約１２倍厚い厚さ（Ｔｃｖ）であってもよく、約１．０倍乃至約１０倍厚い厚さ（Ｔｃｖ）であってもよい。また、コア分配パターン２４１は、前記上面連結パターン２７２のうち薄いものの厚さ（Ｔｕｓ）を基準にして約１．１倍乃至約８倍厚い厚さ（Ｔｃｖ）を有してもよく、約１．１倍乃至約６倍厚い厚さ（Ｔｃｖ）を有してもよく、約１．１倍乃至約３倍厚い厚さ（Ｔｃｖ）を有してもよい。このような厚さの比率を示すコア分配パターン２４１を有する場合、高度に集積化された素子から電気的信号がマザーボードに連結される過程をより効率化することができる。
具現例において、前記コアビアの内径面上に位置するコア分配パターンであるコアビア分配パターン２４１ｂの平均厚さは、前記上面連結パターン２７２のうち薄いものの幅（Ｗｕｓ）を基準にして約１倍乃至約１２倍厚くてもよく、約１倍乃至約１０倍厚くてもよい。また、前記コアビア分配パターン２４１ｂの平均厚さは、前記上面連結パターン２７２のうち薄いものの幅（Ｗｕｓ）を基準にして約１倍乃至約８倍厚くてもよく、約１倍乃至約６倍厚くてもよい。このような平均厚さの比率を有するコアビア分配パターン２４１ｂを前記パッケージング基板に適用する場合、高度に集積化された素子から電気的信号がマザーボードに連結される過程をより効率化することができる。
前記コア分配パターン２４１は、図面に開示したように、コアビアの内径に一定の厚さで電気伝導性層が形成された形態で、その残りの部分には絶縁体層が充填されたものであってもよく、必要によって、コアビアの空間が余分の空間なしで電気伝導性層で充填されたものであってもよい。このようにコアビアの空間が電気伝導性層で充填された場合、コアビアパターンの幅は、内径面に近いコアビアパターンの一側から電気伝導性層の中央までの距離とする（以下、同一である）。
具現例において、コア分配パターン２４１のうち薄いものの厚さ（Ｔｃｖ）は、前記上面連結パターン２７２のうち薄いものの幅（Ｗｕｓ）を基準にして約０．８倍乃至約１０倍厚くてもよく、約０．８倍乃至約７倍厚くてもよい。また、コア分配パターン２４１のうち薄いものの厚さ（Ｔｃｖ）は、前記上面連結パターン２７２のうち薄いものの幅（Ｗｕｓ）を基準にして約０．９倍乃至約６倍厚い厚さ（Ｔｃｖ）であってもよく、約１倍乃至約４倍厚い厚さ（Ｔｃｖ）であってもよい。このような厚さの比率を有するコア分配パターン２４１を適用する場合、高度に集積化された素子から電気的信号がマザーボードに連結される過程をより効率化することができる。
具現例において、第２面分配パターン２４１ｃのうち厚いものは、前記上面連結パターン２７２のうち薄いものの厚さ（Ｔｕｓ）を基準にして約０．７倍乃至約２０倍厚い配線厚さ（Ｔｓｃ）を有してもよく、約０．７倍乃至約１５倍厚い配線厚さ（Ｔｓｃ）を有してもよい。また、第２面分配パターン２４１ｃは、前記上面連結パターン２７２のうち薄いものの厚さ（Ｔｕｓ）を基準にして約１倍乃至約１２倍厚い配線厚さ（Ｔｓｃ）を有してもよく、約１．１倍乃至約５倍厚い配線厚さ（Ｔｓｃ）を有してもよい。このような配線厚さを第２面分配パターン２４１ｃが有する場合、高度に集積化された素子から電気的信号がマザーボードに連結される過程をより効率化することができる。
具現例において、第２面分配パターン２４１ｃのうち厚いものの幅（Ｗｓｃ）は、前記上面連結パターン２７２のうち薄いものの幅（Ｗｕｓ）を基準にして約１倍乃至約２０倍厚くてもよく、約１倍乃至約１５倍厚くてもよい。また、第２面分配パターン２４１ｃのうち厚いものの幅（Ｗｓｃ）は、前記上面連結パターン２７２のうち薄いものの幅（Ｗｕｓ）を基準にして約２倍乃至約１０倍厚くてもよく、約２倍乃至約８倍厚くてもよい。このような比率を有する第２面分配パターン２４１ｃを適用する場合、高度に集積化された素子から電気的信号がマザーボードに連結される過程をより効率化することができる。
具現例において、前記下面連結パターン２９２ｂのうち厚いものの幅（Ｗｄｓ）は、前記上面連結パターン２７２のうち薄いものの幅（Ｗｕｓ）を基準にして約１倍乃至約２０倍厚くてもよく、約１倍乃至約１５倍厚くてもよい。また、前記下面連結パターン２９２ｂのうち厚いものの幅（Ｗｄｓ）は、前記上面連結パターン２７２のうち薄いものの幅（Ｗｕｓ）を基準にして約２倍乃至約１０倍厚くてもよく、約２倍乃至約８倍厚くてもよい。このような幅の比率を有する下面連結パターン２９２ｂを適用する場合、高度に集積化された素子から電気的信号がマザーボードに連結される過程をより効率化することができる。
具現例において、前記下面接続電極２９２ａのうち厚いものの幅（図示せず）は、前記上面連結パターン２７２のうち薄いものの幅（Ｗｕｓ）を基準にして約０．７倍乃至約３０倍厚くてもよく、約０．８倍乃至約２０倍厚くてもよい。前記下面接続電極２９２ａのうち厚いものの幅（図示せず）は、前記上面連結パターン２７２のうち薄いものの幅（Ｗｕｓ）を基準にして約１倍乃至約１５倍厚くてもよく、約１倍乃至約１０倍厚くてもよい。具現例において、前記下面連結パターン２９２ｂは、少なくとも一部が前記上面連結パターン２７２のうち薄いものの厚さ（Ｔｕｓ）を基準にして約０．７倍乃至約３０倍の厚さ（Ｔｄｓ）を有してもよく、約１倍乃至約２５倍広い厚さ（Ｔｄｓ）を有してもよく、約１．５倍乃至約２０倍広い厚さ（Ｔｄｓ）を有してもよい。このような幅の比率を有する下面接続電極２９２ａを適用する場合、高度に集積化された素子から電気的信号がマザーボードに連結される過程をより効率化することができる。
前記半導体装置１００は、相当薄い厚さを有するパッケージング基板２０を有するので、前記半導体装置の全体的な厚さを薄くすることができ、微細パターンを適用することによって、より狭い面積でも意図する電気的な連結パターンを配置することができる。具体的には、前記パッケージング基板の厚さは、約２０００μｍ以下であってもよく、約１５００μｍ以下であってもよく、約９００μｍであってもよい。また、前記パッケージング基板の厚さは、約１２０μｍ以上であってもよく、約１５０μｍ以上であってもよい。前記パッケージング基板は、上記で説明した特徴により、比較的薄い厚さでも素子とマザーボードとを電気的に且つ構造的に安定するように連結し、半導体装置の小型化及び薄膜化により寄与することができる。
前記パッケージング基板２０の上面を基準にして約１００μｍ×１００μｍの大きさに切断したものの抵抗値は、約２．６×１０－６Ω以上であってもよく、約３．６×１０－６Ω以上であってもよく、約２０．６×１０－６Ω以上であってもよい。前記パッケージング基板の抵抗値は、約２７．５×１０－６Ω以下であってもよく、約２５．８×１０－６Ω以下であってもよく、約２４．１×１０－６Ω以下であってもよい。例示的に、前記抵抗値は、上記で説明した一定の大きさに切断したものの上部層の電気伝導性層と下部層の電気伝導性層との間の抵抗を測定したものであって、コアビアパターンにより、前記上部層の電気伝導性層と下部層の電気伝導性層とが互いに連結されて測定された抵抗値である。前記抵抗値は、下記の実験例に記載した方法で測定することができる。前記抵抗値を満足するパッケージング基板は、電気的信号を外部に容易に伝達することができる。
図６乃至図８は、実施例に係るパッケージング基板の製造過程を断面で説明するフローチャートである。以下では、図６乃至図８を参照して、更に他の具現例に係るパッケージング基板の製造方法を説明する。
具現例のパッケージング基板の製造方法は、ガラス基板の第１面及び第２面の予め定められた位置に欠陥を形成する準備ステップ；エッチング液を前記欠陥が形成されたガラス基板に加えて、コアビアが形成されたガラス基板を設けるエッチングステップ；前記コアビアが形成されたガラス基板の表面をめっきすることによって電気伝導性層であるコア分配層を形成し、コア層を製造するコア層製造ステップ；及び前記コア層の一面上に、絶縁層で覆われた電気伝導性層である上部分配層を形成する上部層製造ステップ；を含み、上記で説明したパッケージング基板を製造する。
前記コア層製造ステップは、前記コアビアが形成されたガラス基板の表面に、アミン基を有するナノ粒子を含む有・無機複合プライマー層を形成し、前処理されたガラス基板を設ける前処理過程；及び前記前処理されたガラス基板に金属層をめっきするめっき過程；を含むことができる。
前記コア層製造ステップは、前記コアビアが形成されたガラス基板の表面にスパッタリングを通じて金属含有プライマー層を形成し、前処理されたガラス基板を設ける前処理過程；及び前記前処理されたガラス基板に金属層をめっきするめっき過程；を含むことができる。
前記コア層製造ステップと前記上部層製造ステップとの間には絶縁層形成ステップがさらに含まれ得る。
前記絶縁層形成ステップは、絶縁体フィルムを前記コア層上に位置させた後、感圧ラミネートを行うことによってコア絶縁層を形成するステップであってもよい。
以下では、パッケージング基板の製造方法をより詳細に説明する。
１）準備ステップ（ガラス欠陥形成過程）：平坦な第１面及び第２面を有するガラス基板２１ａを準備し、コアビアの形成のために予め定められた位置のガラス表面に欠陥（溝、２１ｂ）を形成する。前記ガラス基板としては、電子装置の基板などに適用されるガラス基板が適用されてもよく、例えば、無アルカリガラス基板などが適用され得るが、これに限定されない。市販の製品として、コーニング社、ショット社、ＡＧＣなどの製造社で製造した製品が適用され得る。前記欠陥（溝）の形成時には、機械的なエッチング、レーザー照射などの方式が適用され得る。
２）エッチングステップ（コアビア形成ステップ）：欠陥（溝、２１ｂ）が形成されたガラス基板２１ａは、物理的又は化学的なエッチング過程を通じてコアビア２３を形成する。エッチング過程で、ガラス基板の欠陥部分にビアを形成すると同時に、ガラス基板２１ａの表面も同時にエッチングされ得る。このようなガラス表面のエッチングを防止するために、マスキングフィルムなどを適用することもできるが、マスキングフィルムを適用して除去する過程の煩雑さなどを考慮した上で、欠陥のあるガラス基板自体をエッチングすることができ、この場合、最初のガラス基板の厚さよりも、コアビアを有するガラス基板の厚さが多少薄くなってもよい。
３－１）コア層製造ステップ：ガラス基板上に電気伝導性層２１ｄを形成する。前記電気伝導性層としては、代表的に銅金属を含む金属層が適用され得るが、これに限定されない。
ガラスの表面（ガラス基板の表面及びコアビアの表面を含む）及び銅金属の表面は、その性質が異なることから付着力が劣る方である。具現例では、ドライ方式とウェット方式の二つの方法でガラス表面と金属との間の付着力を向上させた。
ドライ方式は、スパッタリングを適用する方式、すなわち、金属スパッタリングでガラス表面及びコアビアの内径にシード層２１ｃを形成する方式である。前記シード層の形成時には、チタン、クロム、ニッケルなどの異種金属が銅などと共にスパッタリングされてもよく、この場合、ガラスの表面モホロジーと金属粒子とが相互作用するアンカー効果などによってガラス－金属付着力が向上すると考えられる。
ウェット方式は、プライマー処理をする方式であって、アミンなどの官能基を有する化合物質で前処理をすることによってプライマー層２１ｃを形成する方式である。意図する付着力の程度によってシランカップリング剤で前処理をした後、アミン官能基を有する化合物又は粒子でプライマー処理をすることができる。上記でも言及したように、具現例の支持体基板は、微細パターンを形成できる程度の高性能であることを必要とし、これは、プライマー処理後にも維持されなければならない。よって、このようなプライマーがナノ粒子を含む場合は、平均直径が１５０ｎｍ以下の大きさを有するナノ粒子が適用されることが好ましく、例えば、アミン基を有する粒子としてはナノ粒子が適用されることが好ましい。前記プライマー層は、例示的にＭＥＣ社のＣＺシリーズなどで製造する接合力改善剤が適用されることによって形成され得る。
前記シード層／プライマー層２１ｃにおいては、電気伝導性層の形成が不必要な部分を除去した状態で又は除去していない状態で選択的に電気伝導性層が金属層を形成することができる。また、前記シード層／プライマー層２１ｃは、電気伝導性層の形成が必要な部分又は不必要な部分を選択的に金属めっきに活性化された状態又は不活性化された状態で処理し、以降の工程を進めることができる。例えば、前記活性化又は不活性化処理としては、一定の波長のレーザーなどの光照射処理、薬品処理などが適用され得る。金属層の形成時には、半導体素子の製造に適用される銅めっき方法などが適用され得るが、これに限定されない。
前記金属めっき時に、めっき液の濃度、めっき時間、適用する添加剤の種類などの多くの変数を調節し、形成される電気伝導性層の厚さを調節することができる。
前記コア分配層の一部が不必要である場合は除去されてもよく、シード層が一部除去されたり不活性化処理された後で金属めっきを進めることによって、予め定められたパターンで電気伝導性層を形成し、コア分配層のエッチング層２１ｅが形成されてもよい。
３－２）絶縁層形成ステップ：コアビアは、前記電気伝導層であるコア分配層の形成後、絶縁層で空のスペースを埋める絶縁層形成ステップを経ることができる。このとき、絶縁層としては、フィルム形態で製造されたものが適用されてもよく、例えば、感圧ラミネーション方法などによるフィルム形態の絶縁層が適用されてもよい。このように感圧ラミネートを進めると、絶縁層が前記コアビア内部の空のスペースにまで十分に埋め込まれ、ボイドの形成がないコア絶縁層を形成することができる。
４）上部層製造ステップ：コア層上に上部絶縁層及び上部分配パターンを含む上部分配層を形成するステップである。上部絶縁層は、絶縁層２３ａを形成する樹脂組成物をコーティングしたり、絶縁フィルムを積層する方式で形成されてもよく、簡便には絶縁フィルムを積層する方式で形成されることが好ましい。絶縁フィルムの積層は、絶縁フィルムをラミネートして硬化する過程で進められ得るが、このとき、感圧ラミネーション方法を適用すると、コアビアの内部に電気伝導性層が形成されていない層などにも絶縁樹脂が十分に埋め込まれ得る。前記上部絶縁層の場合も、ガラス基板と少なくともその一部で直接当接し、その結果、十分な付着力を有するものを適用する。具体的には、前記ガラス基板及び前記上部絶縁層は、ＡＳＴＭ Ｄ３３５９による付着力テスト値が４Ｂ以上を満足する特性を有することが好ましい。
上部分配パターンは、前記絶縁層２３ａを形成し、予め定められたパターンで電気伝導性層２３ｃを形成し、不必要な部分をエッチングした後、電気伝導性層のエッチング層２３ｄを形成する過程を繰り返すことによって形成されてもよく、絶縁層を挟んで隣り合うように形成される電気伝導性層の場合は、絶縁層にブラインドビア２３ｂを形成した後、めっき工程を進める方式で形成されてもよい。ブラインドビアの形成時には、レーザーエッチング、プラズマエッチングなどの乾式エッチング方式、マスキング層及びエッチング液を用いた湿式エッチング方式などが適用され得る。
５）上面接続層及びカバー層形成ステップ：上面連結パターン及び上面接続電極も、上部分配層の形成と類似する過程で形成され得る。具体的には、上面連結パターン及び上面接続電極は、絶縁層２３ｅに絶縁層のエッチング層２３ｆを形成し、これに再び電気伝導性層２３ｇを形成した後、電気伝導性層のエッチング層２３ｈを形成する方式などで形成され得るが、エッチングの方式を適用することなく、電気伝導性層のみを選択的に形成する方法で形成されてもよい。カバー層は、上面接続電極に対応する位置に開口部（図示せず）が形成されることによって上面接続電極が露出し、素子連結部又は素子の端子などと直接連結できるように形成され得る。
６）下面接続層及びカバー層形成ステップ：上記で説明した上面接続層及びカバー層形成ステップと類似する方式で下部分配層及び／又は下面接続層を形成し、選択的にカバー層（図示せず）を形成することができる。
以下では、具体的な実施例を通じて本発明をより具体的に説明する。下記の実施例は、本発明の理解を促進するための例示に過ぎなく、本発明の範囲がこれに限定されるのではない。
＜製造例１－パッケージング基板の製造＞
１）準備ステップ（ガラス欠陥形成過程）：平坦な第１面及び第２面を有するガラス基板２１ａを準備し、コアビアの形成のために予め定められた位置のガラス表面に欠陥（溝、２１ｂ）を形成した。前記ガラスとしては、ホウケイ酸ガラス（コーニング社）を適用した。前記欠陥（溝）の形成時には、機械的なエッチング及びレーザー照射方式が適用された。
２）エッチングステップ（コアビア形成ステップ）：欠陥（溝、２１ｂ）が形成されたガラス基板２１ａは、物理的又は化学的なエッチング過程を通じてコアビア２３を形成した。
３－１）コア層製造ステップ：ガラス基板上に電気伝導性層２１ｄを形成した。前記電気伝導性層としては、銅金属を含む金属層が適用された。ドライ方式とウェット方式の二つの方法で前記ガラス基板の表面と金属層との間の付着力を向上させた。前記ドライ方式は、スパッタリングを適用する方式、すなわち、金属スパッタリングでガラス表面及びコアビアの内径にシード層２１ｃを形成する方式である。前記シード層の形成時に、チタン、クロム、及びニッケルのうちいずれか一つ以上の異種金属が銅などと共にスパッタリングされた。前記ウェット方式は、プライマー処理をする方式であって、アミンなどの官能基を有する化合物質で前処理をすることによってプライマー層２１ｃを形成する方式である。シランカップリング剤で前処理をした後、アミン官能基を有する化合物又は粒子でプライマー処理をした。このようなプライマーとしては、平均直径が１５０ｎｍ以下の大きさを有するナノ粒子が適用され、アミン基を有する粒子としてはナノ粒子が適用された。前記プライマー層は、ＭＥＣ社のＣＺシリーズで製造する接合力改善剤が適用されることによって形成された。
前記シード層／プライマー層２１ｃは、電気伝導性層の形成が必要な部分又は不必要な部分を選択的に金属めっきに活性化された状態又は不活性化された状態で処理した。前記活性化又は不活性化処理としては、一定の波長のレーザーなどの光照射処理、薬品処理などが適用された。金属層の形成時には、半導体素子の製造に適用される銅めっき方法が適用された。
前記シード層が一部除去されたり不活性化処理された後で金属めっきを進めることによって、予め定められたパターンで電気伝導性層を形成し、コア分配層のエッチング層２１ｅを形成した。
３－２）絶縁層形成ステップ：前記電気伝導層であるコア分配層の形成後、絶縁層で空のスペースを埋める絶縁層形成ステップを進めた。このとき、絶縁層としては、フィルム形態で製造されたものが適用され、感圧ラミネーション方法などによるフィルム形態の絶縁層が適用された。
４）上部層製造ステップ：コア層上に上部絶縁層及び上部分配パターンを含む上部分配層を形成するステップを進めた。上部絶縁層は、絶縁フィルムを積層する方式で形成され、絶縁フィルムをラミネートして硬化する過程で形成された。前記上部絶縁層の場合も、ガラス基板と少なくともその一部で直接当接し、その結果、十分な付着力を有するものを適用した。具体的には、前記ガラス基板及び前記上部絶縁層としては、ＡＳＴＭ Ｄ３３５９による付着力テスト値が４Ｂ以上を満足する特性を有するものを適用した。
上部分配パターンは、前記絶縁層２３ａを形成し、予め定められたパターンで電気伝導性層２３ｃを形成し、不必要な部分をエッチングした後、電気伝導性層のエッチング層２３ｄを形成する過程を繰り返すことによって形成された。絶縁層を挟んで隣り合うように形成される電気伝導性層の場合は、絶縁層にブラインドビア２３ｂを形成した後、めっき工程を進める方式で形成された。ブラインドビアの形成時には、レーザーエッチング、プラズマエッチングなどの乾式エッチング方式、マスキング層及びエッチング液を用いた湿式エッチング方式などが適用された。
５）上面接続層及びカバー層形成ステップ：絶縁層２３ｅに絶縁層のエッチング層２３ｆを形成し、これに再び電気伝導性層２３ｇを形成した後、電気伝導性層のエッチング層２３ｈを形成する方式で進めた。カバー層は、上面接続電極に対応する位置に開口部（図示せず）が形成されることによって上面接続電極が露出し、素子連結部又は素子の端子などと直接連結できるように形成された。
このとき、前記３－１）ステップで形成されたコアビア内の電気伝導性層のうち薄いものの厚さ（Ｔｃｖ）と、前記４）及び５）ステップで形成された上部分配パターン及び上面接続層の電気伝導性層のパターンのうち薄いものの幅（Ｗｕｓ）との比が１：１になるようにし、前記厚さ（Ｔｃｖ）と、前記４）及び５）ステップで形成された上部分配パターン及び上面接続層の電気伝導性層のパターンのうち薄いものの厚さ（Ｔｕｓ）との比が１：０．７になるようにした。
６）下面接続層及びカバー層形成ステップ；上記で説明した上面接続層及びカバー層形成ステップと類似する方式で下部分配層及び／又は下面接続層を形成し、選択的にカバー層（図示せず）を形成することによってパッケージング基板を製造した。
前記方法で製造されたパッケージング基板２０は、
互いに向かい合う第１面及び第２面を有するガラス基板２１と、前記ガラス基板を厚さ方向に貫通する多数のコアビア２３と、前記ガラス基板又はコアビアの表面上に位置し、少なくともその一部が前記コアビアを介して前記第１面と前記第２面上の電気伝導性層を電気的に連結する電気伝導性層が位置するコア分配層２４とを含むコア層；及び
前記第１面上に位置し、前記コア分配層と外部の半導体素子部とを電気的に連結する電気伝導性層を含む上部層２６を含み、
前記上部層は、上部分配層２５及び前記上部分配層上に位置する上面接続層２７を含み、
前記上部分配層は、前記第１面上に位置する上部絶縁層２５３；及び予め定められたパターンを有し、前記コア分配層２４とその少なくとも一部が電気的に連結される電気伝導性層として前記上部絶縁層に内蔵される上部分配パターン２５１；を含み、
前記コアビアは、前記第１面と接する第１開口部２３３；前記第２面と接する第２開口部２３４；及び前記第１開口部と前記第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部２３５；を含み、
前記コア分配層の電気伝導性層のうち薄いものの厚さ（Ｔｃｖ）と、前記上部層の電気伝導性層のうち薄いものの幅（Ｗｕｓ）との比は１：１で、
前記コア分配層の電気伝導性層のうち薄いものの厚さ（Ｔｃｖ）と、前記上部層の電気伝導性層のうち薄いものの厚さ（Ｔｕｓ）との比は０．７：１である。
＜製造例２－パッケージング基板の製造＞
前記製造例１のパッケージング基板において、コア分配層の電気伝導性層のうち薄いものの厚さ（Ｔｃｖ）と、上部層の電気伝導性層のうち薄いものの幅（Ｗｕｓ）との比が１２：１になるようにし、
コア分配層の電気伝導性層のうち薄いものの厚さ（Ｔｃｖ）と、上部層の電気伝導性層のうち薄いものの厚さ（Ｔｕｓ）との比が１２：１になるようにしたことを除いては、前記製造例１と同一にして半導体装置を製造した。
＜製造例３－パッケージング基板の製造＞
前記製造例１のパッケージング基板において、コア分配層の電気伝導性層のうち薄いものの厚さ（Ｔｃｖ）と、上部層の電気伝導性層のうち薄いものの厚さ（Ｔｕｓ）との比が０．５：１になるようにしたことを除いては、前記製造例１と同一にして半導体装置を製造した。
＜製造例４－パッケージング基板の製造＞
前記製造例１のパッケージング基板において、コア分配層の電気伝導性層のうち薄いものの厚さ（Ｔｃｖ）と、上部層の電気伝導性層のうち薄いものの幅（Ｗｕｓ）との比が１２：１になるようにし、
コア分配層の電気伝導性層のうち薄いものの厚さ（Ｔｃｖ）と、上部層の電気伝導性層のうち薄いものの厚さ（Ｔｕｓ）との比が１３：１になるようにしたことを除いては、前記製造例１と同一にして半導体装置を製造した。
＜実験例－電気的特性の測定＞
前記製造例１乃至製造例４のパッケージング基板の上面を基準にして１００μｍ×１００μｍの大きさに切断し、その電気的特性のうち抵抗値を比抵抗測定機を通じて測定し、前記厚さ（Ｔｃｖ、Ｔｕｓ）及び幅（Ｗｕｓ）条件以外の他の条件は同一にし、その結果を表１に示した。

Figure 0007293360000001
Ｔｃｖ：コア分配層の電気伝導性層のうち薄いものの厚さ、Ｗｕｓ：上部層の電気伝導性層のうち薄いものの幅
Ｔｕｓ：上部層の電気伝導性層のうち薄いものの厚さ
前記表１を参照すると、パッケージング基板において、コア分配層の電気伝導性層のうち薄いものの厚さ（Ｔｃｖ）と、上部層の電気伝導性層のうち薄いものの幅（Ｗｕｓ）との比が１：１～１２：１で、前記厚さ（Ｔｃｖ）と、上部層の電気伝導性層のうち薄いものの厚さ（Ｔｕｓ）との比が０．７：１～１２：１である製造例１及び製造例２は、３．６×１０－６Ω～２０．６×１０－６Ωの良好な抵抗値を示した。このような特徴を有するパッケージング基板は、その上側又は下側に配置された素子に電気的信号を十分に円滑に伝達できると判断される。
具現例のパッケージング基板は、ガラス基板が有する寄生素子を形成することなく、薄く且つ十分な強度を有する基板支持体としての役割を果たせるなどの優れた特性と共に、ガラス基板内に適切な幅及び厚さで電気伝導性層を形成し、効率的な信号の伝達を誘導するなどの優れた特性を活用する。
ガラス基板に形成されたコアビアの直径が過度に小さい場合は、その内部に電気伝導性層を十分に形成することが難しくなるおそれがあり、パッケージング基板の上下部の電気的信号が十分に円滑に伝達されないおそれがある。
コアビアの直径が過度に大きい場合は、その内部を電気伝導性層で全て充填することが不必要であるか、ボイドが容易に形成され得る。また、過度に大きい直径のコアビアを高い密度で形成する場合、ガラス基板自体の機械的な物性を一定水準以上に維持することが難しくなり得る。
このような各特性を考慮した上で、効率的な電気的信号の伝達のためには、コア分配層の電気伝導性層のうち薄いものの厚さ（Ｔｃｖ）と、上部層の電気伝導性層のうち薄いものの幅（Ｗｕｓ）との比が１：１～１２：１で、前記厚さ（Ｔｃｖ）と、上部層の電気伝導性層のうち薄いものの厚さ（Ｔｕｓ）との比が０．７：１～１２：１であることが好ましいと考えられる。
以上では、具現例の好ましい実施例に対して詳細に説明したが、具現例の権利範囲は、これに限定されるのではなく、次の特許請求の範囲で定義している具現例の基本概念を用いた当業者の多くの変形及び改良形態も具現例の権利範囲に属する。
１００：半導体装置 １０：マザーボード
３０：半導体素子部 ３２：第１半導体素子
３４：第２半導体素子 ３６：第３半導体素子
２０：パッケージング基板 ２２：コア層
２２３：コア絶縁層 ２１、２１ａ：ガラス基板
２１３：第１面 ２１４：第２面
２３：コアビア ２３３：第１開口部
２３４：第２開口部 ２３５：最小内径部
２４：コア分配層 ２４１：コア分配パターン
２４１ａ：第１面分配パターン ２４１ｂ：コアビア分配パターン
２４１ｃ：第２面分配パターン ２６：上部層
２５：上部分配層 ２５１：上部分配パターン
２５２：ブラインドビア ２５３：上部絶縁層
２７：上面接続層 ２７１：上面接続電極
２７２：上面連結パターン ２９：下部層
２９１：下部分配層 ２９１ａ：下部分配パターン
２９１ｂ：下部絶縁層 ２９２：下面接続層
２９２ａ：下面接続電極 ２９２ｂ：下面連結パターン
５０：連結部 ５１：素子連結部
５２：ボード連結部 ６０：カバー層
２１ｂ：ガラス欠陥 ２１ｃ：シード層、プライマー層
２１ｄ：コア分配層 ２１ｅ：コア分配層のエッチング層
２３ａ：絶縁層 ２３ｂ：絶縁層のエッチング層
２３ｃ：電気伝導性層 ２３ｄ：電気伝導性層のエッチング層
２３ｅ：絶縁層 ２３ｆ：絶縁層のエッチング層
２３ｇ：電気伝導性層 ２３ｈ：電気伝導性層のエッチング層

Claims (5)

  1. １以上の半導体素子が位置する半導体素子部；前記半導体素子と電気的に連結されるパッケージング基板；及び前記パッケージング基板と電気的に連結され、前記半導体素子に外部の電気的信号を伝達し、前記半導体素子を互いに連結するマザーボード；を含み、
    前記パッケージング基板は、コア層、及び前記コア層上に位置する上部層を含み、
    前記コア層は、ガラス基板及びコアビアを含み、
    前記ガラス基板は、互いに向かい合う第１面及び第２面を有し、
    前記コアビアは、前記ガラス基板を厚さ方向に貫通するものであって、多数個配置され、
    前記コア層は、前記ガラス基板又はコアビアの表面上に位置するコア分配層を含み、
    前記コア分配層は、少なくともその一部が前記コアビアを介して前記第１面上の電気伝導性層と前記第２面上の電気伝導性層とを電気的に連結し、
    前記コア分配層は、前記ガラス基板の第１面と第２面とを前記コアビアを介して電気的に連結する電気伝導性層であるコア分配パターンと、前記コア分配パターンを覆うコア絶縁層とを含み、
    前記コア絶縁層は、平均直径が１ｎｍ～約１００ｎｍの粒子型フィラーを含み、
    前記上部層は、前記第１面上に位置し、前記コア分配層と外部の半導体素子部とを電気的に連結する電気伝導性層を含み、
    前記コア分配層の電気伝導性層のうち薄いものの厚さは、前記上部層の電気伝導性層のうち薄いものの幅と同じがそれより厚く、
    前記コアビアは、前記第１面と接する第１開口部と、前記第２面と接する第２開口部と、前記第１開口部と前記第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部を含み、
    前記最小内径部での電気伝導性層の厚さは、前記上部層の電気伝導性層のうち薄いものの幅と同じかそれより厚い、半導体装置。
  2. 前記コア分配層の電気伝導性層のうち薄いものの厚さは、前記上部層の電気伝導性層のうち薄いものの幅を基準にして約１倍乃至約１２倍厚い、請求項１に記載の半導体装置。
  3. 上部絶縁層及び上部分配パターンを含み、
    前記上部絶縁層は、前記第１面上に位置する絶縁層で、
    前記上部分配パターンは、前記コア分配層とその少なくとも一部が電気的に連結される電気伝導性層で、
    前記上部分配パターンは、前記上部絶縁層に内蔵され、
    前記上部分配パターンは、少なくともその一部に微細パターンを含み、
    前記微細パターンは、幅が約４μｍ未満で、互いに隣り合う微細パターン間の間隔が約４μｍ未満であるものを含む、請求項１に記載の半導体装置。
  4. 第２面分配パターンは、前記第２面上に位置する電気伝導性層で、
    前記第２面分配パターンのうち厚いものの幅は、前記上部層の電気伝導性層のうち薄いものの幅の約１倍乃至約２０倍である、請求項１に記載の半導体装置。
  5. コア層、及び前記コア層上に位置する上部層を含み、
    前記コア層は、ガラス基板及びコアビアを含み、
    前記ガラス基板は、互いに向かい合う第１面及び第２面を有し、
    前記コアビアは、前記ガラス基板を厚さ方向に貫通するものであって、多数個配置され、
    前記コア層は、前記ガラス基板又はコアビアの表面上に位置するコア分配層を含み、
    前記コア分配層は、少なくともその一部が前記コアビアを介して前記第１面上の電気伝導性層と前記第２面上の電気伝導性層とを電気的に連結し、
    前記コア分配層は、前記ガラス基板の第１面と第２面とを前記コアビアを介して電気的に連結する電気伝導性層であるコア分配パターンと、前記コア分配パターンを覆うコア絶縁層とを含み、
    前記コア絶縁層は、平均直径が１ｎｍ～約１００ｎｍの粒子型フィラーを含み、
    前記上部層は、前記第１面上に位置し、前記コア分配層と外部の半導体素子部とを電気的に連結する電気伝導性層を含み、
    前記コア分配層の電気伝導性層のうち薄いものの厚さは、前記上部層の電気伝導性層のうち薄いものの幅と同じかそれより厚く、
    前記コアビアは、前記第１面と接する第１開口部と、前記第２面と接する第２開口部と、前記第１開口部と前記第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部を含み、
    前記最小内径部での電気伝導性層の厚さは、前記上部層の電気伝導性層のうち薄いものの幅と同じかそれより厚い、パッケージング基板。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017005174A (ja) 2015-06-12 2017-01-05 凸版印刷株式会社 配線回路基板、半導体装置、配線回路基板の製造方法および半導体装置の製造方法
JP2017112209A (ja) 2015-12-16 2017-06-22 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP2017216398A (ja) 2016-06-01 2017-12-07 凸版印刷株式会社 ガラス回路基板
JP2018107423A (ja) 2016-12-27 2018-07-05 大日本印刷株式会社 有孔基板、有孔基板を備える実装基板及び有孔基板の製造方法
JP2018160697A (ja) 2018-07-06 2018-10-11 大日本印刷株式会社 貫通電極基板
JP2018163986A (ja) 2017-03-24 2018-10-18 大日本印刷株式会社 貫通電極基板及びその製造方法
JP2018174190A (ja) 2017-03-31 2018-11-08 大日本印刷株式会社 貫通電極基板およびその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4605184B2 (ja) * 1999-08-25 2011-01-05 日立化成工業株式会社 配線接続材料及びそれを用いた配線板製造方法
JP4092890B2 (ja) * 2001-05-31 2008-05-28 株式会社日立製作所 マルチチップモジュール
US20040107569A1 (en) * 2002-12-05 2004-06-10 John Guzek Metal core substrate packaging
JP4840245B2 (ja) * 2007-04-27 2011-12-21 株式会社日立製作所 マルチチップモジュール
CN102947931A (zh) * 2010-03-03 2013-02-27 佐治亚技术研究公司 无机中介片上的贯通封装过孔（tpv）结构及其加工方法
JP5855905B2 (ja) * 2010-12-16 2016-02-09 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP6083152B2 (ja) * 2012-08-24 2017-02-22 ソニー株式会社 配線基板及び配線基板の製造方法
JP2014127701A (ja) * 2012-12-27 2014-07-07 Ibiden Co Ltd 配線板及びその製造方法
JP2014139963A (ja) * 2013-01-21 2014-07-31 Ngk Spark Plug Co Ltd ガラス基板の製造方法
KR101468680B1 (ko) 2013-05-09 2014-12-04 (주)옵토레인 인터포저 기판의 관통전극 형성 방법 및 인터포저 기판을 포함하는 반도체 패키지
CN106165088B (zh) 2014-01-31 2019-03-01 康宁股份有限公司 提供用于使半导体芯片相互连接的中介基板的方法和设备
JP6429647B2 (ja) * 2015-01-26 2018-11-28 ルネサスエレクトロニクス株式会社 半導体装置
JP6596906B2 (ja) * 2015-04-30 2019-10-30 大日本印刷株式会社 貫通電極基板並びに貫通電極基板を用いたインターポーザ及び半導体装置
US10580725B2 (en) * 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
JP6871095B2 (ja) 2017-07-14 2021-05-12 株式会社ディスコ ガラスインターポーザの製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017005174A (ja) 2015-06-12 2017-01-05 凸版印刷株式会社 配線回路基板、半導体装置、配線回路基板の製造方法および半導体装置の製造方法
JP2017112209A (ja) 2015-12-16 2017-06-22 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP2017216398A (ja) 2016-06-01 2017-12-07 凸版印刷株式会社 ガラス回路基板
JP2018107423A (ja) 2016-12-27 2018-07-05 大日本印刷株式会社 有孔基板、有孔基板を備える実装基板及び有孔基板の製造方法
JP2018163986A (ja) 2017-03-24 2018-10-18 大日本印刷株式会社 貫通電極基板及びその製造方法
JP2018174190A (ja) 2017-03-31 2018-11-08 大日本印刷株式会社 貫通電極基板およびその製造方法
JP2018160697A (ja) 2018-07-06 2018-10-11 大日本印刷株式会社 貫通電極基板

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