JP6272961B2 - Ｉｉｉ−ｖ族半導体装置の導電性の改善 - Google Patents

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Description

本願は、全般に、半導体装置および関連する製造方法に関する。本発明は、特に、III-V族半導体装置の各種態様における導電性の改善に関する。
図1には、一例として、高電子移動度トランジスタ（HEMT）装置100を示す。一例としての図1のHEMTは、ゲート電極102、ソース電極103、およびドレイン電極104を有する。ゲート、ソース、およびドレイン電極102-104は、通常、銅（Cu）、金（Au）、タングステン（W）、チタン（Ti）、タンタル（Ta）、白金（Pt）、ニッケル（Ni）、コバルト（Co）、ロジウム（Rh）、ルテニウム（Ru）、パラジウム（Pd）、ハフニウム（Hf）、ジルコニウム（Zr）、アルミニウム（Al）、もしくはこれらの組み合わせのような金属もしくは金属合金、窒化チタン（TiN）、窒化タングステン（WN）、窒化タンタル（TaN）、もしくはこれらの組み合わせのような金属窒化物、ケイ化チタン（TiSi）、ケイ化タングステン（WSi）、ケイ化タンタル（TaSi）、ケイ化コバルト（CoSi）、ケイ化白金（PtSi）、ケイ化ニッケル（NiSi）、もしくはこれらの組み合わせのような金属ケイ化物、ケイ窒化チタン（TiSiN）、ケイ窒化タンタル（TaSiN）、もしくはこれらの組み合わせのような金属ケイ窒化物、炭化チタン（TiC）、炭化ジルコニア（ZrC）、炭化タンタル（TaC）、炭化ハフニウム（HfC）、炭化アルミニウム（AlC）、もしくはこれらの組み合わせのような金属炭化物、または炭窒化タンタル（TaCN）、炭窒化チタン（TiCN）、もしくはこれらの組み合わせのような金属炭窒化物で構成される。他の実施例において、導電性金属酸化物（例えばルテニウム酸化物）のような他の適当な材料を使用しても良い。
接触金属層105は、ソースおよびドレイン電極103、104の下側に成膜される。接触金属層105は、下側の半導体「スタック」106に物理的接触を提供し、金属ソース／ドレイン電極103、104と、半導体スタック106の間の物理的な界面として機能する。キャップ層107は、（例えば、変性的に）高ドープされた半導体層である。MOSFET装置のシリサイドと同様、高ドープ化キャップ層107は、半導体材料上の金属電極の構成に関連する電気抵抗を抑制／最小化する機能を有する。
キャップ層107の下側には、エッチング停止層108がある。HEMTの構成の間、半導体スタック106は、基板層112上にバッファ層111を形成することにより構成される。次に、バッファ層の上にチャネル層110が形成され、チャネル層110の上にバリア層109が形成され、バリア層109上にエッチング停止層108が形成される。次に、エッチング停止層上に、キャップ層が形成される。半導体スタック106の材料のより適当な特徴については、以下により詳しく説明する。
一旦スタック106が構成されると、接触金属層105が形成される。リソグラフィー技術を用いて、接触金属105がパターン化されエッチングされ、その後ゲートが形成される装置の領域において、下側のキャップ層107が露出される。次に、装置のゲート領域において、露出したキャップ層107の材料がエッチングされる。エッチング深さは、エッチング停止層上108の表面までに制限される。装置の上部には、絶縁層113が形成される。その後、フォトレジストの層がパターン化され、ゲート領域において、下側の絶縁層113が露出される。露出した絶縁層113、直下のエッチング停止層108、およびバリア層109は、エッチングされ、装置の凹状ゲート用の溝が形成される。その後、溝内にゲート材料102が成膜され、凹状ゲート102が形成される。絶縁層は、ソース／ドレイン領域にわたって、再度エッチングされ、下側の接触金属105が露出される。次に、露出した接触金属上に、ソース／ドレイン電極103／104が形成される。
接触金属層105とキャップ層107のレベルにおいて、絶縁層は、ゲート金属および第1の絶縁層（図示されていない）を、接触金属105の表面まで研磨することにより、空気ギャップと置換される（これにより、凹状ゲート金属のプラグを有する接触層105およびキャップ層107のレベルにおいてのみ、第1の絶縁層が残留する）。次に、ウェハの上に、第2の絶縁層がコーティングされる。ウェハ上にフォトレジストがコーティングされ、パターン化される。次に、第2の絶縁層がエッチングされ、ゲート金属プラグの上に、開口が形成される。次に、第2の絶縁層上に、ゲート金属プラグと接触するゲート電極が形成される。次に、（例えば湿式エッチングにより）ゲートの先端から、第1の誘電体層がエッチングされ、空気ギャップが形成される。
半導体スタック106は、異なる半導体材料の層で構成されたヘテロ構造である。バリア層109およびバッファ層11の双方は、チャネル層110よりも大きなエネルギーバンドギャップを有し、装置が活性化した際に、チャネル層110内にキャリアが収容され、これにより高移動度の導電性チャネルが形成される。導電性チャネルは、チャネル層110に沿って延伸する（特に、導電性チャネルは、ゲート電極102への適当な電圧のサポートにより形成される）。
ある方法では、バリア層109とバッファ層111の両方は、インジウムアルミニウム砒素（InAlAs）で構成され、チャネル層110は、インジウムガリウム砒素（InGaAs）で構成される（特に、半導体装置のIII-V材料におけるV列元素に対するIII列元素の比は、通常、1：1である）。また、基板112とエッチング停止層118の両方は、インジウムリン（InP）で構成される。キャップ層107は、インジウムガリウム砒素またはインジウムアルミニウム砒素で構成されても良い。接触金属は、銅（Cu）、金（Au）、タングステン（W）、チタン（Ti）、タンタル（Ta）、白金（Pt）、ニッケル（Ni）、コバルト（Co）、ロジウム（Rh）、ルテニウム（Ru）、パラジウム（Pd）、ハフニウム（Hf）、ジルコニウム（Zr）、アルミニウム（Al）、またはこれらの組み合わせ、窒化チタン（TiN）、窒化タングステン（WN）、窒化タンタル（TaN）、もしくはこれらの組み合わせのような金属窒化物、ケイ化チタン（TiSi）、ケイ化タングステン（WSi）、ケイ化タンタル（TaSi）、ケイ化コバルト（CoSi）、ケイ化白金（PtSi）、ケイ化ニッケル（NiSi）、もしくはこれらの組み合わせのような金属ケイ化物、ケイ窒化チタン（TiSiN）、ケイ窒化タンタル（TaSiN）、もしくはこれらの組み合わせのような金属ケイ窒化物、炭化チタン（TiC）、炭化ジルコニア（ZrC）、炭化タンタル（TaC）炭化ハフニウム（HfC）、炭化アルミニウム（AlC）、もしくはこれらの組み合わせのような金属炭化物、または炭窒化タンタル（TaCN）、炭窒化チタン（TiCN）、もしくはこれらの組み合わせのような金属炭窒化物で構成されても良い。他の実施例において、導電性金属酸化物（例えばルテニウム酸化物）のような他の適当な材料を使用しても良い。
ソース／ドレイン電極は、銅（Cu）、金（Au）、タングステン（W）、チタン（Ti）、タンタル（Ta）、白金（Pt）、ニッケル（Ni）、コバルト（Co）、ロジウム（Rh）、ルテニウム（Ru）、パラジウム（Pd）、ハフニウム（Hf）、ジルコニウム（Zr）、アルミニウム（Al）、またはこれらの組み合わせ、窒化チタン（TiN）、窒化タングステン（WN）、窒化タンタル（TaN）、もしくはこれらの組み合わせのような金属窒化物、ケイ化チタン（TiSi）、ケイ化タングステン（WSi）、ケイ化タンタル（TaSi）、ケイ化コバルト（CoSi）、ケイ化白金（PtSi）、ケイ化ニッケル（NiSi）、もしくはこれらの組み合わせのような金属ケイ化物、ケイ窒化チタン（TiSiN）、ケイ窒化タンタル（TaSiN）、もしくはこれらの組み合わせのような金属ケイ窒化物、炭化チタン（TiC）、炭化ジルコニア（ZrC）、炭化タンタル（TaC）、炭化ハフニウム（HfC）、炭化アルミニウム（AlC）、もしくはこれらの組み合わせのような金属炭化物、または炭窒化タンタル（TaCN）、炭窒化チタン（TiCN）、もしくはこれらの組み合わせのような金属炭窒化物、のいかなる材料で構成されても良い。他の実施例において、導電性金属酸化物（例えばルテニウム酸化物）のような他の適当な材料を使用しても良い。
ゲート材料は、銅（Cu）、金（Au）、タングステン（W）、チタン（Ti）、タンタル（Ta）、白金（Pt）、ニッケル（Ni）、コバルト（Co）、ロジウム（Rh）、ルテニウム（Ru）、パラジウム（Pd）、ハフニウム（Hf）、ジルコニウム（Zr）、アルミニウム（Al）、またはこれらの組み合わせ、窒化チタン（TiN）、窒化タングステン（WN）、窒化タンタル（TaN）、もしくはこれらの組み合わせのような金属窒化物、ケイ化チタン（TiSi）、ケイ化タングステン（WSi）、ケイ化タンタル（TaSi）、ケイ化コバルト（CoSi）、ケイ化白金（PtSi）、ケイ化ニッケル（NiSi）、もしくはこれらの組み合わせのような金属ケイ化物、ケイ窒化チタン（TiSiN）、ケイ窒化タンタル（TaSiN）、もしくはこれらの組み合わせのような金属ケイ窒化物、炭化チタン（TiC）、炭化ジルコニア（ZrC）、炭化タンタル（TaC）、炭化ハフニウム（HfC）、炭化アルミニウム（AlC）、もしくはこれらの組み合わせのような金属炭化物、または炭窒化タンタル（TaCN）、炭窒化チタン（TiCN）、もしくはこれらの組み合わせのような金属炭窒化物、のいかなる材料で構成されても良い。他の実施例において、導電性金属酸化物（例えばルテニウム酸化物）のような他の適当な材料を使用しても良い。
別の材料系を半導体スタックに使用しても良い。例えば、InAlAs／InGaAs／InAlAsバリア／チャネル／バッファ構造は、以下の系のいずれかと置換しても良い：AlGaAs／GaAs／AlGaAs；InP/InGaAs／InP；またはInAlSb／InSb／InAlSb。同様に、エッチング停止層108は、InP、AlSbで構成され、基板は、Si、Ge、GaAsまたはInPで構成されても良い。個々の層の作製は、通常、いくつかのタイプのエピタキシー（例えば分子線エピタキシー（MBE）、気相エピタキシー（VPE）、金属有機化学気相成膜（MOCVD）または液相エピタキシー（LPE））で実施され、ヘテロ構造粒界にわたり、実質的に特定の結晶格子構造が保持される。
動作の際には、キャリアは、ソース電極103から、接触金属層105、キャップ層107、エッチング停止層108、およびバリア層109を通り、チャネル層110に流れる。一旦、チャネル層が高移動度導電性チャネルになると、キャリアは、ゲート102の下側のチャネル層110内に流れ、ドレイン電極104に関連するバリア層109、エッチング停止層108、キャップ層107、および接触層105に「アップ」する。
前述のHEMTキャリアフローに関して、いくつかの検討が行われている。特に、キャリアは、高移動度となり、このためチャネル層110に沿った経路は、低抵抗になるものの、その一方で、ソースとドレインの両電極103、104の下側の、接触層／キャップ層／エッチング停止層／バリア構造を通る経路には、多くの寄生抵抗が存在し、この寄生抵抗は、トランジスタの全体の特性を低下させる。
本発明では、
トランジスタであって、
ゲート電極の下側の第1の半導体材料と、
前記ゲート電極の下側の第2の半導体材料であって、前記第1の半導体材料は、前記第2の半導体材料とは異なり、前記第2の半導体材料と接触し、ヘテロ接合が形成される、第2の半導体材料と、
当該トランジスタが活性のとき、キャリアが移動するソース電極からドレイン電極までの経路であって、前記第2の材料を含み、前記へテロ接合とは交差しない経路と、
を有するトランジスタが提供される。
従来のHEMT装置を示した図である。 改良されたHEMT装置を示した図である。 図2のHEMT装置を製造する方法を示した図である。 図2のHEMT装置を製造する方法を示した図である。 図2のHEMT装置を製造する方法を示した図である。 図2のHEMT装置を製造する方法を示した図である。 図2のHEMT装置を製造する方法を示した図である。 図2のHEMT装置を製造する方法を示した図である。 図2のHEMT装置を製造する方法を示した図である。 図2のHEMT装置を製造する方法を示した図である。 図2のHEMT装置を製造する方法を示した図である。 図2のHEMT装置を製造する方法を示した図である。 図2のHEMT装置を製造する方法を示した図である。 III-V装置のソース／ドレインと、下側の接触構造のモデルである。 III-V装置用のソース／ドレインと下側の接触構造を製造する方法を示した図である。 III-V装置用のソース／ドレインと下側の接触構造を製造する方法を示した図である。 III-V装置用のソース／ドレインと下側の接触構造を製造する方法を示した図である。 III-V装置用のソース／ドレインと下側の接触構造を製造する方法を示した図である。 一例としての極めて浅い高導電性ソース／ドレイン接合を製造する方法を示した図である。 一例としての極めて浅い高導電性ソース／ドレイン接合を製造する方法を示した図である。 一例としての極めて浅い高導電性ソース／ドレイン接合を製造する方法を示した図である。 チャネル層のアクセス領域に配置されたパッシベーション／ダイポール層の各種実施例を示す図である。 チャネル層のアクセス領域に配置されたパッシベーション／ダイポール層の各種実施例を示す図である。 チャネル層のアクセス領域に配置されたパッシベーション／ダイポール層の各種実施例を示す図である。 チャネル層のアクセス領域に配置されたパッシベーション／ダイポール層の各種実施例を示す図である。 ゲート電極またはソース／ドレイン電極の下側に実質的に延伸しない、チャネル層のアクセス領域に配置されたパッシベーション／ダイポール層の各種実施例を示す図である。 ゲート電極またはソース／ドレイン電極の下側に実質的に延伸しない、チャネル層のアクセス領域に配置されたパッシベーション／ダイポール層の各種実施例を示す図である。
本発明の限定ではない一例としての添付図面を例に、本発明について説明する。図面において、同様の参照符号は、同様の素子を表す。
（平坦縮小バリア層）
ソースおよびドレイン電極の下側にある接触層／キャップ層／エッチング停止層／バリア層に存在する寄生抵抗に関する背景技術における記載を再度参照すると、図2には、これらの抵抗を大きく抑制するための、新しい装置構造200を示す。特に、図2の実施例では、バリア層209は、半導体スタック206において他の層と同一の幅で平坦化されてはいない。バリア層209の平坦な範囲を減少させることにより、ソース電極203およびドレイン電極204の下側に、単一層213（単純化のため、層「X」または材料「X」と称する）が使用され、この層は、図1の接触層／キャップ層／エッチング停止層／バリア層の構成において、エッチング停止層108およびバリア層109と有効に置換される。すなわち、図2の方法では、図1に見られるような接触層／キャップ層／エッチング停止層／バリア層の構成ではなく、ソース電極／ドレイン電極の下側に、接触層／キャップ層／X層の構成が存在する。
図2の接触層／キャップ層／X層の構成は、以下の理由により、図1の接触層／キャップ層／エッチング停止層／バリア層の構成よりも有意に低い抵抗を有する：
1）図1の方法に比べて、一つのヘテロ接合が除去される；
2）図1の方法に比べて、2つのヘテロ接合が除去される；
3）材料「X」は、図1のエッチング停止層107およびバリア層109の一方または両方よりも低い抵抗を有し得る。
前述の1）のケースにおいて、図2の接触層／キャップ層／X層の構成は、図1の接触層／キャップ層／エッチング停止層／バリア層の構成よりも層が少ないことに留意する必要がある（すなわちエッチング停止層108が除去される）。従って、エッチング停止層108の除去は、ヘテロ接合がより少ないことに相当する。特に、2つの異なる材料のヘテロ接合にわたる結晶格子構造が保持されるものの、それでも、通常は、ヘテロ接合界面にわたって結晶格子には、ある欠陥密度が存在する。そのような欠陥は、ヘテロ界面にわたる「電子トラップ」および／または他の不均一性の原因となり、ヘテロ接合にわたる抵抗が有効に増大する。また、ヘテロ接合の2つの材料間のエネルギーバンドの差異のため、追加的に、ヘテロ接合を横断してスウォート（thwart）電流が流れるヘテロ接合界面には、エネルギーバリアのいくつかの形態が存在する。従って、ヘテロ接合は、抵抗のいくつかの段階を表し、ヘテロ接合の除去は、ある程度抵抗の低下に対応する。
前述の2）に関し、材料X213がチャネル層210と同じ材料の場合、図1の方法におけるバリア層109とチャネル層110の間にあるヘテロ接合は、除去される。従って、この場合、図1の方法に比べて2つのヘテロ接合が除去される（第1の除去は、エッチング停止層108の除去に関し、第2の除去は、バリア層／チャネル層109／110のヘテロ界面の除去に関する）。これにより、チャネル210とソース／ドレイン電極203、204の間に、より低い抵抗が得られる。
また、一般的な原理として、ゲート電極の下のバリア層／チャネル層のヘテロ接合は、意図的に比較的大きなエネルギーバリアを有するように設計され、ゲート電極とチャネル層の間のゲートの下側でのリーク電流が抑制される。図1の方法では、ソースおよびドレイン電極103、104の下側のこのバリア層109の存在が、電流に対する大きなバリアに対応する。同様に、図2に示すようなソース／ドレイン電極の下側のバリア層／チャネル層のヘテロ接合の除去は、このバリアの除去に対応する。
前述の3）に関し、材料「X」213が固有の抵抗により、および／またはドープされることにより、エッチング停止層108およびバリア層109の一方または両方よりも低い抵抗を有する場合、図1の接触層／キャップ層／エッチング停止層／バリア層の構成に比べて、抵抗の別の抑制が得られる。例えば、インジウムリンおよびインジウムアルミニウム砒素（これらは、それぞれ、エッチング停止層およびバッファ層の材料の一例である）は、それぞれ、1kΩ／□および1MΩ／□の抵抗率を有する。一方、材料X213がドープされたインジウムガリウム砒素の場合、抵抗率は、10Ω／□と同等程度に低くできる。従って、ヘテロ接合の除去に加えて、低抵抗材料への置換により、ソース／ドレイン電極203、204の下側の構造にわたって、低い抵抗が得られる。
一般に、材料X213の材料選定では、以下が重要視される：
1）キャップ層207およびチャネル層210に整合する格子により、キャップ／X接合およびX／チャネル接合にわたる結晶格子の不完全性に関連する寄生抵抗を抑制する；
2）少なくともバリア層材料209に比べて低いバンドギャップ（Eg）により、ソースおよびドレイン電極の下側のチャネル層210界面に存在するエネルギーバリアから生じる抵抗の寄与を抑制する。特に、前述の設計指針を満たすある実施例では、キャップ層207、X層213、チャネル層210の各々は、同じ材料で構成される（例えばインジウムガリウム砒素、InSb、GaAs）。
別の実施例では、同じ材料が使用されるが、異なる層は、異なる組成を有しても良い。例えば、インジウムガリウム砒素のX層213は、インジウムガリウム砒素のチャネル層210よりもインジウムを高い割合で有しても良い（例えば、X層では、InおよびGaサイトは、53％Inおよび47％Gaで構成されるのに対して、チャネル層は、より少ないInを有する（例えば、GaまたはAsのいずれかによって占められるサイトに対して、50％Inおよび50％Ga））。これは、X層213がチャネル層210よりも低いEgを有することに対応し、これにより、低いエネルギーバリアまたはエネルギーバリアがないため、チャネル層210とX線層213の間で、「容易な」電子輸送が提供される。
同様に、X層／チャネル層界面での電位バリアを抑制するため、X層213は、チャネル層210よりも重ドープされても良い。例えば、チャネル層210は、n型ドープされ、X層213は、変性的（degeneratively）にn型ドープされても良い。
別の方法は、X層213とチャネル層210の間に、意図的にある格子ミスマッチを導入することである。具体的には、チャネル層210に比べて大きな格子定数が得られるように、
X層213の正確な材料組成を選定し、チャネル層210内部に歪みを発生させ、チャネル層210の移動度を高める。ここでも、インジウムガリウム砒素系を使用し、X層213およびチャネル層210の両方をインジウムガリウム砒素で構成することにより、X層213において、チャネル層210よりもインジウムの割合を大きくし、X層213において、チャネル層210よりも大きな格子定数を得ても良い。シリコン（Si）チャネル層210を有するHEMT装置の場合、X材料213は、ゲルマニウム（Ge）であり、これにより格子ミスマッチが得られ、その結果、シリコンチャネルに歪みが生じ、移動度が向上する。
図3a乃至3kには、図2のHEMT装置を製造するための、一例としてのプロセスを示す。まず、図3aに示すように、基板312にバッファ層311を形成することにより、半導体スタックが構成される。次に、バッファ層311の上にチャネル層310が形成され、チャネル層310の上にX層313が形成される。前述のように、個々の層は、MBE、VPE、MOCVD、またはLPEのような各種エピタキシープロセスを用いて、エピタキシャル形成される。ある実施例では、各種層の厚さの範囲は、バッファ層311が0.3〜10ミクロンであり、バッファ層210が5〜20nmであり、バッファ層313が10〜50nmである。
次に、図3bに示すように、X層313がパターン化されエッチングされ、ゲート電極用の開口が形成される。湿式エッチング技術（例えばクエン酸／過酸化物）または乾式エッチング技術（例えばCH4．He）のような各種パターン化エッチング技術が使用される。エッチングの深さは、層313の全体をほぼ貫通しても良い。
次に、図3cに示すように、図3bの構造上に、バリア層309がエピタキシャル形成される。図3dに示すように、バッファ層309の表面には、InP層314が形成される。得られた構造は、次に研磨され、図3eに示すように、前工程でX層に形成された開口内に、バリア層309およびInP層314が形成される。InP層は、以下により詳しく説明するエッチング停止層として使用される。他の適当な材料として、AlSbを含んでも良い。
図3fに示すように、キャップ層307および接触層305がウェハ表面に成膜される。ウェハには、フォトレジスト層がコーティングされ、パターン化され、その後ゲート電極が形成される装置領域に、接触金属305が露出される。露出した接触層305および下側のキャップ層307は、エッチングされる。エッチングの深さは、図3gに示すように、エッチング停止層314によって制限される。次に、図3hに示すように、ウェハに絶縁層315がコーティングされる。ウェハには、再度フォトレジストがコーティングされ、パターン化され、その後ゲートが形成される装置領域に絶縁層315が露出される。図3iに示すように、絶縁層315、エッチング停止層314、およびバリア層309は、エッチングされ、凹状ゲート用の開口が形成される。次に、開口にゲート金属302が成膜され、図3jに示すように、凹状ゲート302が形成される。ソース／ドレインの領域において、絶縁層315が再度エッチングされ、図3kに示すように、ソース／ドレイン電極303／304が（例えば選択的に）成膜または成長する。
接触金属層305およびキャップ層307のレベルでの絶縁層は、ゲート金属および第1の絶縁層（図示されていない）を、接触金属層305の表面まで研磨することにより、空気ギャップと置換される（これにより、凹状ゲート金属のプラグを有する接触層305およびキャップ層307のレベルにおいてのみ、第1の絶縁層が残留する）。次に、ウェハに、第2の絶縁層がコーティングされる。フォトレジストがウェハにコーティングされ、パターン化される。次に、第2の絶縁層は、エッチングされ、ゲート金属プラグの上部に開口が形成される。次に、第2の絶縁層上に、ゲート金属プラグと接触するゲート電極が形成される。次に、（例えば湿式エッチングにより）ゲートの先端から、第1の誘電体層がエッチングされ、空気ギャップが形成される。
必要に応じて、図1を参照して示した、各種材料、厚さ、およびプロセス技術を用いても良い。
（SiまたはGeドープされた半導体層上にNiSiまたはNiGe層を形成するための、熱処理されたNi／SiまたはNi／Geマルチレイヤ）
図4には、多くのIII-V族装置（金属半導体フィールド効果トランジスタ（MESFET））、金属酸化物半導体HEMT（MOS-HEMT）およびHEMT）のソース／ドレイン接触構造のモデル400を示す。例えば、図4のモデルは、図1に示した典型的なHEMT100のソース／ドレイン接触構造のモデルの他、図2に示す改良されたHEMT構造200のモデルにも使用され得る。
図4のモデル400では、ソース／ドレイン電極401は、接触金属層402（例えばタングステン（W）層）上に配置される。接触金属層400の下には、キャップ層403がある。キャップ層403は、通常、重ドープされた（例えば変性的にドープされた）半導体層であり、電気的特性は、半導体よりは金属により近い。キャップ層403は、III-V装置内の深くに属するIII-V族半導体材料404上に配置される。図1の装置に示すように、III-V族半導体層404は、エッチング停止層108に対応する。図2の装置に示すように、III-V族半導体層404は、材料X層213に対応する。
前述のように、多くのIII-V装置のソース／ドレイン接触構造に関する問題は、装置、導電性チャネル、および対応するソース／ドレイン電極の間に生じる抵抗である。図5a乃至5dには、比較的低い抵抗のソース／ドレイン電極接触構造を構築するための構造およびプロセスを示す。特に、図5a乃至5dの構造およびプロセスは、図4のモデルに示した構造と置換することができる。
図5aに示すように、初期の構造は、シリコン（Si）、ゲルマニウム（Ge）、またはシリコンゲルマニウム（SiGe）の層502上に金属層501（ニッケル（Ni）、Ti、Al、Hf、Zr、およびW）を含むように形成される。簡単のため、図5a乃至5dには、金属層501がNiで構成された例を示す。Si、GeまたはSiGeの層502は、III-V族半導体503の上に配置される。ここで、Si、Ge、またはSiGe層502は、CVD、MOCVD、MBE、またはALE法のような方法によって、III-V族半導体層503上に成膜されまたは成長する。金属層501は、ALE、PVD、スパッタリング法、蒸着法のいかなるプロセスによって、Si、Ge、またはSiGe層の上に成膜されまたは成長しても良い。ある実施例では、金属層501は、10〜50nmの範囲の厚さを有し、Si、Ge、またはSiGe層502は、10〜50nmの範囲の厚さを有する。
一旦図5aの構造が形成されると、熱処理が実施される。各種実施例では、熱処理ステップは、プロセスパラメータとして、200〜500℃、不活性雰囲気（N2、N2/H2、He等）、ミリ秒〜1時間の時間を有しても良い。
熱処理は、Siおよび／またはGe原子がSi、GeまたはSiGe層502からIII-V族半導体層503に拡散することにつながる上、金属原子が金属層501からSi、GeまたはSiGe層502に拡散することにもつながる。図5bに示すように、熱処理プロセスが完了した後、Siおよび／またはGe原子のIII-V族半導体層503への拡散により、高ドープ半導体領域504が形成されるとともに、金属原子のSi、GeまたはSiGe層502への拡散により、高導電層505が形成される（例えば、金属層501がNiで構成される場合、ニッケルケイ素、ニッケルゲルマニウム、またはニッケルケイ素ゲルマニウム）。領域504、505の前述の熱処理ステップおよび材料厚さに基づく深さは、それぞれ、10乃至50nmの範囲である（層504は、下側のチャネル層にまで延伸する）。
次に、図5cに示すように、金属層501が除去され、図5dに示すように、合金層505の上にソースまたはドレイン電極506が形成される。Ni層は、湿式エッチングまたは乾式エッチングにより除去されても良く、ソースまたはドレイン電極506は、銅（Cu）、金（Au）、タングステン（W）、チタン（Ti）、タンタル（Ta）、白金（Pt）、ニッケル（Ni）、コバルト（Co）、ロジウム（Rh）、ルテニウム（Ru）、パラジウム（Pd）、ハフニウム（Hf）、ジルコニウム（Zr）、アルミニウム（Al）、またはこれらの組み合わせ、窒化チタン（TiN）、窒化タングステン（WN）、窒化タンタル（TaN）、もしくはこれらの組み合わせのような金属窒化物、ケイ化チタン（TiSi）、ケイ化タングステン（WSi）、ケイ化タンタル（TaSi）、ケイ化コバルト（CoSi）、ケイ化白金（PtSi）、ケイ化ニッケル（NiSi）、もしくはこれらの組み合わせのような金属ケイ化物、ケイ窒化チタン（TiSiN）、ケイ窒化タンタル（TaSiN）、もしくはこれらの組み合わせのような金属ケイ窒化物、炭化チタン（TiC）、炭化ジルコニア（ZrC）、炭化タンタル（TaC）、炭化ハフニウム（HfC）、炭化アルミニウム（AlC）、もしくはこれらの組み合わせのような金属炭化物、または炭窒化タンタル（TaCN）、炭窒化チタン（TiCN）、もしくはこれらの組み合わせのような金属炭窒化物、のいかなる材料で構成されても良い。他の実施例において、導電性金属酸化物（例えばルテニウム酸化物）のような他の適当な材料を使用しても良い。ソース／ドレイン電極は、ALE、PVD、蒸着、および電気化学的めっきのいかなる方法で成膜されまたは成長しても良い。
図4のモデルと図5dの最終構造を比較すると、Si／Geドープ半導体層504は、キャップ層408を有効に置換し、NiSi、NiGe、またはNiSiGe層505は、接触金属層502を有効に置換することに留意する必要がある。ここで、Si／Geドープ層504は、低い抵抗を有する高ドープされた半導体層に対応し、NiSi、NiGe、またはNiSiGe層505は、従来のCMOSプロセスにおいて使用されるシリサイド層と互換性がある。特に、下側のIII-V族半導体層503は、（例えば図5aの状態のように）ドープされ、Si／Ge／SiGe層502からのSi／Ge原子の拡散からの追加のドーピングによって、層504は、（例えば変性的に）高ドープされる。
（III-V装置における高導電性の浅いS／Ｄ接合の形成）
図6a乃至6cには、III-V装置に高導電性の浅いソース／ドレイン接合を形成するためのプロセス方法を示す。図6a乃至6cのプロセスでは、まず図6aに示すように、基板層603（例えばインジウムリン）の上に配置されたIII-Vバッファ層602（例えばインジウムアルミニウム砒素）上に、III-Vチャネル層601（例えばインジウムガリウム砒素）が配置される。チャネル層601上に、下側に高K誘電体605を有し、隣接する側壁606を有するゲート電極604が形成される（この構造は、図1および2に関して示したような凹状ゲートHEMTではなく、MOSFET状HEMT（例えばMOS-HEMT）であることに留意する必要がある）。
図6bに示すように、側壁スペーサ606の両側に露出したチャネル領域には、ドーパント層607が成膜されまたは成長する。ある実施例では、ドーパント層607は、Si、Ge、もしくはSnのようなIV族、および／または硫黄のようなVI族の極めて薄い層（例えばモノレイヤ）である。プラズマ気相成膜（PVD）法、MBE、MOCVD、分子インプランテーション、分子層成膜（MLD）、注入ドーピング、またはプラズマドーピング法によって、薄いドーパント層が形成されても良い。第2の実施例では、ドーパント層607は、ウェハ上にスピン塗布された溶媒溶液中に分散された、SiO2とIV族およびVI族ドーパント（または単なるIV族もしくはVI族ドーパント）とからなるスピンオンガラス（SOG）混合物である。ここで、SOGの厚さは、モノレイヤよりも厚く、ゲート電極604の高さを超えても良いことに留意する必要がある。すなわち、図6bでは、第2の（SOG）ドーパント層の実施例ではなく、第1のドーパント層の実施例のスケールで描かれている。
ここで、ドーパント層607のIV族および／またはVI族元素は、以降に説明する熱処理によって露出ソース／ドレイン接合領域に拡散するドーパントである。熱処理ステップについて説明する前に、従来から知られているように、III-V族材料のIII族原子の格子サイトを占めるIV族ドーパントは、余剰電子を提供し、III-V材料におけるV族原子の格子サイトを占めるVI族ドーパントは、余剰電子を提供することを指摘しておく必要がある。すなわち、IV族ドーパントの場合、ドーパント種は、III族格子サイトを占めることにより、III-Vチャネル層601に電子を提供する一方、VI族ドーパント層の例の場合、ドーパント種は、チャネル層601のV族格子サイトを占めることが予想される。
図6cに示すように、ドーパント層607が設置された後、接合が熱処理され、ドーパント層607内のドーパント原子は、チャネル層601に拡散する。ここで、特徴的サイズ（例えば22nm未満）の連続製造のため、ドーパントの拡散によりチャネル層601に形成されたソース／ドレイン接合は、浅く（例えば、接合深さは10nm以下）、高導電性である（例えばドーパント濃度は、約1e9／cm3〜1e21／cm3）。浅く導電性のある接合を形成するため、以下に示すような熱処理ステップを考慮する必要がある。
第1のドーパント層の実施例では、少なくともSi、Ge、またはSnドーパントは、「両性」であることを指摘しておくことが重要である。両性のIV族ドーパントは、チャネル層601内のIII族格子サイトの他、V族格子サイトを占めることができる。前者の場合、電子供与が可能であるが、後者の場合は、電子供与はできず、熱処理ステップの条件は、IV族ドーパントによるIII族サイトの占有を促進し、IV族ドーパントによるV族サイトの占有を妨げるように設計される。ある方法では、これは、AsまたはSbのような（過剰に存在する）V族元素を加圧した状態で、ドーパント層607を熱処理することにより行われる。ここで、V族元素の加圧により、過剰にあるV族元素は、V族サイトを占め、残されたIV族ドーパントは、期待通り、最初にIII族サイトを占めるようになる。あるいは、VI族元素（例えば硫黄）の加圧を用いても良い。この場合、VI族元素は、V族格子サイトを占める上（前述のように、III族サイトのIV族による占有を促進する）、電子が提供され、これにより接合の導電性が向上する。
さらに別の実施例では、第1の実施例のタイプのドーパント層607が、IV族種とVI族種の混合物である場合、ドーパント層607は、実際に、2つのサブレイヤで構成されても良い：第1のサブレイヤは、IV族元素で構成され、第2のサブレイヤは、VI族元素で構成される。その後、VI族元素の加圧状態または非加圧状態で、熱処理ステップが実施される。あるいは、ドーパント層は、IV族種とVI族種の単一層混合物であっても良い（例えばSi-硫黄の単一層）。
また、ある実施例では、時間に対する熱処理ステップの温度変化は、急速熱処理（RTA）に関するものよりも大きい。例えば、ドーパント層は、スパイク、レーザまたはフラッシュアニールで熱処理されても良い。ここで、短時間での大きな温度変化（例えば1300ΔT℃および2Δｔms）は、活性化されるキャリアの数を最大化し、拡散深さを最小限に抑制する効果を有する。従って、高導電性で浅いソース／ドレイン接合が形成される。また、III-V族半導体スタックの一体性は、保持される（III-V材料は、Siよりも融点が低いことが知られているため）。
第2のドーパント層の実施例（SOG）では、ドーパント（IV族元素のみであっても、IV族元素とVI族元素の組み合わせであっても良い）は、第1の「予備成膜」ステップによって、SOGから抽出され、ドーパントは、熱処理を介して、SOGから出てチャネル層601の表面に飽和する。次に、HF浸漬のような湿式エッチングにおいて、SOGが除去される。最後に、「ドライブイン」ステップが実施され、ドーパントがチャネル層601に拡散する。ここで、ドライブインステップは、前述のようなスパイク、フラッシュ、またはレーザアニールのような急激な温度上昇により行われても良い。重いドーパント（例えば29Si、Sn、Te）を用いて、フラッシュ温度を考慮して、拡散深さを制限しても良い。
図6cに示すように、形成された装置は、極めて浅い高導電性ソース／ドレイン接合608を有する。図示されていないが、その後、これらの接合の上に、ソースおよびドレイン電極が成膜されまたは成長する。特に、前述のように、III-V族MOSFET系装置の場合、ゲート電極の下側の層は、高K誘電体（例えばAIDAl2O3）であっても良く、III-V族HEMT装置の場合、バリア層であっても良い。
ゲート電極604は、必ずしも側壁スペーサ606を有さなくても良いことに留意する必要がある。例えば、別の方法では、バリア層（HEMT）装置または高K誘電体（MOSFET系）装置は、チャネル層601全体の上部に形成される。次に、バリア／高K層の上にゲート電極が形成される。前述のように、第1または第2のドーパント層のいずれかの例の場合、次に、チャネル層601の露出ソース／ドレイン領域に、ドーパント層が形成される。ドーパントは、チャネル層601にドライブインされ、キャリアが活性化される。次に、チャネル層601上に新たに形成された接合の上部に、ドレイン電極が形成される。
このプロセス技術は、「ゲートファースト（gate first）」の実施例（すなわち、図6a乃至6cに示したように、ソース／ドレイン接合が形成される前に、ゲート電極が形成される）の他、「ゲートラスト（gate last）」の実施例にも適用できることを指摘しておくことが重要である。すなわち、例えば、ウェハにバリア／高K層が形成される前に、または少なくともゲート電極が完成する前に、ソース／ドレイン接合がチャネル層に形成されても良い。
最後に、III-V族HEMT装置の場合、ここに示した（例えば図1に示したような）構造は、ソース／ドレイン領域において、チャネル層の上部に層の「スタック」を必要としないが、ここで説明した技術を使用して、そのような装置において高ドープされた浅いソース／ドレイン接合を形成することもできる。
（III-V装置のチャネル層表面の電子トラップを除去する、S／Dアクセス領域におけるパッシベーションおよび／またはダイポール層）
MOSFET系III-V装置（例えばMOS-HEMT）とIII-V族HEMT装置の両方において、チャネル層が露出され、伝導帯における高キャリア濃度が維持され、高ゲインの装置が得られる。そのようなIII-V装置の懸念事項は、チャネル層の表面またはその近傍での表面状態である。そのような表面状態は、電子をトラップし、これによりチャネル層でのキャリア濃度が減少し、装置のトランスコンダクタンス（ゲイン）が低下する。
表面状態は、チャネル層の表面に関連するダングリングボンドおよび／または結晶格子欠陥によって生じる。チャネル層の被影響領域は、ゲートの直下の領域の他、ゲート電極とソースまたはドレイン電極の間の領域（「アクセス」領域と称する）に沿った領域、ならびにソース／ドレイン電極の直下をも含む。
図7a乃至7dには、III-V族MOSFET系装置の異なる実施例を示す。この装置は、チャネル層702の表面に、パッシベーションおよび／またはダイポール層701を有する。ここで、パッシベーション層は、電子状態との結合を形成することにより、チャネルの表面を有効に「パッシベート」する。そうでなくパッシベーション層が存在しない場合、電子状態は、ダングリングボンド状態に対応する。インジウムガリウム砒素のような典型的なIII-V装置のチャネル層において、シリコンは、良好なパッシベーション層となることが知られている。他の想定されるパッシベーション層材料は、InPのようなIII-V層、またはSiO2、Al2O3、HfO2等のような酸化層を含む。
一方、ダイポール層は、チャネル層の表面に電子を「引き寄せ」、表面状態の存在を相殺する。すなわち、図7aに示すように、ダイポール層／チャネル層界面701a／702では、ダイポール層701aの底部表面に、正の表面電荷が存在し、これは、チャネル層702の上部表面に電子を引き寄せる。従って、チャネル層702の上部に表面状態が存在し、その表面状態が電子で満たされても、ダイポール層701aによって、上部チャネル層の表面に追加の電子が引き寄せられるため、キャリア濃度の有害な減少は、有意に回避される。正の表面電荷のダイポール層の形成は、実質的に、ダイポール層701aの成膜または成長の間に印加される外部場に対する、ダイポール層701aを構成する材料に対応し、恒久的にダイポールモーメントが設置されることに留意する必要がある。これとは別に、またはこれに加えて、ダイポール層のダイポールモーメントは、ゲートノードへの電圧印加の結果生じる、電場に対する応答のように、装置の作動中に設定される。III-V装置のダイポール層用の候補材料は、Al2O3およびLa2O3を含む。
設計者の選定に応じて、パッシベーション／ダイポール層701は、パッシベーション層として機能し、またはダイポール層として機能し、またはパッシベーション層とダイポール層の組み合わせとして機能する。パッシベーションおよびダイポールの両方の効果を示す各種材料は、Al2O3および他の各種酸化物を含む。
パッシベーション／ダイポール層を用いた各種装置構造を製作することができる。図7aには、パッシベーション／ダイポール層701aがソース／ドレイン接合、アクセス領域、ならびにゲート電極704およびゲート誘電体705の下側に伸びる実施例を示す。チャネル層は、III-V族半導体スタックおよび／または基板の残留部703に残留することに留意する必要がある。図7bには、パッシベーション／ダイポール層701bが、ゲート電極704およびアクセス領域の下側にのみ延伸する実施例を示す。図7cには、パッシベーション／ダイポール層701cが、アクセス領域からソース／ドレイン接合に延伸する実施例を示す。
図7dには、パッシベーション／ダイポール層701dがアクセス領域に残留する実施例を示す。ここで、図7dの実施例は、ソース／ドレイン接合、およびゲートにおけるドーパント濃度または他のバンド湾曲効果により、これらの領域におけるパッシベーション／ダイポール層の必要性が緩和され、ならびに／またはゲートもしくはソース／ドレインの下のパッシベーション／ダイポール層の存在により、装置特性（ソース／ドレイン領域での寄生抵抗の増大など）が緩和される点で、装置に有益である。特に、図7a乃至7dの実施例では、側壁スペーサ706が示されているが、側壁スペーサ706は、必ずしも必要ではない。
図7a乃至7dの各種実施例を比べると、図7のパッシベーション／ダイポール層701aは、ソース707、ドレイン708、ゲート誘電体705、ゲート金属704または側壁706が形成される前に、ウェハ表面に成膜されまたは成長することに留意する必要がある。図7bの実施例は、同様に形成され、あるいはソース／ドレイン電極707／708は、パッシベーション／ダイポール層701bおよびゲート構造704−706が成膜されまたは成長する前に形成される。図7cの実施例では、パッシベーション／ダイポール層701cは、ゲート誘電体705の形成の前または後に、成膜されまたは成長する。前者の場合、パッシベーション／ダイポール層701cは、装置のチャネルの延長部に成膜されまたは成長し、その後、以降のゲート誘電体705の形成用のゲートの領域においてエッチングされる。後者の場合、ゲート誘電体705は、エッチングされ、パッシベーション／ダイポール層701cの成膜または成長が可能となる。図7dの実施例は、前述のものと同様に形成されるが、パッシベーション／ダイポール層701dは、エッチングされ、ソース／ドレイン電極の707／708の後続の成膜または成長が可能となる。逆に、ソース／ドレイン電極707／708は、パッシベーション／ダイポール層701dの形成前に形成されても良い。
図8a乃至8cには、図7dの実施例をより詳しく示す。特に、図8aには、一組の実施例850、860を示す。実施例850のパッシベーション／ダイポール層801aは、ゲート誘電体805の形成の後に形成され、実施例860のパッシベーション／ダイポール層801aは、ゲート誘電体層805の形成前に形成される。特に、両実施例では、パッシベーション／ダイポール層は、ソース／ドレイン接合809と同じ広がりとなるように延在する。ただし、実施例850では、ソース／ドレイン接合809の先端は、ゲート端と整列するのに対して、実施例860では、ソース／ドレイン接合809の先端は、ゲートの下側を通る。図8bの実施例では、パッシベーション／ダイポール層801bは、ソース／ドレイン電極807／808およびゲート構造804、805の形成後に形成される。
当業者には、各種方法が適切に各種方式で組み合わされることが理解される。従って、前述の方法は、相互に独立のものと理解してはならない。
前述の発明の詳細な説明において、特定の実施例を参照して、本発明について説明した。しかしながら、特許請求の範囲に記載の本発明の思想および範囲から逸脱しないで、各種変更および改変が可能であることは明らかである。従って、明細書および図面は、限定的なものではなく、一例を示すためのものであることが理解される。

Claims (14)

  1. 未ドープのIII-V材料の上に、SiおよびGeで構成された第1の層を形成するステップと、
    前記第1の層上に第2の金属層を形成するステップであって、前記第2の金属層は、Ni、Al、Hf、Zr、およびWの何れか1以上で構成される、ステップと、
    前記第1の層、前記第2の金属層および前記III-V材料を熱処理して、
    （i）前記III-V材料に、それぞれのSiおよびGeのドーパントを提供し、
    （ii）前記第1の層に、前記第2の層の金属を提供する
    ステップと、
    前記第2の層を除去するステップと、
    前記第1の層上に電極を形成するステップと、
    を有する方法。
  2. 前記電極は、ソース電極であることを特徴とする請求項1に記載の方法。
  3. 前記電極は、ドレイン電極であることを特徴とする請求項1に記載の方法。
  4. 前記第1の層を形成するステップは、CVD法、MOCVD法、MBE法、またはALE法のいずれかにより、前記第1の層を形成するステップを有することを特徴とする請求項1に記載の方法。
  5. 前記第2の層を形成するステップは、ALE法、PVD法、スパッタリング法、蒸着法のいずれかにより、前記第2の層を形成するステップを有することを特徴とする請求項4に記載の方法。
  6. 前記第2の層を形成するステップは、ALE法、PVD法、スパッタリング法、蒸着法のいずれかにより、前記第2の層を形成するステップを有することを特徴とする請求項1に記載の方法。
  7. トランジスタを形成する方法であって、
    チャネル層の露出された未ドープの領域に、IV族元素およびVI族元素からなる材料の層を形成するステップであって、前記チャネル層は、III-V材料で構成されるステップと、
    以下のいずれか：
    スパイク熱処理、
    フラッシュ熱処理、
    レーザ熱処理、
    により、
    前記チャネル層の前記露出された領域に、前記IV族元素および前記VI族元素を導入することにより、前記チャネル層の前記露出された領域にドープを行うステップと、
    前記ドープされたチャネル層領域の上に、電極を形成するステップと、
    を有することを特徴とする方法。
  8. 前記材料の層は、モノレイヤであることを特徴とする請求項7に記載の方法。
  9. 前記材料の層は、
    プラズマ気相成膜法、
    分子線エピタキシ法、
    化学気相成膜法、
    分子インプランテーション法、
    分子層成膜法、
    注入ドーピング法、
    プラズマドーピング法
    のいずれかにより形成されることを特徴とする請求項7に記載の方法。
  10. 前記材料の層は、スピンオンガラス（SOG）であり、
    当該方法は、さらに、前記導入することの前に、
    前記IV族およびVI族元素を、前記SOGから、前記チャネル層の前記露出された領域の表面まで駆動させるステップと、
    前記SOG層を、湿式エッチング法により除去するステップと、
    を有することを特徴とする請求項7に記載の方法。
  11. 前記VI族元素は、前記チャネル層の前記露出された領域のV族サイトを占めることを特徴とする請求項7に記載の方法。
  12. 前記ドープされた、露出されたチャネル層領域は、10nm未満のドーパント深さを有し、ドーパント濃度は、少なくとも1×1020／cm3であることを特徴とする請求項7に記載の方法。
  13. トランジスタを形成する方法であって、
    チャネル層の露出された未ドープ領域に、IV族元素からなる材料の層を形成するステップであって、前記チャネル層は、III-V材料で構成されるステップと、
    前記チャネル層のIII族格子サイトにおける前記IV族元素の占有を促進し、前記チャネル層のV族格子サイトを占有しない環境において、前記IV族元素を、前記チャネル層の前記露出された領域に導入することにより、前記チャネル層の前記露出された領域にドープを行うステップと、
    前記ドープされたチャネル層領域の上に、電極を形成するステップと、
    を有し、
    前記環境は、V族元素の過剰圧力を有し、前記導入することは、以下のいずれか：
    スパイク熱処理、
    フラッシュ熱処理、
    レーザ熱処理、
    により行われることを特徴とする方法。
  14. トランジスタを形成する方法であって、
    チャネル層の露出された未ドープ領域上に、IV族元素からなる材料の層を形成するステップであって、前記チャネル層は、III-V材料で構成されるステップと、
    前記チャネル層のIII族格子サイトにおける前記IV族元素の占有を促進し、前記チャネル層のV族格子サイトを占有しない環境において、前記チャネル層の前記露出された領域に、前記IV族元素を導入することにより、前記チャネル層の前記露出された領域にドープを行うステップと、
    前記ドープされたチャネル層領域の上に、電極を形成するステップと、
    を有し、
    前記環境は、V族元素の過剰圧力を有し、
    前記V族元素は、
    As、Sb
    からなる群から選択され、
    前記導入することは、
    スパイク熱処理、
    フラッシュ熱処理、
    レーザ熱処理、
    のいずれかにより実施されることを特徴とする方法。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759877B2 (en) * 2010-06-01 2014-06-24 Ishiang Shih Stress release structures for metal electrodes of semiconductor devices
JP5185341B2 (ja) * 2010-08-19 2013-04-17 株式会社東芝 半導体装置及びその製造方法
US20120080749A1 (en) * 2010-09-30 2012-04-05 Purtell Robert J Umos semiconductor devices formed by low temperature processing
JP5685917B2 (ja) * 2010-12-10 2015-03-18 富士通株式会社 半導体装置及び半導体装置の製造方法
TWI481025B (zh) * 2011-09-30 2015-04-11 Win Semiconductors Corp 高電子遷移率電晶體改良結構及其製程方法
US8884308B2 (en) * 2011-11-29 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor structure with improved breakdown voltage performance
KR20130066396A (ko) 2011-12-12 2013-06-20 삼성전기주식회사 질화물 반도체 소자 및 그 제조 방법
US8860088B2 (en) 2012-02-23 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
US9111905B2 (en) 2012-03-29 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US20130299895A1 (en) 2012-05-09 2013-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Iii-v compound semiconductor device having dopant layer and method of making the same
CN103022135B (zh) * 2012-12-14 2015-08-26 中国科学院微电子研究所 一种iii-v族半导体纳米线晶体管器件及其制作方法
US8829567B2 (en) * 2012-12-28 2014-09-09 Sematech, Inc. Metal alloy with an abrupt interface to III-V semiconductor
US9525054B2 (en) * 2013-01-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
KR102083495B1 (ko) 2013-01-07 2020-03-02 삼성전자 주식회사 Ｃｍｏｓ 소자와 이를 포함하는 광학장치와 그 제조방법
EP2763159A1 (en) * 2013-01-30 2014-08-06 University College Cork Improved low resistance contacts for semiconductor devices
US20140209920A1 (en) * 2013-01-31 2014-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. High Electron Mobility Transistor Structure
EP2775528B1 (en) 2013-03-05 2019-07-17 IMEC vzw Passivated III-V or Ge fin-shaped field effect transistor
US9666684B2 (en) * 2013-07-18 2017-05-30 Globalfoundries Inc. III-V semiconductor device having self-aligned contacts
US9263569B2 (en) * 2013-08-05 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. MISFET device and method of forming the same
WO2015077647A2 (en) * 2013-11-22 2015-05-28 Cambridge Electronics, Inc. Electric field management for a group iii-nitride semiconductor
US10032911B2 (en) 2013-12-23 2018-07-24 Intel Corporation Wide band gap transistor on non-native semiconductor substrate
US9306014B1 (en) * 2013-12-27 2016-04-05 Power Integrations, Inc. High-electron-mobility transistors
US9449827B2 (en) 2014-02-04 2016-09-20 International Business Machines Corporation Metal semiconductor alloy contact resistance improvement
US9640656B2 (en) * 2014-04-04 2017-05-02 Micron Technology, Inc. Transistors having strained channel under gate in a recess
CN104465746B (zh) * 2014-09-28 2018-08-10 苏州能讯高能半导体有限公司 一种hemt器件及其制造方法
US10497814B2 (en) 2014-12-23 2019-12-03 Intel Corporation III-V semiconductor alloys for use in the subfin of non-planar semiconductor devices and methods of forming the same
CN107430989B (zh) * 2014-12-23 2021-03-12 英特尔公司 耐受扩散的iii-v族半导体异质结构及包括其的器件
EP3298628A4 (en) * 2015-05-19 2019-05-22 INTEL Corporation SEMICONDUCTOR DEVICES WITH SURFACE-DOPED CRYSTALLINE STRUCTURES
US9972711B2 (en) 2015-06-03 2018-05-15 International Business Machines Corporation Reduced resistance short-channel InGaAs planar MOSFET
TWI626742B (zh) * 2015-06-18 2018-06-11 台達電子工業股份有限公司 半導體裝置
US9515165B1 (en) 2015-09-11 2016-12-06 International Business Machines Corporation III-V field effect transistor (FET) with reduced short channel leakage, integrated circuit (IC) chip and method of manufacture
US10720428B2 (en) * 2015-11-10 2020-07-21 Qorvo Us, Inc. High bandgap Schottky contact layer device
US9461159B1 (en) * 2016-01-14 2016-10-04 Northrop Grumman Systems Corporation Self-stop gate recess etching process for semiconductor field effect transistors
JP2017168768A (ja) * 2016-03-18 2017-09-21 三菱電機株式会社 電界効果トランジスタおよびその製造方法
US10128364B2 (en) * 2016-03-28 2018-11-13 Nxp Usa, Inc. Semiconductor devices with an enhanced resistivity region and methods of fabrication therefor
US9859421B1 (en) 2016-09-21 2018-01-02 International Business Machines Corporation Vertical field effect transistor with subway etch replacement metal gate
US10084074B1 (en) 2017-03-24 2018-09-25 Qualcomm Incorporated Compound semiconductor field effect transistor gate length scaling
CN106972056B (zh) * 2017-04-20 2019-12-03 郑州大学 基于BCB钝化的抗质子辐照InP基HEMT器件及其加工方法
US11309412B1 (en) * 2017-05-17 2022-04-19 Northrop Grumman Systems Corporation Shifting the pinch-off voltage of an InP high electron mobility transistor with a metal ring
US10756206B2 (en) 2017-07-10 2020-08-25 Qualcomm Incorporated High power compound semiconductor field effect transistor devices with low doped drain
US10453844B2 (en) 2017-12-06 2019-10-22 International Business Machines Corporation Techniques for enhancing vertical gate-all-around FET performance
US10546787B2 (en) 2018-06-04 2020-01-28 International Business Machines Corporation Multi-metal dipole doping to offer multi-threshold voltage pairs without channel doping for highly scaling CMOS device
FR3086101B1 (fr) * 2018-09-17 2022-07-08 Ion Beam Services Dispositif d'amelioration de la mobilite des porteurs dans un canal de mosfet sur carbure de silicium
TWI720645B (zh) 2018-10-09 2021-03-01 美商美光科技公司 包含異構通道之電晶體及相關裝置、電子系統及方法
EP3660885B1 (en) 2018-11-28 2023-05-24 Infineon Technologies AG Group iii nitride device and method of fabricating an ohmic contact for a group iii nitride-based device
CN110112073B (zh) * 2019-04-22 2021-09-24 中国科学院微电子研究所 场效应晶体管制备方法及场效应晶体管
US11245022B2 (en) * 2019-05-24 2022-02-08 Applied Materials, Inc. Integrated dipole flow for transistor
CN112740418B (zh) * 2020-12-14 2023-05-02 英诺赛科(苏州)科技有限公司 半导体装置和其制造方法
US20220336649A1 (en) * 2021-04-15 2022-10-20 Vanguard International Semiconductor Corporation High electron mobility transistor and fabrication method thereof
US20230246088A1 (en) * 2022-02-01 2023-08-03 Stmicroelectronics S.R.L. Manufacturing process of an ohmic contact of a hemt device and hemt device

Family Cites Families (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59119766A (ja) 1982-12-25 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
JPS60206177A (ja) * 1984-03-30 1985-10-17 Fujitsu Ltd 半導体装置の製造方法
JP2776825B2 (ja) 1988-04-15 1998-07-16 株式会社日立製作所 半導体装置
US5144410A (en) * 1989-03-29 1992-09-01 Vitesse Semiconductor Corporation Ohmic contact for III-V semiconductor devices
JPH02266534A (ja) * 1989-04-07 1990-10-31 Nec Corp 半導体装置の製造方法
JPH04116938A (ja) 1990-09-07 1992-04-17 Sony Corp 電界効果トランジスタの製法
JP2970783B2 (ja) 1991-07-03 1999-11-02 富士通株式会社 高電子移動度トランジスタとその製造方法
US5234848A (en) * 1991-11-05 1993-08-10 Texas Instruments Incorporated Method for fabricating lateral resonant tunneling transistor with heterojunction barriers
JP3021893B2 (ja) 1991-12-19 2000-03-15 三洋電機株式会社 電界効果トランジスタの形成方法
JPH06188274A (ja) 1992-12-17 1994-07-08 Hitachi Ltd ヘテロ接合電界効果トランジスタ
JPH07263664A (ja) 1994-03-17 1995-10-13 Hitachi Ltd 半導体装置およびその製造方法
JP3361922B2 (ja) * 1994-09-13 2003-01-07 株式会社東芝 半導体装置
JPH0974186A (ja) 1995-09-05 1997-03-18 Mitsubishi Electric Corp 化合物半導体装置及びその製造方法
JPH10125901A (ja) * 1996-10-17 1998-05-15 Mitsubishi Electric Corp 電界効果トランジスタ，及びその製造方法
JPH10247747A (ja) * 1997-03-05 1998-09-14 Toshiba Corp 半導体発光素子およびその製造方法
US6198116B1 (en) * 1998-04-14 2001-03-06 The United States Of America As Represented By The Secretary Of The Air Force Complementary heterostructure integrated single metal transistor fabrication method
US6316793B1 (en) * 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
JP4507285B2 (ja) * 1998-09-18 2010-07-21 ソニー株式会社 半導体装置及びその製造方法
JP3762588B2 (ja) 1999-10-05 2006-04-05 富士通株式会社 半導体装置の製造方法
US6521961B1 (en) 2000-04-28 2003-02-18 Motorola, Inc. Semiconductor device using a barrier layer between the gate electrode and substrate and method therefor
US6686616B1 (en) * 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
JP3430206B2 (ja) 2000-06-16 2003-07-28 学校法人 名城大学 半導体素子の製造方法及び半導体素子
JP2002217212A (ja) 2001-01-19 2002-08-02 Murata Mfg Co Ltd ヘテロ接合電界効果トランジスタ
US6737288B2 (en) 2001-05-24 2004-05-18 Mitsubishi Denki Kabushiki Kaisha Method for fabricating a semiconductor device
US6952040B2 (en) * 2001-06-29 2005-10-04 Intel Corporation Transistor structure and method of fabrication
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
JP2004111910A (ja) 2002-07-25 2004-04-08 Matsushita Electric Ind Co Ltd コンタクト形成方法および半導体装置
US20040021152A1 (en) * 2002-08-05 2004-02-05 Chanh Nguyen Ga/A1GaN Heterostructure Field Effect Transistor with dielectric recessed gate
JP2004103707A (ja) 2002-09-06 2004-04-02 Hitachi Cable Ltd Ｉｉｉ−ｖ族化合物半導体素子
JP2004140038A (ja) * 2002-10-15 2004-05-13 Sumitomo Chem Co Ltd 薄膜結晶ウェーハの製造方法及び半導体デバイス並びにその製造方法
JP2004247709A (ja) 2003-01-22 2004-09-02 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7064359B2 (en) * 2003-08-20 2006-06-20 Matsushita Electric Industrial Co., Ltd. Switching semiconductor device and switching circuit
US6867078B1 (en) * 2003-11-19 2005-03-15 Freescale Semiconductor, Inc. Method for forming a microwave field effect transistor with high operating voltage
DE102004058431B4 (de) * 2003-12-05 2021-02-18 Infineon Technologies Americas Corp. III-Nitrid Halbleitervorrichtung mit Grabenstruktur
JP2005210105A (ja) 2003-12-26 2005-08-04 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7183184B2 (en) * 2003-12-29 2007-02-27 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
US7432142B2 (en) * 2004-05-20 2008-10-07 Cree, Inc. Methods of fabricating nitride-based transistors having regrown ohmic contact regions
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US7704833B2 (en) * 2004-08-25 2010-04-27 Intel Corporation Method of forming abrupt source drain metal gate transistors
US7456443B2 (en) * 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
JP2006190991A (ja) * 2004-12-09 2006-07-20 Matsushita Electric Ind Co Ltd 電界効果トランジスタ及びその製造方法
KR100698829B1 (ko) * 2005-03-11 2007-03-23 한국과학기술원 광 수신기 제조 방법
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
JP2006319122A (ja) 2005-05-12 2006-11-24 Matsushita Electric Ind Co Ltd 化合物半導体装置
US7858481B2 (en) * 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) * 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7494858B2 (en) * 2005-06-30 2009-02-24 Intel Corporation Transistor with improved tip profile and method of manufacture thereof
US20070018199A1 (en) * 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
US7485503B2 (en) * 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US8183556B2 (en) * 2005-12-15 2012-05-22 Intel Corporation Extreme high mobility CMOS logic
US20070152266A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
US7592213B2 (en) * 2005-12-29 2009-09-22 Intel Corporation Tensile strained NMOS transistor using group III-N source/drain regions
US7485536B2 (en) * 2005-12-30 2009-02-03 Intel Corporation Abrupt junction formation by atomic layer epitaxy of in situ delta doped dopant diffusion barriers
US7566605B2 (en) * 2006-03-31 2009-07-28 Intel Corporation Epitaxial silicon germanium for reduced contact resistance in field-effect transistors
US7879739B2 (en) * 2006-05-09 2011-02-01 Intel Corporation Thin transition layer between a group III-V substrate and a high-k gate dielectric layer
US7456068B2 (en) * 2006-06-08 2008-11-25 Intel Corporation Forming ultra-shallow junctions
CN101449366A (zh) * 2006-06-23 2009-06-03 国际商业机器公司 使用ⅲ-ⅴ族化合物半导体及高介电常数栅极电介质的掩埋沟道金属氧化物半导体场效应晶体管
US20080001173A1 (en) 2006-06-23 2008-01-03 International Business Machines Corporation BURIED CHANNEL MOSFET USING III-V COMPOUND SEMICONDUCTORS AND HIGH k GATE DIELECTRICS
US20080132081A1 (en) * 2006-12-04 2008-06-05 Shaheen Mohamad A Thin III-V semiconductor films with high electron mobility
US20080142786A1 (en) * 2006-12-13 2008-06-19 Suman Datta Insulated gate for group iii-v devices
EP1936696A1 (en) * 2006-12-22 2008-06-25 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) A field effect transistor device and methods of production thereof
US9006707B2 (en) * 2007-02-28 2015-04-14 Intel Corporation Forming arsenide-based complementary logic on a single substrate
US7713802B2 (en) * 2007-03-12 2010-05-11 Chang Gung University Method of sulfuration treatment for a strained InAlAs/InGaAs metamorphic high electron mobility transistor
US7435987B1 (en) * 2007-03-27 2008-10-14 Intel Corporation Forming a type I heterostructure in a group IV semiconductor
US7763317B2 (en) * 2007-03-30 2010-07-27 Intel Corporation High K dielectric growth on metal triflate or trifluoroacetate terminated III-V semiconductor surfaces
US8124959B2 (en) * 2007-06-28 2012-02-28 Intel Corporation High hole mobility semiconductor device
JP5348364B2 (ja) 2007-08-27 2013-11-20 サンケン電気株式会社 ヘテロ接合型電界効果半導体装置
JP5217301B2 (ja) * 2007-08-28 2013-06-19 富士通株式会社 化合物半導体装置とその製造方法
US8159038B2 (en) * 2008-02-29 2012-04-17 Infineon Technologies Ag Self aligned silicided contacts
US8138041B2 (en) * 2008-06-12 2012-03-20 International Business Machines Corporation In-situ silicon cap for metal gate electrode
US8273649B2 (en) * 2008-11-17 2012-09-25 International Business Machines Corporation Method to prevent surface decomposition of III-V compound semiconductors
US9934976B2 (en) * 2008-12-18 2018-04-03 Intel Corporation Methods of forming low interface resistance rare earth metal contacts and structures formed thereby
US8017427B2 (en) * 2008-12-31 2011-09-13 Omnivision Technologies, Inc. Backside-illuminated (BSI) image sensor with backside diffusion doping
US8008977B2 (en) * 2009-04-14 2011-08-30 Triquint Semiconductor, Inc. Field-plated transistor including feedback resistor
TWI451552B (zh) * 2009-11-10 2014-09-01 Taiwan Semiconductor Mfg 積體電路結構

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