CN102652363A - Iii-v族半导体器件的电导率改善 - Google Patents

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Abstract

描述了III-V族半导体器件中的电导率改善。第一改善包括不与沟道层共平面延伸的阻挡层。第二改善包括对金属/Si、Ge或硅锗/III-V族叠置体的退火，以在Si和/或锗掺杂的III-V族层上形成金属-硅、金属-锗或金属-硅锗层。然后，去除金属层并且在金属-硅、金属-锗或金属-硅锗层上形成源极/漏极电极。第三改善包括在III-V族沟道层上形成IV族元素和/或VI族元素，并且进行退火，以便用IV族和/或VI族物种掺杂III-V族沟道层。第四改善包括在III-V族器件的存取区域上形成钝化层和/或偶极子层。

Description

III-V族半导体器件的电导率改善
技术领域
本发明的领域一般地涉及半导体器件及相关的制造方法。特别地，本发明的领域涉及III-V族半导体器件的不同方面中的电导率改善。
背景技术
图1示出了范例性的高电子迁移率晶体管（HEMT）器件100。图1的范例性的HEMT包括栅极电极102、源极电极103和漏极电极104。栅极、源极和漏极电极102-104通常由如下材料制成：诸如铜（Cu）、金（Au）、钨（W）、钛（Ti）、钽（Ta）、铂（Pt）、镍（Ni）、钴（Co）、铑（Rh）、钌（Ru）、钯（Pd）、铪（Hf）、锆（Zr）或铝（Al）或其组合等金属或金属合金，诸如氮化钛（TiN）、氮化钨（WN）或氮化钽（TaN）或其组合等金属氮化物，诸如硅化钛（TiSi）、硅化钨（WSi）、硅化钽（TaSi）、硅化钴（CoSi）、硅化铂（PtSi）、硅化镍（NiSi）或其组合等金属硅化物，诸如氮化钛硅（TiSiN）或氮化钽硅（TaSiN）或其组合等金属硅氮化物，诸如碳化钛（TiC）、碳化锆（ZrC）、碳化钽（TaC）、碳化铪（HfC）或碳化铝（AlC）或其组合等金属碳化物，或诸如碳氮化钽（TaCN）、碳氮化钛（TiCN）或其组合等金属碳氮化物。在其它实施例中可以使用其它适合的材料，诸如导电金属氧化物（例如，氧化钌）。
接触金属层105设置在源极和漏极电极103、104之下。接触金属层105与下方的半导体“叠置体”106物理接触，并且用作金属源极/漏极电极103、104与半导体叠置体106之间的物理界面。帽层（cap layer）107是高（例如，退化（degeneratively））掺杂的半导体层。类似于MOSFET器件中的硅化物，高掺杂的帽层107用于减小/最小化与半导体材料上的金属电极的结构相关联的电阻。
帽层107之下是蚀刻停止层108。在HEMT的构造期间，通过在衬底层112上形成缓冲层111来构造半导体叠置体106。然后，沟道层110形成在缓冲层上，阻挡层109形成在沟道层110上，并且蚀刻停止层108形成在阻挡层109上。然后，在蚀刻停止层上形成帽层。在下文中将更加详细地描述半导体叠置体106的材料的更多相关特征。
一旦构成了叠置体106，就形成了接触金属层105。使用光刻技术对接触金属105进行构图和蚀刻，以在器件的将要形成栅极的区域中暴露下方的帽层107。然后蚀刻在器件的栅极区域中的暴露的帽层107材料。蚀刻的深度限制在蚀刻停止层108的表面。在器件上形成绝缘层113。对随后的光致抗蚀剂层进行构图，以暴露栅极区域中的下方的绝缘层113。蚀刻暴露的绝缘层113和紧接其下的蚀刻停止层108和阻挡层109，以形成器件的凹入式栅极的沟槽。随后将栅极材料102沉积到沟槽中，以形成凹入式栅极102。再次蚀刻源极/漏极区域上的绝缘层，以暴露下方的接触金属层105。然后在暴露的接触金属层上形成源极/漏极电极103/104。
通过将栅极金属和第一绝缘层（未示出）抛光至接触金属105的表面，能够用气隙来替代在接触金属层105和帽层107的水平面上的绝缘层（这仅在其中具有凹入式栅极金属插塞的接触金属层105和帽层107的水平面（level）上留下第一绝缘层）。然后在晶片上涂覆第二绝缘层。在晶片上涂覆光致抗蚀剂并对其进行构图。然后蚀刻第二绝缘层，以在栅极金属插塞上形成开口。然后在第二绝缘层上形成与栅极金属插塞接触的栅极电极。然后从栅极的末端（tip end）蚀刻第一电介质层（例如，通过湿法蚀刻），以形成气隙。
半导体叠置体106是由不同半导体材料的层构成的异质结构。阻挡层109和缓冲层111都具有比沟道层110大的能带隙，以便在器件是激活的时，在沟道层110内包含载流子，从而形成沿沟道层110延伸的高迁移率导电沟道（特别地，借助于栅极电极102上的适当电压，也形成导电沟道）。
根据一个方案，阻挡层109和缓冲层111都由砷化铟铝（InAlAs）制成，并且沟道层110由砷化铟镓（InGaAs）制成（特别地，在用于半导体器件的III-V族材料中，III族元素与V族元素的比通常为1:1）。另外，衬底112和蚀刻停止层108都由磷化铟（InP）制成。帽层107可以由砷化铟镓或砷化铟铝制成。接触金属层可以由如下材料制成：铜（Cu）、金（Au）、钨（W）、钛（Ti）、钽（Ta）、铂（Pt）、镍（Ni）、钴（Co）、铑（Rh）、钌（Ru）、钯（Pd）、铪（Hf）、锆（Zr）或铝（Al）或其组合，诸如氮化钛（TiN）、氮化钨（WN）或氮化钽（TaN）或其组合等金属氮化物，诸如硅化钛（TiSi）、硅化钨（WSi）、硅化钽（TaSi）、硅化钴（CoSi）、硅化铂（PtSi）、硅化镍（NiSi）或其组合等金属硅化物，诸如氮化钛硅（TiSiN）或氮化钽硅（TaSiN）或其组合等金属硅氮化物，诸如碳化钛（TiC）、碳化锆（ZrC）、碳化钽（TaC）、碳化铪（HfC）或碳化铝（AlC）或其组合等金属碳化物，或诸如碳氮化钽（TaCN）、碳氮化钛（TiCN）或其组合等金属碳氮化物。在其它实施例中可以使用其它适合的材料，诸如导电金属氧化物（例如，氧化钌）。
源极/漏极电极可以由如下材料中的任一种制成：铜（Cu）、金（Au）、钨（W）、钛（Ti）、钽（Ta）、铂（Pt）、镍（Ni）、钴（Co）、铑（Rh）、钌（Ru）、钯（Pd）、铪（Hf）、锆（Zr）或铝（Al）或其组合，诸如氮化钛（TiN）、氮化钨（WN）或氮化钽（TaN）或其组合等金属氮化物，诸如硅化钛（TiSi）、硅化钨（WSi）、硅化钽（TaSi）、硅化钴（CoSi）、硅化铂（PtSi）、硅化镍（NiSi）或其组合等金属硅化物，诸如氮化钛硅（TiSiN）或氮化钽硅（TaSiN）或其组合等金属硅氮化物，诸如碳化钛（TiC）、碳化锆（ZrC）、碳化钽（TaC）、碳化铪（HfC）或碳化铝（AlC）或其组合等金属碳化物，或诸如碳氮化钽（TaCN）、碳氮化钛（TiCN）或其组合等金属碳氮化物。在其它实施例中可以使用其它适合的材料，诸如导电金属氧化物（例如，氧化钌）。
栅极材料可以是如下材料中的任一种：铜（Cu）、金（Au）、钨（W）、钛（Ti）、钽（Ta）、铂（Pt）、镍（Ni）、钴（Co）、铑（Rh）、钌（Ru）、钯（Pd）、铪（Hf）、锆（Zr）或铝（Al）或其组合，诸如氮化钛（TiN）、氮化钨（WN）或氮化钽（TaN）或其组合等金属氮化物，诸如硅化钛（TiSi）、硅化钨（WSi）、硅化钽（TaSi）、硅化钴（CoSi）、硅化铂（PtSi）、硅化镍（NiSi）或其组合等金属硅化物，诸如氮化钛硅（TiSiN）或氮化钽硅（TaSiN）或其组合等金属硅氮化物，诸如碳化钛（TiC）、碳化锆（ZrC）、碳化钽（TaC）、碳化铪（HfC）或碳化铝（AlC）或其组合等金属碳化物，或诸如碳氮化钽（TaCN）、碳氮化钛（TiCN）或其组合等金属碳氮化物。在其它实施例中可以使用其它适合的材料，诸如导电金属氧化物（例如，氧化钌）。
半导体叠置体中可以使用材料的交替配置。例如，可以用以下配置中的任一种替代InAlAs/InGaAs/InAlAs的阻挡层/沟道层/缓冲层结构：AlGaAs/GaAs/AlGaAs；或InP/InGaAs/InP；或InAl Sb/InSb/InAl Sb。同样地，蚀刻停止层108可以由InP、AlSb构成，而衬底可以由Si、Ge、GaAs或InP构成。为了基本上保持跨越异质结构边界的特定晶格结构，通常由某种外延工艺（诸如分子束外延（MBE）、气相外延（VPE）、金属有机物化学气相沉积（MOCVD）或液相外延（LPE）等）来执行单个层的制造。
在操作中，载流子从源极电极103，经过接触金属层105、帽层107、蚀刻停止层108和阻挡层109而流入沟道层110中。一旦在沟道层的高迁移率导电沟道中，载流子就在栅极102之下的沟道层110内流动并且“向上”流入到与漏极电极104相关联的阻挡层109、蚀刻停止层108、帽层107和接触金属层105中。
关于上述的HEMT载流子流存在少量挑战。特别地，尽管载流子经历了高迁移率，并且从而在沿沟道层110的路径上有较低的电阻，但是相比之下，通过源极和漏极电极103、104之下的接触层/帽层/蚀刻停止层/阻挡层结构的路径可能存在许多降低晶体管的整体性能的寄生电阻。
附图说明
通过范例但不限于附图中的图示的方式来介绍本发明，在附图中类似的附图标记表示相似的元件，其中：
图1示出了常规的HEMT器件；
图2示出了改善的HEMT器件；
图3a-3k示出了制造图2的HEMT器件的方法；
图4示出了III-V族器件的源极/漏极和下方的接触结构的模型；
图5a-5d示出了制造III-V族器件的源极/漏极和下方的接触结构的方法；
图6a-6c示出了制造极浅、高导电的源极/漏极结；
图7a-7d示出了设置在沟道层的存取区域上的钝化层/偶极子层的各个实施例；
图8a-8b示出了设置在基本上不在栅极电极或源极/漏极电极之下延伸的沟道层的存取区域上的钝化层/偶极子层的各个实施例；
具体实施方式
平面的缩减的阻挡层
回顾在背景技术部分中关于源极和漏极电极之下的接触层/帽层/蚀刻停止层/阻挡层中存在的寄生电阻的讨论，图2示出了旨在显著减小这些电阻的新颖器件结构200。特别地，根据图2的实施例，阻挡层209没有与半导体叠置体206中的其它层一起共平面延伸。通过缩减阻挡层209的平面范围，能够在源极电极203和漏极电极204之下使用单层213（为了简化，称为层“X”或材料“X”），单层213有效地替代了图1的接触层/帽层/蚀刻停止层/阻挡层结构中的蚀刻停止层108和阻挡层109。也就是说，在图2的方案中，在源极/漏极电极之下存在接触层/帽层/X层结构，而不是如图1中所见的接触层/帽层/蚀刻停止层/阻挡层结构。
图2的接触层/帽层/X层结构的电阻可以明显低于图1的接触层/帽层/蚀刻停止层/阻挡层结构的电阻，原因为以下原因中的任一种：1）与图1的方案相比，消除了一个异质结；2）与图1的方案相比，消除了两个异质结；3）材料“X”可以具有低于图1的蚀刻停止层107或阻挡层109或两者的电阻率。
在上面的1）的情况下，注意图2的接触层/帽层/X层结构比图1的接触层/帽层/蚀刻停止层/阻挡层结构少一层（即，消除了蚀刻停止层108）。蚀刻停止层108的消除因而相当于少了一个异质结。特别地，尽管产生跨距（stride）来保持跨越两种不同材料的异质结的晶格结构，不过在跨越异质结界面的晶格中通常具有一些缺陷密度。这些缺陷引起“电子陷阱”和/或跨越异质界面的其它不均匀性，该异质界面有效地增大了跨越异质结的电阻。此外，由于异质结的两种材料之间的能带差，在异质结界面处可能存在进一步阻碍电流穿过异质结的某种形式的能量势垒。因此，异质结表示某种程度的电阻，而相比较而言去除异质结将相当于电阻降低。
关于上面的2），在材料X 213与沟道层210的材料相同的情况下，消除了图1的方案中的阻挡层109与沟道层110之间存在的异质结。在此情况下，与图1的方案相比，因此消除了两个异质结（第一个与蚀刻停止层108的去除相关联，而第二个与阻挡层/沟道层109/110异质界面的去除相关联），这导致了在沟道层210与源极/漏极电极203/204之间存在更低的电阻。
此外，作为一般原则，有目的地设计栅极电极之下的阻挡层/沟道层异质结，使其具有相对大的能量势垒，从而防止栅极电极与沟道层之间的栅极之下的泄漏电流。在图1的方案中，源极和漏极电极103、104之下的阻挡层109的存在相当于对电流的流动的显著的阻挡。同样地，如图2中所见的源极/漏极电极之下的阻挡层/沟道层异质结的去除相当于所述阻挡的去除。
关于上面的3），如果对材料“X”213进行掺杂以使其具有低于蚀刻停止层108或阻挡层109或两者的电阻率和/或材料“X”213固有低于蚀刻停止层108或阻挡层109或两者的电阻率，则与图1的接触层/帽层/蚀刻停止层/阻挡层结构相比，能够实现另一电阻减小。例如，磷化铟和砷化铟铝（它们分别是蚀刻停止层和缓冲层的范例性材料）的电阻率分别是1k欧姆/平方和1M欧姆/平方。相比之下，如果以砷化铟镓掺杂材料X 213，则所产生的电阻率能够低至10欧姆/平方。从而，不仅可以通过异质结的消除还可以通过较低电阻的材料的替换来实现通过源极/漏极电极203、204之下的结构的较低电阻。
通常，材料X 213的选择可以注重：1）与帽层207和沟道层210的晶格匹配，以减小与跨越帽层/X和X/沟道结的晶格缺陷相关联的寄生电阻；以及2）至少与阻挡层材料209相比的较低的带隙（Eg），以减小源于存在于源极和漏极电极之下的沟道层210界面处的能量势垒的电阻的作用。特别地，一个与上面的设计方案一致的实施例包括均由相同材料构成（例如，砷化铟镓、InSb、GaAS）的帽层207、X层213和沟道层210。
在另一实施例中，尽管使用了相同的材料，但是不同层可以具有不同成分。例如，砷化铟镓X层213中铟的百分比可以高于砷化铟镓沟道层210（例如，在X层中，In和Ga结点（cite）可以由53%的In和47%的Ga构成，而沟道层则具有较低百分比的铟（例如，用于由Ga或As占据的结点的50%的In和50%的Ga））。这对应于X层213，该X层213的Eg低于沟道层210的Eg，这又使得沟道层210与X层213之间的电子传输“更容易”，因为能量势垒降低或不存在。
类似地，为了减小在X层/沟道层界面处的任何势垒，X层213可以比沟道层210更重地掺杂。例如，沟道层210可以是n型掺杂的，而X层213可以是退化掺杂的n型。
另一方案是在X层213与沟道层210之间有目的地具有某种晶格失配。具体地，选择X层213的精确材料和成分，以使其具有比沟道层210大的晶格常数，从而引起沟道层210内的应变，进而增加沟道层210的迁移率。再次使用砷化铟镓系统，其中X层和沟道层213、210都由砷化铟镓制成，X层213可以同样具有比沟道层210更高百分比的铟，以便在X层213中建立比沟道层210中更大的晶格常数。对于具有硅（Si）沟道层210的HEMT器件来说，X材料213可以是锗（Ge），以实现晶格失配，并且导致硅沟道中的应变，从而增大其中的迁移率。
图3a到3k示出了制造图2的HEMT器件的范例性工艺。最初，如图3a中所见，通过在衬底312上形成缓冲层311来构造半导体叠置体。然后，在缓冲层311上形成沟道层310并且在沟道层310上形成X层313。如前所述，可以用各种外延工艺（诸如MBE、VPE、MOCVD或LPE等）来外延地形成单个层。在一个实施例中，各个层的厚度范围可以是：缓冲层311为0.3-10微米，缓冲层210为5-20nm，缓冲层313为10-50nm。
接下来，如图3b中所见，对X层313进行构图和蚀刻，以形成用于栅极电极的开口。可以使用各种构图和蚀刻技术，诸如湿法蚀刻技术（例如，柠檬酸/过氧化氢）或干法蚀刻技术（例如，CH4、He）。蚀刻的深度大致可以穿透整个层313。
然后，如图3c中所见，在图3b的结构上外延地形成阻挡层309。如图3d中所见，在缓冲层309的表面上形成InP层314。如图3e中所见，然后抛光所得到的结构，以形成先前在X层形成的开口内的阻挡层309和InP层314。如以下会更加详细地描述的，InP层用作蚀刻停止层。其它可以是合适的材料包括AlSb。
如图3f中所见，在晶片表面上沉积帽层307和接触层305。将光致抗蚀剂层涂覆在晶片上并对其进行构图，以暴露器件的将要形成栅极电极的区域上的接触金属305。蚀刻暴露的接触金属305和下方的帽层307。如图3g中所见，由蚀刻停止层314限制蚀刻的深度。然后，如图3h中所见，绝缘层315涂覆在晶片上。再次在晶片上涂覆光致抗蚀剂层并且对其进行构图，以暴露位于器件的将要形成栅极的区域上的绝缘层315。如图3i中所见，蚀刻绝缘层315、蚀刻停止层314和阻挡层309，以形成用于凹入式栅极的开口。如图3j中所见，然后在开口中沉积栅极金属302，以形成凹入式栅极302。如图3k中所见，在源极/漏极区域中，再次蚀刻绝缘层315，并且（例如，选择性地）沉积或生长源极/漏极电极303/304。
通过将栅极金属和第一绝缘层（未示出）抛光至接触金属305的表面，能够用气隙来替代在接触金属层305和帽层307的水平面处的绝缘层（这仅在接触层305和帽层307的水平面处留下第一绝缘层，其中具有凹入式栅极金属插塞）。然后在晶片上涂覆第二绝缘层。在晶片上涂覆光致抗蚀剂并对其进行构图。然后蚀刻第二绝缘层，以在栅极金属插塞之上形成开口。然后在第二绝缘层上形成与栅极金属插塞接触的栅极电极。然后从栅极的末端蚀刻第一电介质层（例如，通过湿法蚀刻），以形成气隙。
特别地，可以适当地根据关于图1的描述使用各种材料、厚度和处理技术。
退火的Ni/Si或Ni/Ge多层，用于在Si或Ge掺杂的半导体层上生成 NiSi或NiGe层
图4示出了许多基于III-V族的器件（诸如金属半导体场效应晶体管（MESFET）、金属氧化物半导体HEMT（MOS-HEMT）和HEMT等）的源极/漏极接触结构的模型400。例如，图4的模型不仅能够用于对图1中所见的更传统的HEMT 100的源极/漏极接触结构进行建模还能够用于对图2中所见的改善的HEMT结构200进行建模。
根据图4的模型400，源极/漏极电极401位于接触金属层402（诸如钨（W）层）上。在接触金属层之下是帽层403。帽层403通常是重掺杂（例如，退化掺杂）的半导体层，使得其电性质类似于金属而非半导体。帽层403位于III-V族半导体材料404上，该III-V族半导体材料404位于III-V族器件内的更深处。如在图1的器件中所见，III-V族半导体层404对应于蚀刻停止层108。如图2的器件中所见，III-V族半导体层404对应于材料X层213。
如先前所描述的，许多III-V族器件的源极/漏极接触结构的问题其在于器件、导电沟道以及对应的源极/漏极电极之间引入的电阻。图5a到5d示出了用于建立电阻相对较低的源极/漏极接触结构的结构和工艺。特别地，图5a到5d的结构和工艺能够替代映射到图4的模型的结构。
如图5a中所见，产生初始结构，其包括硅（Si）或锗（Ge）或硅锗（SiGe）的层502上的金属层501（该金属层501可以由镍（Ni）、Ti、Al、Hf、Zr和W中的任一种构成）。为了简化，图5a到5d涉及金属层501由Ni构成的范例。Si或Ge或SiGe的层502位于III-V族半导体503上。这里，可以通过CVD、MOCVD、MBE或ALE中的任一种在III-V族半导体层503上沉积或生长Si或Ge或SiGe层502。可以通过以下工艺ALE、PVD、溅射、蒸镀中的任一种在Si或Ge或SiGe层上沉积或生长金属层501。在一个实施例中，金属层501的厚度在10-50nm的范围内，且Si或Ge或SiGe层502的厚度在10-50nm的范围内。
一旦产生图5a的结构，就对其进行退火。根据各个实施例，退火步骤可以具有以下工艺参数：惰性气氛（诸如N2、N2/H2、He等）中200-500C下持续时间在毫秒至1小时的范围内。
退火不仅引起Si和/或Ge原子从Si或Ge或SiGe层502扩散至III-V族半导体层503中，还引起金属原子从金属层501扩散至Si或Ge或SiGe层502中。如图5b中所见，退火工艺完成后，Si和/或Ge原子至III-V族半导体层503中的扩散产生了高掺杂的半导体区域504，并且金属原子至Si或Ge或SiGe层502中的扩散产生了高导电的层505（诸如，在金属层501由Ni构成的情况下，镍硅或镍锗或镍硅锗）。基于上述的退火步骤和材料厚度，区域504和505的深度可以分别在10-50nm的范围内（其中层504一直向下延伸至下方的沟道层）。
然后，如图5c中所见，去除了金属层501，并且如图5d中所见，在合金层505上形成源极或漏极电极506。可以通过湿法蚀刻或干法蚀刻来去除Ni层，并且源极或漏极电极506可以由以下材料中的任一种构成：铜（Cu）、金（Au）、钨（W）、钛（Ti）、钽（Ta）、铂（Pt）、镍（Ni）、钴（Co）、铑（Rh）、钌（Ru）、钯（Pd）、铪（Hf）、锆（Zr）或铝（Al）或其组合，诸如氮化钛（TiN）、氮化钨（WN）或氮化钽（TaN）或其组合等金属氮化物，诸如硅化钛（TiSi）、硅化钨（WSi）、硅化钽（TaSi）、硅化钴（CoSi）、硅化铂（PtSi）、硅化镍（NiSi）或其组合等金属硅化物，诸如氮化钛硅（TiSiN）或氮化钽硅（TaSiN）或其组合等金属硅氮化物，诸如碳化钛（TiC）、碳化锆（ZrC）、碳化钽（TaC）、碳化铪（HfC）或碳化铝（AlC）或其组合等金属碳化物，或诸如碳氮化钽（TaCN）、碳氮化钛（TiCN）或其组合等金属碳氮化物。在其它实施例中可以使用其它适合的材料，诸如导电金属氧化物（例如，氧化钌）。可以通过ALE、PVD、蒸镀和化学镀覆中的任一种来沉积或生长源极/漏极电极。
比较图5d的最终结构与图4的模型，注意Si/Ge掺杂的半导体层504有效地替代了帽层403，并且NiSi或NiGe或NiSiGe层505有效地替代了接触金属层502。这里，Si/Ge掺杂的层504相当于具有低电阻的高掺杂的半导体层，而NiSi或NiGe或NiSiGe层505则相当于传统CMOS工艺中使用的硅化物层。特别地，下方的III-V族半导体层503可以是掺杂的（例如，如其在图5a中的状态），使得基于来自Si/Ge/SiGe层502的Si/Ge原子扩散的附加掺杂导致层504被高（例如，退化）掺杂。
在III-V族器件中的高导电的浅S/D结的形成
图6a至6c示出了在III-V族器件中形成高导电的浅源极/漏极结的处理方案。根据图6a到6c的工艺，最初，如图6a中所见，在III-V族缓冲层602（例如，砷化铟铝）上设置III-V族沟道层601（例如，砷化铟镓），而III-V族缓冲层602则设置在衬底层603（例如，磷化铟）上。下方有高K电介质605且邻接有侧壁606的栅极电极604形成在沟道层601上（注意此结构是类似MOSFET的HEMT（例如，MOS-HEMT），而不是如先前针对图1和2所讨论的凹入式栅极HEMT）。
如图6b中所见，在侧壁606的两侧上的暴露的沟道区域上沉积或生长掺杂剂层607。根据一个实施例，掺杂剂层607是诸如Si、Ge或Sn的IV族材料和/或诸如硫的VI族材料的非常薄的层（例如，单层）。可以通过等离子体气相沉积（PVD）、MBE、MOCVD、分子注入、分子层沉积、浸渍掺杂（infusion doping）或等离子体掺杂中的任一种形成薄掺杂剂层。根据第二实施例，掺杂剂层607是由旋涂在晶片上的溶剂溶液中悬浮的SiO2以及IV族和VI族掺杂剂（或仅IV族或VI族掺杂剂）构成的旋涂玻璃（SOG）混合物。这里，注意SOG的厚度可以比单层厚得多，甚至可能超过栅极电极604的高度。因此，相比于第二（SOG）掺杂剂层实施例，图6b更多地是按照第一掺杂剂层实施例的比例来绘制的。
这里，掺杂剂层607的IV族和/或VI族元素是会通过以下将进一步描述的退火工艺而扩散到暴露的源极/漏极结区域中的掺杂剂。然而，在描述退火步骤之前，有必要指出的是，如本领域公知的，在III-V族材料中占据了III族原子的晶格结点（site）的IV族掺杂剂会贡献额外的电子，并且在III-V族材料中占据了V族原子的晶格结点的IV族掺杂剂会贡献额外的电子。从而，在IV族掺杂剂的情况下，期望掺杂剂物种（species）通过占据III族晶格结点来向III-V族沟道层601贡献电子，然而，在IV族掺杂剂层实施例的情况下，期望掺杂剂物种占据沟道层601的V族晶格结点。
在施加了掺杂剂层607之后，如图6c中所见，使该结经受退火步骤，这导致掺杂剂层607内的掺杂原子扩散到沟道层601中。这里，由于特征尺寸持续地小型化（例如，低于22nm），通过掺杂剂的扩散而在沟道层601中形成的源极/漏极结不仅应当极浅（例如，10nm的结深或更低）还应当是高导电的（例如，大约1e19/cm3至1e21/cm3的掺杂剂浓度）。为了形成极浅的和导电的结，应当顾及如以下所描述的关于退火步骤的考虑。
关于第一掺杂剂层实施例，有必要指出的是，至少Si、Ge或Sn掺杂剂是“两性的”。在沟道层601内，两性的IV族掺杂剂不仅能占据III族晶格结点还能占据V族晶格结点。由于前者会导致电子施与（donation），而后者则不会，所以可以设计退火步骤的环境来促进IV族掺杂剂占据III族结点并且阻碍IV族掺杂剂占据V族结点。根据一个方案，这可以通过在诸如As或Sb的V族元素的过压（过量存在）的情况下对掺杂剂层607进行退火来实现。这里，V族元素的过压导致充足的V族元素占据V族结点而留下IV族掺杂剂来如期望的那样主要占据III族结点。或者，可以使用IV族元素（例如，硫）的过压。在此情况下，IV族元素不仅占据V族晶格结点（以促进如上所述的IV族对III族结点的占据），还贡献电子，从而也增大结的电导率。
在另一实施例中，如果第一实施例型掺杂剂层607包含IV族和VI族物种的混合物，掺杂剂层607实际上可以由两层子层（sub-layer）构成：第一子层由IV族元素构成，而第二子层由VI族元素构成。然后可以在存在或不存在VI族元素过压的情况下执行退火步骤。或者，掺杂剂层可以是IV族和VI族物种的单层混合物（例如单层硅-硫）。
此外，在实施例中，退火步骤的随时间的温度变化大于与快速热退火（RTA）相关联的那些温度变化。例如，掺杂剂层可以用峰值（spike）、激光或闪蒸（flash）退火来进行退火。这里，短时间周期内的大的温度变化（例如，1300ΔT℃和2Δt ms）具有使激活的载流子数量最大化同时使扩散的深度最小化的效果。从而，形成了高导电的、浅源极/漏极结。此外，保持了III-V族半导体叠置体的完整性（因为已知III-V族材料的熔点比Si低）。
关于第二掺杂剂层实施例（SOG），通过第一“预沉积（pre-dep）”步骤从SOG提取掺杂剂（其可以仅仅是IV族元素或者是IV族与VI族元素的组合），在该第一“预沉积”步骤中掺杂剂离开SOG并且通过退火使沟道层601的表面饱和。然后，在诸如HF浸渍的湿法蚀刻中去除SOG。最终，执行“驱入（drive-in）”步骤，以便将掺杂剂扩散到沟道层601中。这里，驱入步骤可以由诸如如上所述的峰值、闪蒸或激光退火的温度骤升来执行。考虑到闪蒸温度，可以使用更重的掺杂剂（例如，29Si、Sn、Te）来限制扩散深度。
如图6c中所见，生成的器件具有非常浅的、高导电的源极/漏极结608。尽管未示出，但是随后在这些结上沉积或生长了源极和漏极电极。特别地，如上所述，栅极电极之下的层在III-V族类似MOSFET的器件的情况下可以是高k电介质（例如，AlD Al2O3），或者在III-V族HEMT器件的情况下可以是阻挡层。
应当注意栅极电极604无需具有侧壁间隔体606。例如，在替代方案中，在整个沟道层601上形成阻挡层（HEMT）器件或高K电介质（类似MOSFET）器件。然后在阻挡层/高K层上形成栅极电极。然后在沟道层601的暴露的源极/漏极区域上形成如上所述的用于第一或第二掺杂剂层实施例的掺杂剂层。将掺杂剂驱入到沟道层601中并且激活载流子。然后在沟道层601上新近形成的结上形成漏极电极。
有必要指出的是，此处理技术不仅适用于“先栅极”实施例（即，如图6a-6c中所见，在形成源极/漏极结之前形成栅极电极），还适用于“后栅极”实施例。也就是说，例如，在晶片上或至少完整的栅极电极上形成阻挡层/高K层之前可以在沟道层中形成源极/漏极结。
最后，在III-V族HEMT器件的情况下，尽管于此描述的结构不需要源极/漏极区域中沟道层之上的层的“叠置体”（例如，如图1中所见），于此描述的技术也能够用于在这种器件中形成高掺杂的、浅源极/漏极结。
S/D存取区域中的钝化层和/或偶极子层，用于去除III-V族器件的沟道 层表面上的电子陷阱
在类似MOSFET的III-V族器件（例如，MOS-HEMT）和III-V族HEMT器件中，期望沟道层在导带中保持高载流子浓度，从而实现高增益器件。这种III-V族器件中的焦点问题是沟道层表面处或附近的表面状态。这种表面状态俘获电子，从而减小沟道层中的载流子浓度并且减小器件的跨导（增益）。
表面状态可以由悬空键和/或与沟道层的表面相关联的其它晶格缺陷引起。重要的是，沟道层的受影响的区域不仅可以包括栅极正下方的区域，还可以包括沿栅极电极与源极或漏极电极之间的区域（称为“存取”区域）以及源极/漏极电极正下方的区域。
图7a至7d示出了III-V族类似MOSFET的器件的不同实施例，其在沟道层702的表面上结合了钝化层和/或偶极子层701。这里，钝化层通过形成具有电子状态的键来有效地“钝化”沟道的表面，如果不存在钝化层，则该键相当于悬空键。硅被理解为对于典型的诸如砷化铟镓的III-V族器件沟道层来说是好的钝化层。其它可能的钝化层材料包括诸如InP的III-V族层、或者诸如SiO2、Al2O3、HfO2等的氧化层。
相反，偶极子层将电子“吸引”至沟道层的表面，从而补偿表面状态的存在。也就是说，如图7a中所见，在偶极子/沟道层界面701a/702处，在偶极子层701a的底表面上会存在正表面电荷，而偶极子层701a将电子牵引至沟道层702的上表面。因此，即使在沟道层702的上表面上存在表面状态并且这些表面状态填充有电子，由于偶极子层701a将另外的电子牵引至沟道层上表面，所以大大地避免了载流子浓度的有害的下降。值得注意的是，偶极子层的正表面电荷的生成本质上是构成偶极子层701a的材料对外场的响应，其中可以在偶极子层701a的沉积或生长期间施加该外场，以永久地设置它的偶极矩。替代或结合地，可以在器件的操作期间设置偶极子层的偶极矩，诸如对由栅极节点上的电压的施加产生的电场的响应。用于III-V族器件的偶极子层的候选材料包括Al2O3和La2O3。
根据设计者的选择，钝化层/偶极子层701可以表现为钝化层，或可以表现为偶极子层，或可以表现为组合的钝化层和偶极子层。可以展现钝化和偶极子效应这两者的各种材料包括Al2O3和其它各种氧化物。
可以制造利用钝化层/偶极子层的各种器件结构。图7a示出了钝化层/偶极子层701跨越源极/漏极结、存取区域并且在栅极电极704和栅极电介质705之下的实施例。注意沟道层位于III-V族半导体叠置体和/或基板的剩余部分703上。图7b示出了钝化层/偶极子层701仅在栅极电极704和存取区域之下延伸的实施例。图7c示出了钝化层/偶极子层701c从存取区域延伸至源极/漏极结的实施例。
图7d示出了钝化层/偶极子层701d主要位于存取区域上的实施例。这里，图7d中所见的实施例在源极/漏极结和栅极中的掺杂剂浓度或其它能带弯曲效应减轻了对这些区域中的钝化层/偶极子层的需要，和/或，栅极或源极/漏极之下的钝化层/偶极子层的存在会降低（mitigate）器件的性能（诸如增大源极/漏极区域中的寄生电阻）的器件中可以是有用的。特别地，尽管图7a-7d所示的实施例具有侧壁间隔体706，但是侧壁间隔体706不是必需的。
比较图7a-7d的各个实施例，注意在形成源极707、漏极708、栅极电介质705、栅极金属704或侧壁706之前，图7的钝化层/偶极子层701a就沉积或生长在晶片表面上。可以类似地形成图7b的实施例，或者，可以在钝化层/偶极子层701b和栅极结构704-706的沉积或生长之前形成源极/漏极电极707/708。在图7c的实施例中，可以在形成栅极电介质705之前或之后沉积或生长钝化层/偶极子层701c。在前者的情况下，可以在器件的沟道的范围上沉积或生长钝化层/偶极子层701c，并且然后在栅极的区域对其进行蚀刻，以便随后形成栅极电介质705。在后者的情况下，可以蚀刻栅极电介质705，以允许钝化层/偶极子层701c的沉积或生长。除了可以蚀刻钝化层/偶极子层701d来允许随后的源极/漏极电极707/708的沉积或生长以外，如上面刚刚描述的，可以类似地形成图7d的实施例。相反地，可以在形成钝化层/偶极子层701d之前形成源极/漏极电极707/708。
图8a至8c示出了图7d的实施例的更详细的实施例。特别地，图8a示出了一对实施例850、860，其中可以在形成栅极电介质805之后形成实施例850的钝化层/偶极子层801a，而实施例860的钝化层/偶极子层801a可以在形成栅极电介质层805之前形成。特别地，在这两个实施例中，钝化层/偶极子层与源极/漏极结809共同延伸到相同的范围。然而，在实施例850中源极/漏极结809的末端与栅极边缘对齐，而在实施例860中源极/漏极结809的末端则延伸到栅极之下。在图8b的实施例中，在形成源极/漏极电极807/808和栅极结构804、805之后，形成钝化层/偶极子层801b。
本领域技术人员会理解，可以以各种方式适当地组合各种方案。因此，在适当的情况下不应当相互脱离地阅读上述方案。
在前面的说明书中，已经参照本发明的特定范例性实施例描述了本发明。但是，显然可以在不脱离如所附权利要求中所阐述的本发明的更宽的精神和范围的情况下，对其作出各种修改和变化。因此，说明书和附图应当认为是示例性的而非限制性的。

Claims (43)

1.一种晶体管，包括
栅极电极之下的第一半导体材料；
所述栅极电极之下的第二半导体材料，所述第一半导体材料不同于所述第二半导体材料，并且与所述第二半导体材料接触以形成异质结；
从源极电极至漏极电极的路径，当所述晶体管是激活的时，载流子沿所述路径行进，所述路径包括所述第二材料，所述路径不穿过所述异质结。
2.根据权利要求1所述的晶体管，其中，所述第一和第二半导体材料是不同的III-V族材料。
3.根据权利要求2所述的晶体管，其中，所述第一半导体材料是砷化铟铝。
4.根据权利要求3所述的晶体管，其中，所述第二半导体材料是砷化铟镓。
5.根据权利要求1所述的晶体管，其中，蚀刻停止层不位于所述源极和漏极电极之下。
6.根据权利要求1所述的晶体管，其中，所述路径不穿过所述源极和漏极电极之下的所述第一半导体材料。
7.根据权利要求1所述的晶体管，包括第三半导体材料，所述第三半导体材料：
a）不同于所述第一半导体材料；
b）被所述路径穿过；
c）在所述源极电极之下延伸至所述器件内的所述异质结所位于的深度。
8.根据权利要求7所述的晶体管，其中，所述第一和第三半导体材料是相同的半导体材料。
9.根据权利要求7所述的晶体管，其中，所述第三半导体材料在所述第一半导体材料上引起应变。
10.一种形成晶体管的方法，包括：
在沟道层上外延形成具有第一III-V族层的III-V族半导体叠置体，所述沟道层在缓冲层上；
在将要设置所述晶体管的栅极电极的地方蚀刻所述第一III-V族层，所述蚀刻在所述第一III-V族层内产生空腔；
在所述空腔中外延形成阻挡层；
在所述阻挡层上形成栅极电极，并且在所述第一III-V族层上形成源极和漏极电极。
11.根据权利要求10所述的方法，其中，所述第一III-V族层是砷化铟镓。
12.根据权利要求11所述的方法，其中，所述沟道层是砷化铟镓。
13.根据权利要求12所述的方法，其中，所述第一III-V族层中的铟的成分百分比高于所述沟道层。
14.根据权利要求10所述的方法，还包括，在所述栅极电极的所述形成之前，在所述空腔内形成蚀刻停止层。
15.根据权利要求14所述的方法，还包括，在所述栅极电极的所述形成之前，蚀刻穿透所述蚀刻停止层并且进入到所述阻挡层中，在所述栅极电极的所述形成之后所述栅极电极是凹入式栅极电极。
16.一种方法，包括：
在III-V族材料上形成由Si和/或Ge构成的第一层；
在所述第一层上形成第二金属层，所述第二金属层由Ni、Ti、Al、Hf、Zr和W中的任一种构成；
对所述第一层、所述第二金属层和所述III-V族材料进行退火，以便：
i）向所述III-V族材料内提供Si和/或Ge掺杂剂；
ii）向所述第一层内提供所述第二层的金属；
去除所述第二层；以及
在所述第一层上形成电极。
17.根据权利要求16所述的方法，其中，所述电极是源极电极。
18.根据权利要求16所述的方法，其中，所述电极是漏极电极。
19.根据权利要求16所述的方法，其中，所述形成第一层包括通过CVD、MOCVD、MBE或ALE中的任一种形成所述第一层。
20.根据权利要求19所述的方法，其中，所述形成第二层包括通过ALE、PVD、溅射、蒸镀中的任一种形成所述第二层。
21.根据权利要求16所述的方法，其中，所述形成第二层包括通过ALE、PVD、溅射、蒸镀中的任一种形成所述第二层。
22.一种晶体管，包括：
电极；
所述电极之下的第一层，所述第一层由1）Si和Ge中的至少一种；以及2）Ni、Ti、Al、Hf、Zr和W中的任一种构成；
所述第一层之下的III-V族半导体材料的掺杂区域，所述半导体材料的掺杂区域包括Si掺杂剂和Ge掺杂剂中的至少一种。
23.根据权利要求22所述的晶体管，其中，所述晶体管是高电子迁移率晶体管（HEMT）。
24.根据权利要求22所述的晶体管，其中，所述晶体管包括III-V族半导体材料的叠置体，所述III-V族半导体材料具有所述掺杂区域，而所述掺杂区域为所述叠置体的部件。
25.根据权利要求22所述的晶体管，其中，所述电极是源极电极。
26.根据权利要求22所述的晶体管，其中，所述电极是漏极电极。
27.根据权利要求22所述的晶体管，其中，所述掺杂区域是退化掺杂区域。
28.一种形成晶体管的方法，包括：
在沟道层的暴露区域上形成由IV族元素和VI族元素中的至少一种构成的材料层，所述沟道层由III-V族材料构成；
通过用以下任一种方法向所述沟道层的所述暴露区域中驱入IV族元素和VI族元素中的至少一种，来对所述沟道层的所述暴露区域进行掺杂：
峰值退火；
闪蒸退火；
激光退火；以及
在所述掺杂的沟道层区域上形成电极。
29.根据权利要求28所述的方法，其中，所述材料层包括IV族元素和VI族元素，并且所述驱入还包括向所述沟道层的所述暴露区域中驱入所述IV族元素和所述VI族元素。
30.根据权利要求28所述的方法，其中，所述材料层是单层。
31.根据权利要求29所述的方法，其中，所述材料层由等离子体气相沉积、分子束外延、化学气相沉积、分子注入、分子层沉积、浸渍掺杂、等离子体掺杂中的任一种形成。
32.根据权利要求29所述的方法，其中，在玻璃上旋涂所述材料层（SOG）并且所述方法还包括在所述驱入之前：
将所述IV族和VI族元素从所述SOG驱入至所述沟道层的所述暴露区域的表面；以及
用湿法蚀刻去除所述SOG层。
33.根据权利要求28所述的方法，其中，所述IV族元素和VI族元素中的至少一种不包括VI族元素。
34.根据权利要求33所述的方法，其中，在包括占据所述沟道层的所述暴露区域的V族结点的VI族元素的环境中执行所述驱入。
35.根据权利要求28所述的方法，其中，所述掺杂的暴露的沟道层区域的掺杂剂深度小于10nm，且掺杂剂浓度至少为1e20/cm3。
36.一种晶体管，包括：
钝化层和/或偶极子层，该钝化层和/或偶极子层位于所述晶体管的沟道层的存取区域上，所述晶体管的沟道层由III-V族材料构成。
37.根据权利要求30所述的晶体管，其中，所述钝化层和/或偶极子层在所述晶体管的栅极电介质之下延伸。
38.根据权利要求37所述的晶体管，其中，所述钝化层和/或偶极子层在所述晶体管的源极电极和漏极电极之下延伸。
39.根据权利要求36所述的晶体管，其中，所述钝化层和/或偶极子层在所述晶体管的源极电极和漏极电极之下延伸。
40.根据权利要求36所述的晶体管，其中，所述钝化层和/或偶极子层基本上不在所述晶体管的栅极电极、源极电极和漏极电极之下延伸。
41.根据权利要求36所述的晶体管，其中，所述钝化层和/或偶极子层在所述晶体管的源极和漏极电极上延伸。
42.根据权利要求36所述的晶体管，其中，所述钝化层和/或偶极子层在所述晶体管的栅极电极上延伸。
43.根据权利要求36所述的晶体管，其中，所述钝化层和/或偶极子层由Si、III-V族材料、氧化物中的至少一种构成。
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