KR20120089764A - Ⅲ-ⅴ족 반도체 장치의 도전성 개선 - Google Patents

Ⅲ-ⅴ족 반도체 장치의 도전성 개선 Download PDF

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Abstract

Ⅲ-Ⅴ족 반도체 장치의 도전성 개선이 설명된다. 제 1 개선은 채널층과 동일한 공간의 평면에 존재하지 않는 배리어층을 포함한다. 제 2 개선은 Si 및/또는 게르마늄 도핑된 Ⅲ-Ⅴ족 층 위에 금속-실리콘, 금속-게르마늄 또는 금속-실리콘 게르마늄층을 형성하기 위해 금속/Si, Ge 또는 실리콘-게르마늄/Ⅲ-Ⅴ족 스택의 어닐링을 포함한다. 그 후, 금속층을 제거하고, 금속-실리콘, 금속-게르마늄 또는 금속-실리콘 게르마늄층에 소스/드레인 전극을 형성한다. 제 3 개선은 Ⅲ-Ⅴ족 채널층 위에 Ⅳ족 및/또는 Ⅵ족 원소의 층을 형성하는 단계와, Ⅲ-Ⅴ족 채널층을 Ⅳ족 및/또는 Ⅵ족 종으로 도핑하는 어닐링 단계를 포함한다. 제 4 개선은 Ⅲ-Ⅴ족 장치의 액세스 영역 위에 형성된 패시베이션층 및/또는 다이폴층을 포함한다.

Description

Ⅲ-Ⅴ족 반도체 장치의 도전성 개선{CONDUCTIVITY IMPROVEMENTS FOR III-V SEMICONDUCTOR DEVICES}
본 발명의 분야는 일반적으로 반도체 장치 및 관련 제조 방법에 관한 것으로, 특히, Ⅲ-Ⅴ족 반도체 장치의 다양한 국면에서의 도전성 개선에 관한 것이다.
도 1은 예시적 고전자이동도 트랜지스터(High Electron Mobility Transistor, HEMT) 장치(100)를 도시한다. 도 1의 예시적 HEMT는 게이트 전극(102), 소스 전극(103) 및 드레인 전극(104)을 포함한다. 게이트 전극(102), 소스 전극(103) 및 드레인 전극(104)은 일반적으로 구리(Cu), 금(Au), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 플래티넘(Pt), 니켈(Ni), 코발트(Co), 로듐(Rh), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 지르코늄(Zr) 또는 알루미늄(Al) 또는 그 결합 등의 금속 또는 금속 합금, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 탄탈륨 질화물(TaN), 또는 그 결합 등의 금속 질화물, 티타늄 규화물(TiSi), 텅스텐 규화물(WSi), 탄탈륨 규화물(TaSi), 코발트 규화물(CoSi), 플래티넘 규화물(PtSi), 니켈 규화물(NiSi) 또는 그 결합 등의 금속 규화물, 티타늄실리콘 질화물(TiSiN) 또는 탄탈륨실리콘 질화물(TaSiN) 또는 그 결합 등의 금속 실리콘 질화물, 티타늄 탄화물(TiC), 지르코늄 탄화물(ZrC), 탄탈륨 탄화물(TaC), 하프늄 탄화물(HfC) 또는 알루미늄 탄화물(AlC) 또는 그 결합 등의 금속 탄화물, 탄탈륨 탄소 질화물(TaCN), 티타늄 탄소 질화물(TiCN) 또는 그 결합 등의 금속 탄소 질화물로 이루어진다. 다른 실시예에서 도전성 금속 산화물(예컨대, 루테늄 산화물) 등의 다른 적당한 재료가 사용될 수 있다.
접촉 금속층(105)은 소스 전극 및 드레인 전극(103, 104)의 아래에 배치된다. 접촉 금속층(105)은 밑에 있는 반도체 "스택"(106)에 물리적으로 접촉하고 금속의 소스/드레인 전극(103, 104)과 반도체 스택(106) 사이의 물리적 인터페이스로 기능한다. 캡층(107)은 고농도로 (예컨대, 변질되어) 도핑된 반도체층이다. MOSFET 장치의 실리사이드와 마찬가지로, 고농도로 도핑된 캡층(107)은 반도체 재료 위의 금속 전극의 구성과 연관된 전기적 저항을 감소/최소화하도록 기능한다.
캡층(107) 아래에는 에칭 정지층(108)이 있다. HEMT의 구성중에, 반도체 스택(106)은 기판층(112) 위에 버퍼층(111)을 형성함으로써 구성된다. 그 후 채널층(110)이 버퍼층에 형성되고, 배리어층(109)이 채널층(110)에 형성되며, 에칭 정지층(108)이 배리어층(109)에 형성된다. 그 후 캡층이 에칭 정지층에 형성된다. 반도체 스택(106)의 재료의 더 적절한 특징은 이하에 더 상세히 설명된다.
스택(106)이 구성되면, 접촉 금속층(105)이 형성된다. 리소그래피 기술을 이용하면, 접촉 금속층(105)은 게이트가 형성될 장치의 영역에서 아래의 캡층(107)을 노출시키도록 패터닝 및 에칭된다. 그 후 장치의 게이트 영역의 노출된 캡층(107) 재료가 에칭된다. 에칭의 깊이는 에칭 정지층(108)의 표면에 의해 제한된다. 절연층(113)은 장치 위에 형성된다. 후속된 포토레지스트층이 패터닝되어 게이트 영역에서 아래에 있는 절연층(113)을 노출시킨다. 노출된 절연층(113)과 바로 밑에 있는 에칭 정지층(108) 및 배리어층(109)이 에칭되어 장치의 리세스된 게이트(recessed gate)를 위한 트렌치를 형성한다. 이어서 게이트 재료(102)가 리세스된 게이트(102)를 형성하는 트렌치에 증착된다. 절연층이 다시 소스/드레인 영역에 걸쳐 에칭되어 그 밑에 있는 접촉 금속층(105)을 노출시킨다. 그러면 소스/드레인 전극(103, 104)은 노출된 접촉 금속 위에 형성된다.
접촉 금속층(105) 및 캡층(107)의 수준에서의 절연층은 게이트 금속 및 제 1 절연층(도시하지 않음)을 접촉 금속층(105)의 표면에 대해 연마함으로써 에어갭으로 대체될 수 있다(이것은 그 안에 리세스된 게이트 재료의 플러그를 갖는 접촉 금속층(105) 및 캡층(107)의 수준에서 제 1 절연층만을 남긴다). 그 후 제 2 절연층이 웨이퍼 위에 코팅된다. 포토레지스트가 웨이퍼 위에 코팅되고 패터닝된다. 그 후 제 2 절연층이 에칭되어 게이트 재료 플러그 위에 개구부를 형성한다. 그 후 게이트 재료 플러그에 접촉하는 게이트 전극이 제 2 절연층 위에 형성된다. 그 후 제 1 유전체층이 (예컨대, 습식 에칭에 의해) 게이트의 끝부분부터 에칭되어 에어갭을 형성한다.
반도체 스택(106)은 상이한 반도체 재료의 층으로 구성된 헤테로 구조(heterostructure)이다. 배리어층(109) 및 버퍼층(111)은 모두 장치가 활성화될 때 채널층(110) 내에 캐리어를 포함하도록 채널층(110)보다 큰 에너지 밴드갭을 갖고, 이에 따라 채널층(110)을 따라 연장하는 고 이동도 도전성 채널을 형성한다(특히, 도전성 채널은 또한 게이트 전극(102)의 적절한 전압에 의해 형성된다).
한가지 방식에 따르면, 배리어층(109) 및 버퍼층(111)은 인듐 알루미늄 비화물(InAlAs)로 이루어지고, 채널층(110)은 인듐 갈륨 비화물(InGaAs)로 이루어진다(특히, 반도체 장치의 Ⅲ-Ⅴ족의 재료에서 Ⅲ족 원소의 Ⅴ족 원소에 대한 비율은 일반적으로 1:1이다). 또한, 기판(112) 및 에칭 정지층(108) 모두 인듐 인화물(InP)로 이루어진다. 캡층(107)은 인듐 갈륨 비화물 또는 인듐 알루미늄 비화물로 이루어진다. 접촉 금속층은 구리(Cu), 금(Au), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 플래티넘(Pt), 니켈(Ni), 코발트(Co), 로듐(Rh), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 지르코늄(Zr) 또는 알루미늄(Al) 또는 그 결합 등, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 탄탈륨 질화물(TaN), 또는 그 결합 등의 금속 질화물, 티타늄 규화물(TiSi), 텅스텐 규화물(WSi), 탄탈륨 규화물(TaSi), 코발트 규화물(CoSi), 플래티넘 규화물(PtSi), 니켈 규화물(NiSi) 또는 그 결합 등의 금속 규화물, 티타늄실리콘 질화물(TiSiN) 또는 탄탈륨실리콘 질화물(TaSiN) 또는 그 결합 등의 금속 실리콘 질화물, 티타늄 탄화물(TiC), 지르코늄 탄화물(ZrC), 탄탈륨 탄화물(TaC), 하프늄 탄화물(HfC) 또는 알루미늄 탄화물(AlC) 또는 그 결합 등의 금속 탄화물, 탄탈륨 탄소 질화물(TaCN), 티타늄 탄소 질화물(TiCN) 또는 그 결합 등의 금속 탄소 질화물로 이루어질 수 있다. 다른 실시예에서 도전성 금속 산화물(예컨대, 루테늄 산화물) 등의 다른 적당한 재료가 사용될 수 있다.
소스/드레인 전극은 구리(Cu), 금(Au), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 플래티넘(Pt), 니켈(Ni), 코발트(Co), 로듐(Rh), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 지르코늄(Zr) 또는 알루미늄(Al) 또는 그 결합, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 탄탈륨 질화물(TaN), 또는 그 결합 등의 금속 질화물, 티타늄 규화물(TiSi), 텅스텐 규화물(WSi), 탄탈륨 규화물(TaSi), 코발트 규화물(CoSi), 플래티넘 규화물(PtSi), 니켈 규화물(NiSi) 또는 그 결합 등의 금속 규화물, 티타늄실리콘 질화물(TiSiN) 또는 탄탈륨실리콘 질화물(TaSiN) 또는 그 결합 등의 금속 실리콘 질화물, 티타늄 탄화물(TiC), 지르코늄 탄화물(ZrC), 탄탈륨 탄화물(TaC), 하프늄 탄화물(HfC) 또는 알루미늄 탄화물(AlC) 또는 그 결합 등의 금속 탄화물, 탄탈륨 탄소 질화물(TaCN), 티타늄 탄소 질화물(TiCN) 또는 그 결합 등의 금속 탄소 질화물 중 어느 것으로 이루어질 수 있다. 다른 실시예에서 도전성 금속 산화물(예컨대, 루테늄 산화물) 등의 다른 적당한 재료가 사용될 수 있다.
게이트 재료는 구리(Cu), 금(Au), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 플래티넘(Pt), 니켈(Ni), 코발트(Co), 로듐(Rh), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 지르코늄(Zr) 또는 알루미늄(Al) 또는 그 결합, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 탄탈륨 질화물(TaN), 또는 그 결합 등의 금속 질화물, 티타늄 규화물(TiSi), 텅스텐 규화물(WSi), 탄탈륨 규화물(TaSi), 코발트 규화물(CoSi), 플래티넘 규화물(PtSi), 니켈 규화물(NiSi) 또는 그 결합 등의 금속 규화물, 티타늄실리콘 질화물(TiSiN) 또는 탄탈륨실리콘 질화물(TaSiN) 또는 그 결합 등의 금속 실리콘 질화물, 티타늄 탄화물(TiC), 지르코늄 탄화물(ZrC), 탄탈륨 탄화물(TaC), 하프늄 탄화물(HfC) 또는 알루미늄 탄화물(AlC) 또는 그 결합 등의 금속 탄화물, 탄탈륨 탄소 질화물(TaCN), 티타늄 탄소 질화물(TiCN) 또는 그 결합 등의 금속 탄소 질화물 중 어느 것으로 이루어질 수 있다. 다른 실시예에서 도전성 금속 산화물(예컨대, 루테늄 산화물) 등의 다른 적당한 재료가 사용될 수 있다.
대안적 방식의 재료가 반도체 스택에 대해 사용될 수 있다. 예컨대, InAlAs/InGaAs/InAlAs 배리어/채널/버퍼 구조가 다음의 방식, 즉, AlGaAs/GaAs/AlGaAs 또는 InP/InGaAs/InP 또는 InAlSb/InSb/InAlSb 중 임의의 것으로 대체될 수 있다. 마찬가지로, 에칭 정지층(108)은 InP, AlSb로 구성될 수 있고, 기판은 Si, Ge, GaAs 또는 InP로 구성될 수 있다. 헤테로 구조의 경계에 걸쳐 특정 결정 격자 구조를 실질적으로 보호하기 위해, 개별적인 층의 제조는 일반적으로 일부 타입의 에피택시(분자선 에피택시(Molecular Beam Epitaxy, MBE), 기상 에피택시(Vapor Phase Epitaxy, VPE), 금속 유기 화학 기상증착(Metal-Organic Chemical Vapor Deposition, MOCVD) 또는 액상 에피택시(Liquid Phase Epitaxy, LPE) 등)로 수행된다.
동작시에, 캐리어는 소스 전극(103)으로부터 접촉 금속층(105), 캡층(107), 에칭 정지층(108) 및 배리어층(109)을 통해 채널층(110)으로 흐른다. 채널층의 고 이동도 전도성 채널에서, 캐리어는 게이트(102) 아래의 채널층(110) 내에서 드레인 전극(104)과 연관된 배리어층(109), 에칭 정지층(108), 캡층(107) 및 접촉 금속층(105)으로 "상향으로" 흐른다.
상술한 HEMT 캐리어 흐름에 대해 몇가지 과제가 있다. 특히, 채널층(110)을 따라 이동하는 캐리어가 높은 이동도(따라서 낮은 저항)를 경험하지만, 반대로, 소스 전극 및 드레인 전극(103, 104) 모두의 아래에 있는 접촉/캡/에칭 정지/배리어 구조를 통한 경로는 트랜지스터의 전체적 성능을 저하시키는 다수의 기생 저항을 야기할 것이다.
본 발명은 예로서 나타낸 것이며 유사한 참조부호가 유사한 구성요소를 나타내는 첨부도면에 제한되지 않는다.
도 1은 종래의 HEMT 장치를 도시한다.
도 2는 개선된 HEMT 장치를 도시한다.
도 3(a) 내지 도 3(k)는 도 2의 HEMT 장치의 제조 방법을 도시한다.
도 4는 Ⅲ-Ⅴ족 장치에 대해 소스/드레인 및 그 아래의 접촉 구조의 모델을 도시한다.
도 5(a) 내지 도 5(d)는 Ⅲ-Ⅴ족 장치에 대해 소스/드레인 및 그 아래의 접촉 구조의 제조 방법을 도시한다.
도 6(a) 내지 도 6(c)는 매우 얕고 높은 도전성의 소스/드레인 접합의 제조 방법을 도시한다.
도 7(a) 내지 도 7(d)는 채널층의 액세스 영역에 배치된 패시베이션/다이폴층의 여러가지 실시예를 도시한다.
도 8(a) 내지 도 8(b)는 게이트 전극 또는 소스/드레인 전극 아래에서 실질적으로 연장하지 않는 채널층의 액세스 영역에 배치된 패시베이션/다이폴층의 여러가지 실시예를 도시한다.
평면 감소 배리어층
소스 전극과 드레인 전극 아래에서 접촉/캡/에칭 정지/배리어층에 존재하는 기생 저항에 관한 배경기술에서의 논의를 상기하면, 도 2는 이들 저항을 현저히 감소시키는 것을 목표로 하는 신규의 장치 구조(200)를 도시한다. 특히, 도 2의 실시예에 따르면, 배리어층(209)은 반도체 스택(206)에서 다른 층과 동일한 평면에 존재하지 않는다. 배리어층(209)의 평면적인 범위를 감소시킴으로써, 도 1의 접촉/캡/에칭 정지/배리어 구조의 에칭 정지층(108) 및 배리어층(109)을 효과적으로 대체하는 단일층(213)(간략화를 위해 층 "X" 또는 재료 "X"라고 함)이 소스 전극(203) 및 드레인 전극(204) 아래에서 사용될 수 있다. 즉, 접촉/캡/X 구조가 도 1에서 살펴본 바와 같은 접촉/캡/에칭 정지/배리어 구조 대신 도 2의 방식의 소스/드레인 전극 아래에 존재한다.
도 2의 접촉/캡/X 구조는, 1) 하나의 헤테로 접합이 도 1의 방식에 비해 제거되는 것, 2) 두 개의 헤테로 접합이 도 1의 방식에 비해 제거되는 것, 3) 재료 "X"가 도 1의 에칭 정지층(108) 및 배리어층(109) 중 하나 또는 그 양쪽보다 더 낮은 저항성을 가질 수 있다는 이유 중 임의의 이유로 도 1의 접촉/캡/에칭 정지/배리어 구조보다 현저히 낮은 저항을 가질 수 있다.
상기 1)의 경우에, 도 2의 접촉/캡/X 구조는 도 1의 접촉/캡/에칭 정지/배리어 구조보다 하나 적은 층을 갖는다(즉, 에칭 정지층(108)이 제거되었다)는 것을 주의한다. 따라서, 에칭 정지층(108)의 제거는 하나 적은 헤테로 접합에 대응한다. 특히, 상이한 두 가지 재료의 헤테로 접합에 걸쳐 결정 격자 구조를 보존하는 진전이 이루어지지만, 그럼에도 불구하고 헤테로 접합 인터페이스에 걸쳐 결정 격자의 약간의 결함 빈도를 갖는 것이 일반적이다. 그러한 결함은 헤테로 접합에 걸친 저항을 효과적으로 증가시키는 헤테로 인터페이스에 걸쳐 "전자 트랩" 및/또는 다른 불균일성을 야기한다. 더욱이, 헤테로 접합의 두 가지 재료 사이의 에너지 밴드의 차이 때문에, 헤테로 접합에 걸쳐 흐르는 전류 흐름을 추가로 좌절시키는 헤테로 접합 인터페이스에서의 일부 형태의 에너지 배리어가 있을 수 있다. 따라서, 헤테로 접합은 어느 정도의 저항을 나타내고, 헤테로 접합의 제거는 저항의 감소에 비교적 대응할 것이다.
상기 2)와 관련하여, 재료 X(213)가 채널층(210)과 동일한 재료인 경우, 도 1의 방식의 배리어층(109)과 채널층(110) 사이에 존재하는 헤테로 접합이 제거된다. 따라서, 이 경우 두 개의 헤테로 접합이 도 1의 방식(에칭 정지층(108)의 제거와 연관된 첫번째 및 배리어/채널(109/110) 헤테로 인터페이스의 제거와 연관된 두번째)에 비해 제거되며, 이는 채널(210)과 소스/드레인 전극(203, 204) 사이에 더 낮은 저항이 존재하게 한다.
더욱이, 일반적인 원리로서, 게이트 전극과 채널층 사이에서의 게이트 아래의 누설 전류를 방지하기 위해, 게이트 전극 아래의 배리어층/채널층 헤테로 접합은 비교적 큰 에너지 배리어를 갖도록 의도적으로 제작된다. 도 1의 방식에서, 소스 전극 및 드레인 전극(103, 104) 아래에 이 배리어(109)가 존재하는 것은 전류의 흐름에 대한 상당한 배리어에 대응한다. 마찬가지로, 도 2에서 살펴본 바와 같이 소스/드레인 전극 아래의 배리어층/채널층 헤테로 접합의 제거는 이 배리어의 제거에 대응한다.
상기 3)과 관련하여, 재료 "X"(213)가 에칭 정지층(108) 및 배리어층(109) 중 하나 또는 그 양쪽보다 더 낮은 저항을 갖도록 도핑되고/되거나 본질적으로 그러한 경우, 저항의 또 다른 감소가 도 1의 접촉/캡/에칭 정지/배리어 구조에 비교하여 달성될 수 있다. 예컨대, (각각 에칭 정지층 및 버퍼층에 대한 예시적인 재료인) 인듐 인화물 및 인듐 알루미늄 비화물은 각각 1 kOhm/square 및 1 MOhm/square를 갖는다. 대조적으로, 재료 X(213)가 인듐 갈륨 비화물로 도핑되면, 저항은 10 Ohm/square만큼 낮아질 수 있다. 따라서, 소스/드레인 전극(203, 204) 아래의 구조를 통한 더 낮은 저항이 헤테로 접합의 제거를 통해서뿐만 아니라 더 낮은 저항성 재료의 대체에 의해서도 실현될 수 있다.
일반적으로, 재료 X(213)에 대한 재료의 선택은, 1) 캡/X 및 X/채널 접합에 걸친 결정 격자의 결함과 관련된 기생 저항을 감소시키는 캡층(207)과 채널층(210)에 대한 격자 매칭, 2) 소스 및 드레인 전극 아래의 채널층(210) 인터페이스에 존재하는 에너지 배리어로부터 생긴 저항의 기여를 감소시키기 위해 적어도 배리어층 재료(209)에 비해 더 낮은 밴드갭(Eg)을 강조할 수 있다. 특히, 상기 설계 방식과 일치하는 일 실시예는 각각이 동일한 재료(예컨대, 인듐 갈륨 비화물, InSb, GaAs 등)로 구성되는 캡층(207), X(213), 채널층(210)을 포함한다.
또 다른 실시예에서, 동일한 재료가 사용되더라도, 상이한 층이 상이한 구성을 가질 수 있다. 예컨대, 인듐 갈륨 비화물 X 층(213)은 인듐 갈륨 비화물 채널층(210)보다 더 높은 인듐 비율을 가질 수 있다(예컨대, X 층에서, In 및 Ga 사이트(cite)는 53%의 In 및 47%의 Ga로 구성될 수 있지만, 채널층은 더 낮은 비율의 In(예컨대, GA 또는 As에 의해 점유된 사이트에 대해 50%의 In과 50%의 Ga)을 가진다). 이것은 채널층(210)보다 더 낮은 Eg를 갖는 X층(213)에 대응하고, 결국 더 낮거나 또는 존재하지 않는 에너지 배리어때문에 채널층(210)과 X층(213) 사이에서 전자의 "더 쉬운" 이동을 제공한다.
마찬가지로, X/채널층 인터페이스에서 임의의 잠재적 배리어를 감소시키기 위해, X층(213)은 채널층(210)보다 더 많이 도핑될 수 있다. 예컨대, 채널층(210)은 n 타입으로 도핑될 수 있지만, X층(213)은 변질되어 도핑된 n 타입일 수 있다.
다른 방식은 X층(213)과 채널층(210) 사이에 의도적으로 일부의 격자 미스매치를 갖는 것이다. 특히, X층(213)의 정확한 재료 및 구성은 채널층(210)의 이동도를 증가시키기 위해 채널층(210) 내의 압력을 유도하도록 채널층(210)보다 더 큰 격자 상수를 갖도록 선택된다. 인듐 갈륨 비화물계를 다시 이용하면, X층 및 채널층(213, 210)이 모두 인듐 갈륨 비화물로 이루어지는 경우, 채널층(210)에서보다 X층(213)에서 더 큰 격자 상수를 수립하기 위해 X층(213)은 다시 채널층(210)보다 더 높은 인듐 비율을 가질 수 있다. 실리콘(Si) 채널층(210)을 갖는 HEMT 장치에 대해, X 재료(213)는 격자 미스매치를 달성하기 위한 게르마늄(Ge)일 수 있고, 그 결과 그 이동도를 증가시키도록 실리콘 채널의 압력을 유도한다.
도 3(a) 내지 도 3(k)는 도 2의 HEMT 장치를 제조하는 예시적인 프로세스를 도시한다. 처음에, 도 3(a)에서 보이는 바와 같이, 반도체 스택은 기판(312) 위에 버퍼층(311)을 형성함으로써 구성된다. 그 후 채널층(310)이 버퍼층(311) 위에 형성되고, X층(313)이 채널층(310) 위에 형성된다. 앞서 기술한 바와 같이, 개개의 층은 MBE, VPE, MOCVD 또는 LPE 등의 다양한 에피택시 프로세스에 의해 에피택셜(epitaxially) 형성될 수 있다. 일 실시예에서, 여러가지 층에 대한 두께 범위는 버퍼층(311)에 대해 0.3-10미크론, 버퍼층(210)에 대해 5-20nm, 그리고 버퍼층(313)에 대해 10-50nm일 수 있다.
다음으로, 도 3(b)에서 도시된 바와 같이, X층(313)은 패터닝되고 에칭되어 게이트 전극에 대한 개구를 형성한다. 습식 에칭 기술(예컨대, 구연산/과산화수소) 또는 건식 에칭 기술(예컨대, CH4.He) 등의 다양한 패터닝 및 에칭 기술이 이용될 수 있다. 에칭의 깊이는 대략 층(313) 전체에 대응할 수 있다.
그 후, 도 3(c)에 도시된 바와 같이, 배리어층(309)이 도 3(b)의 구조 위에 에피택셜 형성된다. 도 3(d)에 도시된 바와 같이 InP 층(314)은 버퍼층(309)의 표면 전체에 형성된다. 그 결과 구조는, 도 3(e)에서 관찰되는 바와 같이, 이미 X 층에 형성된 개구 안에 배리어층(309) 및 InP 층(314)을 형성하도록 연마된다. InP 층은 에칭 정지층으로서 이용되며 이하에 더 상세히 설명될 것이다. 적합할 수 있는 다른 재료는 AlSb를 포함할 수 있다.
도 3(f)에서 관찰되는 바와 같이, 캡층(307)과 접촉층(305)은 웨이퍼 표면 전체에 증착된다. 포토레지스트층은 웨이퍼에 코팅되고 게이트 전극이 형성될 장치의 영역에 걸쳐 접촉 금속(305)을 노출시키도록 패터닝된다. 노출된 접촉층(305) 및 그 아래의 캡층(307)이 에칭된다. 에칭의 깊이는 도 3(g)에서 관찰되는 바와 같이 에칭 정지층(314)에 의해 제한된다. 그 후, 도 3(h)에서 관찰되는 바와 같이, 절연층(315)이 웨이퍼 위에 코팅된다. 포토레지스트가 웨이퍼 위에 다시 코팅되고, 게이트가 형성될 장치의 영역 위에 존재하는 절연층(315)을 노출시키도록 패터닝된다. 도 3(i)에서 관찰되는 바와 같이, 절연층(315), 에칭 정지층(314) 및 배리어층(309)은 리세스된(recessed) 게이트에 대한 개구를 형성하도록 에칭된다. 그 후 게이트 재료(302)는 도 3(j)에서 관찰되는 바와 같이 리세스된 게이트(302)를 형성하도록 개구에 증착된다. 절연층(315)은 소스/드레인의 영역에서 다시 에칭되고, 소스/드레인 전극(303, 304)은 도 3(k)에서 관찰되는 바와 같이 (예컨대, 선택적으로) 증착 또는 성장된다.
접촉 금속층(305) 및 캡층(307)의 레벨에서의 절연은 접촉 금속층(305)의 표면에 대해 게이트 재료 및 제 1 절연층(도시되지 않음)을 연마함으로써 에어갭으로 대체될 수 있다(이것은 접촉 금속층(305) 및 캡층(307)의 레벨에서 그 안의 리세스된 게이트 금속의 플러그와 함께 제 1 절연층만을 남긴다). 그 후 제 2 절연층이 웨이퍼 위에 코팅된다. 포토레지스트가 웨이퍼 위에 코팅되고 패터닝된다. 그 후 제 2 절연층은 게이트 금속 플러그 위에 개구를 형성하도록 에칭된다. 그 후 게이트 금속 플러그에 접촉하는 게이트 전극이 제 2 절연층 위에 형성된다. 그 후 제 1 유전체층이 에어갭을 형성하도록 (예컨대, 습식 에칭에 의해) 게이트의 가장자리부터 에칭된다.
특히, 여러가지 재료, 두께 및 처리 기술은 도 1에 대하여 설명된 바와 같이 적절히 이용될 수 있다.
Si 또는 Ge 도핑된 반도체층 위에 NiSi 또는 NiGe 층을 생성하기 위한 어닐링된 Ni / Si 또는 Ni / Ge 멀티층
도 4는 많은 Ⅲ-Ⅴ족 기반 장치의 소스/드레인 접촉 구조(MESFET(Metal Semiconductor Field Effect Transistor), MOS-HEMT(Metal-oxide-Semiconductor HEMT), HEMT 등)의 모델(400)을 도시한다. 예컨대, 도 4의 모델은 도 1에서 관찰된 더 전통적인 HEMT(100)의 소스/드레인 접촉 구조뿐만 아니라 도 2에서 관찰된 개선된 HEMT 구조(200)도 모델링하는데 사용될 수 있다.
도 4의 모델(400)에 따르면, 소스/드레인 전극(401)은 접촉 금속층(402)(텅스텐(W)층 등) 위에 존재한다. 접촉 금속층(402) 아래에는 캡층(403)이 있다. 캡층(403)은 일반적으로 그 전기적 특성이 반도체보다는 금속에 가깝도록 더 많이 도핑되는(예컨대, 퇴화되어 도핑되는) 반도체층이다. 캡층(403)은 Ⅲ-Ⅴ족 장치 내에서 더 깊이 존재하는 Ⅲ-Ⅴ족 반도체 재료(404)에 존재한다. 도 1의 장치에서 관찰되는 바와 같이, Ⅲ-Ⅴ족 반도체층(404)은 에칭 정지층(108)에 대응한다. 도 2의 장치에서 관찰되는 바와 같이, Ⅲ-Ⅴ족 반도체층(404)은 재료 X 층(213)에 대응한다.
이미 기술된 바와 같이, 많은 Ⅲ-Ⅴ족 장치의 소스/드레인 접촉 구조의 문제는 그것이 장치, 도전성 채널 및 대응하는 소스/드레인 전극 사이에서 유도하는 저항이다. 도 5(a) 내지 도 5(d)는 비교적 낮은 저항의 소스/드레인 접촉 구조를 구축하는 구조 및 프로세스를 도시한다. 특히, 도 5(a) 내지 도 5(d)의 구조 및 프로세스는 도 4의 모델에 맵핑하는 구조를 대신할 수 있다.
도 5(a)에서 관찰되는 바와 같이, 실리콘(Si) 또는 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)의 층(502) 위에 금속층(501)(니켈(Ni), Ti, Al, Hf, Zr 및 W 중 임의의 것으로 구성될 수 있음)을 포함하는 초기 구조가 생성된다. 단순화를 위해, 5(a) 내지 도 5(d)는 금속층(501)이 Ni로 구성되는 경우를 예로 든다. Si 또는 Ge 또는 SiGe의 층(502)은 Ⅲ-Ⅴ족 반도체(503) 위에 존재한다. 여기서, Si 또는 Ge 또는 SiGe의 층(502)은 CVD, MOCVD, MBE, ALE 중 임의의 것에 의해 Ⅲ-Ⅴ족 반도체층(503) 위에 증착 또는 성장될 수 있다. 금속층(501)은 후속하는 프로세스 ALE, PVD, 스퍼터링, 증발 중 임의의 것에 의해 Si 또는 Ge 또는 SiGe의 층 위에 증착 또는 성장될 수 있다. 일 실시예에서, 금속층(501)은 10-50nm의 범위 내의 두께를 갖고, Si 또는 Ge 또는 SiGe 층(502)은 10-50nm의 범위 내의 두께를 갖는다.
도 5(a)의 구조가 생성되면, 어닐링이 이루어진다. 여러가지 실시예에 따르면, 어닐링 단계는 밀리초에서 1시간의 범위 내의 기간동안 비활성 분위기(N2, N2/H2, He 등)에서 후속하는 프로세스 파라미터(200-500C)를 가질 수 있다.
어닐링은 Si 및/또는 Ge 원자가 Si 또는 Ge 또는 SiGe 층(502)으로부터 Ⅲ-Ⅴ족 반도체층(503)으로 확산되게 할 뿐만 아니라, 금속 원자가 금속층(501)으로부터 Si 또는 Ge 또는 SiGe 층(502)으로 확산되게 한다. 도 5(b)에서 관찰되는 바와 같이, 어닐링 프로세스가 완료된 후에, Ⅲ-Ⅴ족 반도체층(503)으로의 Si 및/또는 Ge 원자의 확산은 고농도로 도핑된 반도체 영역(504)을 생성하고, Si 또는 Ge 또는 SiGe 층(502)으로의 금속 원자의 확산은 높은 도전성 층(505)(금속층(501)이 Ni로 구성되는 경우 니켈 실리콘 또는 니켈 게르마늄 또는 니켈 실리콘 게르마늄 등)을 생성한다. 영역(504, 505)의 깊이는 상술한 어닐링 단계 및 재료 두께에 기초해서 (층(504)이 아래의 채널층까지 연장되어 내려가면) 각각 10-50nm의 범위 내일 수 있다.
그 후, 도 5(c)에서 관찰되는 바와 같이, 금속층(501)이 제거되고, 도 5(d)에서 관찰되는 바와 같이, 소스 또는 드레인 전극(506)이 합금층(505)에 형성된다. Ni 층이 습식 에칭 또는 건식 에칭에 의해 제거될 수 있고, 소스 또는 드레인 전극(506)은 구리(Cu), 금(Au), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 플래티넘(Pt), 니켈(Ni), 코발트(Co), 로듐(Rh), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 지르코늄(Zr) 또는 알루미늄(Al) 또는 그 결합 등의 금속 또는 금속 합금, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 탄탈륨 질화물(TaN), 또는 그 결합 등의 금속 질화물, 티타늄 규화물(TiSi), 텅스텐 규화물(WSi), 탄탈륨 규화물(TaSi), 코발트 규화물(CoSi), 플래티넘 규화물(PtSi), 니켈 규화물(NiSi) 또는 그 결합 등의 금속 규화물, 티타늄실리콘 질화물(TiSiN) 또는 탄탈륨실리콘 질화물(TaSiN) 또는 그 결합 등의 금속 실리콘 질화물, 티타늄 탄화물(TiC), 지르코늄 탄화물(ZrC), 탄탈륨 탄화물(TaC), 하프늄 탄화물(HfC) 또는 알루미늄 탄화물(AlC) 또는 그 결합 등의 금속 탄화물, 탄탈륨 탄소 질화물(TaCN), 티타늄 탄소 질화물(TiCN) 또는 그 결합 등의 금속 탄소 질화물 중 임의의 재료로 구성될 수 있다. 다른 실시예에서 도전성 금속 산화물(예컨대, 루테늄 산화물) 등의 다른 적당한 재료가 사용될 수 있다. 소스/드레인 전극은 ALE, PVD, 증발 및 전자기계적 플레이팅의 임의의 것에 의해 증착 또는 성장될 수 있다.
도 5(d)의 최종 구조를 도 4의 모델과 비교하면, Si/Ge 도핑된 반도체층(504)은 캡층(403)을 효과적으로 대신하고, NiSi 또는 NiGe 또는 NiSiGe 층(505)은 접촉 금속층(502)을 효과적으로 대신한다는 것을 유의한다. 여기서, Si/Ge 도핑된 층(504)은 저항이 낮은, 고농도로 도핑된 반도체층에 대응하고, NiSi 또는 NiGe 또는 NiSiGe 층(505)은 종래 CMOS 프로세스에서 사용되는 규화물층에 비교할 만하다. 특히, Si/Ge/SiGe 층(502)으로부터 Si/Ge 원자의 확산에 의한 추가 도핑은 층(504)이 고농도로(예컨대, 변질되어) 도핑되게 하도록, 밑에 있는 Ⅲ-Ⅴ족 반도체층(503)이 (예컨대, 도 5(a)의 상태와 같이) 도핑될 수 있다.
Ⅲ-Ⅴ족 장치에서 도전성이 높고 얕은 S/D 접합의 형성
도 6(a) 내지 도 6(c)는 Ⅲ-Ⅴ족 장치에서 도전성이 높고 얕은 소스/드레인 접합을 형성하는 처리 방식을 도시한다. 도 6(a) 내지 도 6(c)의 프로세스에 따르면, 우선 도 6(a)에서 관찰되는 바와 같이, Ⅲ-Ⅴ족 채널층(601)(예컨대, 인듐 갈륨 비화물)은 Ⅲ-Ⅴ족 버퍼층(602)(예컨대, 인듐 알루미늄 비화물) 위에 배치되고, 결과적으로 기판층(603)(예컨대, 인듐 인화물) 위에 배치된다. 아래의 하이-K 유전체(605) 및 인접한 측벽(606)을 갖는 게이트 전극(604)이 채널층(601) 위에 형성된다(이 구조는 도 1 및 2와 관련하여 앞에 설명된 리세스된 게이트 HEMT가 아니라 MOSFET형 HEMT(예컨대, MOS-HEMT)임을 주의한다).
도 6(b)에서 관찰되는 바와 같이, 도펀트층(607)이 측벽 스페이서(606)의 양쪽의 노출된 채널 영역 위에 증착 또는 성장된다. 일 실시예에 따르면, 도펀트층(607)은 Si, Ge 또는 Sn 등의 Ⅳ족 재료 및/또는 황(sulfur) 등의 Ⅵ족 재료의 매우 얇은 층(예컨대, 모노층)이다. 얇은 도펀트층은 플라즈마 기상 증착(PVD), MBE, MOCVD, 분자 주입, 분자층 증착(MLD), 투입 도핑 또는 플라즈마 도핑 중 어느 것을 이용하여 형성될 수 있다. 제 2 실시예에 따르면, 도펀트층(607)은 웨이퍼 위에 회전된 용매 용액에 떠 있는 SiO2와 Ⅳ족 및 Ⅵ족 도펀트의 양쪽(또는 Ⅳ족 또는 Ⅵ족 도펀트)으로 구성된 스핀온글래스(SOG) 혼합물이다. 여기서, SOG의 두께는 모노층보다 더 두꺼울 수 있고, 심지어 게이트 전극(604)의 높이를 초과할 수 있음을 주의한다. 따라서, 도 6(b)는 제 2 (SOG) 도펀트층 실시예가 아니라 제 1 도펀트층 실시예에 대해 스케일링하도록 그려질 수 있다.
여기서, 도펀트층(607)의 Ⅳ족 및 Ⅵ족 원소는 이하에 더 설명될 어닐링 프로세스에 의해 노출된 소스/드레인 접합 영역으로 확산될 도펀트이다. 그러나, 어닐링 단계를 설명하기 전에, 종래에 공지된 바와 같이, Ⅲ-Ⅴ족 재료에서 Ⅲ족 원자의 격자 사이트(lattice cite)를 점유하는 Ⅳ족 도펀트는 여분의 원자를 기부할 것이고, Ⅲ-Ⅴ족 재료에서 Ⅴ족 원자의 격자 사이트를 점유하는 Ⅵ족 도펀트는 여분의 원자를 기부할 것임을 지적하는 것이 적절할 것이다. 따라서, Ⅳ족 도펀트의 경우, 도펀트 종(dopant species)은 Ⅲ족 격자 사이트를 점유함으로써 Ⅲ-Ⅴ족 채널층(601)에 전자를 기부할 것으로 예상되는 반면, Ⅵ족 도펀트층 실시예의 경우, 도펀트 종은 채널층(601)의 Ⅴ족 격자 사이트를 점유할 것으로 예상된다.
도펀트층(607)이 도포된 후에, 도 6(c)에서 관찰되는 바와 같이, 접합은 도펀트층(607) 내의 도펀트 원자가 채널층(601)으로 확산하게 하는 어닐링 단계에 의해 처리된다. 여기서, 특징 크기의 계속된 소형화(예컨대, 22nm)로 인해, 도펀트의 확산에 의해 채널층(601)에 형성되는 소스/드레인 접합은 극히 얕을뿐만 아니라(예컨대, 10nm 이하의 접합 깊이) 도전성이 높아야 한다(예컨대, 대략 le19/cm3 내지 le21/cm3의 도펀트 농도). 극히 얕은 도전성 접합을 형성하기 위해, 어닐링 단계에 대해 이하에 설명되는 사항이 고려되어야 한다.
제 1 도펀트층 실시예에 대하여, 적어도 Si, Ge 또는 Sn 도펀트가 "양성(amphoteric)"임을 지적하는 것이 적절할 것이다. 양성의 Ⅳ족 도펀트는 Ⅲ족 격자 사이트뿐만 아니라 채널층(601) 내의 Ⅴ족 격자 사이트도 점유할 수 있다. 전자는 전자(electron) 공여를 야기하지만 후자는 그렇지 않기 때문에, 어닐링 단계 근방은 Ⅳ족 도펀트의 Ⅲ족 사이트 점유를 촉진하고, Ⅳ족 도펀트의 Ⅴ족 사이트 점유를 막도록 설계될 수 있다. 하나의 방식에 따르면, 이것은 As 또는 Sb 등의 Ⅴ족 원소의 과도한 압력(초과 존재)에 의해 도펀트층(607)을 어닐링함으로써 달성될 수 있다. 여기서, Ⅴ족 원소의 과도한 압력은 바람직하게 Ⅴ족 사이트를 점유하는 풍부한 Ⅴ족 원소가 Ⅲ족 사이트를 주로 점유하는 Ⅳ족 도펀트를 떠나게 한다. 이와 달리, Ⅳ족 원소(예컨대, 황)의 과도한 압력이 사용될 수 있다. 이 경우, Ⅵ족 원소는 (상술한 바와 같이 Ⅳ족이 Ⅲ족 사이트의 점유를 촉진하는) Ⅴ족 격자 사이트를 점유할 뿐만 아니라 전자를 기부하고, 이에 따라 접합의 도전성도 증가시킨다.
또 다른 실시예에서, 제 1 실시예 타입 도펀트층(607)이 Ⅳ족 및 Ⅵ족의 혼합 종을 포함하면, 도펀트층(607)은 실제로, Ⅳ족 원소로 구성된 제 1 서브레이어 및 Ⅵ족 원소로 구성된 제 2 서브레이어의 2 개의 서브레이어로 구성될 수 있다. 그 후 어닐링 단계가 Ⅵ족 원소의 과도한 압력으로 또는 그러한 압력없이 수행될 수 있다. 이와 달리, 도펀트층은 Ⅳ족 및 Ⅵ족의 혼합종인 단일층(예컨대, 황화규소(Si-Sulfur)의 단일층)일 수 있다.
더욱이, 일 실시예에서, 어닐링 단계의 시간 경과에 따른 온도 변화는 급속 열처리(rapid thermal anneal, RTA)와 연관된 온도 변화보다 크다. 예컨대, 도펀트층은 스파이크, 레이저 또는 플래시 어닐링에 의해 어닐링될 수 있다. 여기서, 단기간 동안의 큰 온도 변화(예컨대, 1300△T℃ 및 2△t ms)는 활성화되는 다수의 캐리어를 최대화하면서 확산의 깊이를 최소화하는 효과를 갖는다. 이 때문에, 도전성이 높고 얕은 소스/드레인 접합이 생성된다. 더욱이 (Ⅲ-Ⅴ족 재료는 Si보다 더 낮은 녹는점을 갖는 것으로 알려져 있기 때문에) Ⅲ-Ⅴ족 반도체 스택의 무결성이 보호된다.
제 2 도펀트층 실시예(SOG)와 관련하여, (Ⅳ족 원소만이거나 또는 Ⅳ족 및 Ⅵ족 원소의 결합일 수 있는) 도펀트(들)은 도펀트(들)이 SOG를 떠나거나 어닐링을 통해 채널층(601)의 표면을 포화시키는 제 1 "프리딥(pre-dep)" 단계에 의해 SOG로부터 추출된다. 그 후, SOG는 HF 딥 등의 습식 에칭으로 제거된다. 마지막으로, "드라이브인(drive-in)" 단계가 채널층(601)으로 도펀트(들)을 확산시키기 위해 수행된다. 여기서, 드라이브인 단계가 상술한 바와 같은 스파이크, 플래시 또는 레이저 어닐링 등의 갑작스러운 온도 증가에 의해 수행될 수 있다. 과도한 도펀트는 플래시 온도의 관점에서 확산 깊이를 제한하는 데 사용될 수 있다(예컨대, 29Si, Sn, Te).
도 6(c)에서 관찰되는 바와 같이, 생성된 장치는 매우 얕고 도전성이 높은 소스/드레인 접합(608)을 갖는다. 도시하지는 않지만, 소스 및 드레인 전극은 이들 접합 위에 후속하여 증착 또는 성장된다. 특히, 상술한 바와 같이, 게이트 전극 아래의 층은, Ⅲ-Ⅴ족 MOSFET 형 장치의 경우 하이-K 유전체(예컨대, AID Al2O3)일 수 있고, 또는 Ⅲ-Ⅴ족 HEMT 장치의 경우 배리어층일 수 있다.
게이트 전극(604)은 측벽 스페이서(606)를 가질 필요가 없음을 주의한다. 예컨대, 다른 방식에서는, 배리어층(HEMT) 장치 또는 하이 K 유전체(MOSFET 형) 장치가 채널층(601)의 전체에 걸쳐 형성된다. 그 후 게이트 전극은 배리어/하이 K 층 위에 형성된다. 그 후 제 1 또는 제 2 도펀트층 실시예에 대해 상술한 바와 같은 도펀트층(들)은 채널층(601)의 노출된 소스/드레인 영역에 형성된다. 도펀트는 채널층(601)으로 유입되고 캐리어가 활성화된다. 그러면 드레인 전극이 채널층(601)에 새롭게 형성된 접합 위에 형성된다.
이 처리 기술은 "gate-first" 실시예(즉, 도 6(a) 내지 도 6(c)에서 관찰되는 바와 같이 소스/드레인 접합이 형성되기 전에 게이트 전극이 형성됨) 뿐 아니라 "gate-last" 실시예에도 적용 가능하다는 것을 지적하는 것이 적절할 것이다. 즉, 예컨대, 배리어/하이-K 층이 웨이퍼 또는 적어도 완료된 게이트 전극 위에 형성되기 전에 소스/드레인 접합이 채널층에 형성될 수 있다.
마지막으로, Ⅲ-Ⅴ족 HEMT 장치의 경우, 여기에 설명된 구조가 (예컨대, 도 1에서 관찰된 바와 같이) 소스/드레인 영역의 채널층 위에 "스택" 층을 필요로 하지 않지만, 여기에 설명된 기술은 그러한 장치에서도 고농도로 도핑된 얕은 소스/드레인 접합을 형성하는 데 사용될 수도 있다.
Ⅲ-Ⅴ족 장치의 채널층 표면에서 전자 트랩을 제거하는 S/D 액세스 영역의 패시베이션층 및/또는 다이폴층
MOSFET형 Ⅲ-Ⅴ족 장치(예컨대, MOS-HEMT) 및 Ⅲ-Ⅴ족 HEMT 장치 모두에서, 높은 이득의 장치가 되도록 채널층은 전도 대역에서 높은 캐리어 농도를 유지할 것으로 예상된다. 그러한 Ⅲ-Ⅴ족 장치의 관심사는 채널층의 표면 또는 그 근방의 표면 준위(surface state)이다. 그러한 표면 준위는 전자를 가두고 이에 따라 채널층의 캐리어 농도 및 장치의 상호컨덕턴스(이득)를 감소시킨다.
표면 준위는 댕글링본드(dangling bond) 및/또는 채널층의 표면과 연관된 다른 결정 격자 결함에 의해 기인될 수 있다. 중요한 것은, 영향을 받은 채널층 영역은 게이트 바로 아래의 영역뿐만 아니라, 소스/드레인 전극 바로 아래의 영역과 함께 게이트 전극과 소스 또는 드레인 전극 사이의 영역("액세스" 영역이라 함)도 포함할 수 있다.
도 7(a) 내지 도 7(d)는 채널층(702)의 표면에 패시베이션층 및/또는 다이폴층(701)을 포함하는 Ⅲ-Ⅴ족 MOSFET형 장치의 다른 실시예를 도시한다. 여기서, 패시베이션층은, 다른 경우 패시베이션층이 없으면 댕글링 본드에 대응할 전자 상태를 갖는 본드를 형성함으로써 채널의 표면을 효과적으로 "패시베이팅"한다. 실리콘은 인듐 갈륨 비화물 등의 일반적인 Ⅲ-Ⅴ족 장치의 채널층에 대한 좋은 패시베이션층으로 될것으로 이해된다. 다른 가능한 패시베이션층 재료는 InP 등의 Ⅲ-Ⅴ족 층 또는 SiO2, Al2O3, HfO2 등의 산화물층을 포함한다.
반대로, 표면 준위의 존재를 보상하기 위해 다이폴층은 채널층의 표면으로 전자를 "끌어당긴다". 즉, 도 7(a)에서 관찰되는 바와 같이, 다이폴/채널층 인터페이스(701a/702)에서, 양의 표면 전하는 채널층(702)의 상부 표면으로 전자를 끄는 다이폴층(701)의 바닥면에 존재할 것이다. 따라서, 채널층(702)의 상부 표면에 표면 준위가 존재하고 그들 표면 준위가 전자로 채워지는 경우에도, 추가의 전자가 다이폴층(701a)에 의해 상부 채널층 표면으로 끌어당겨지기 때문에 캐리어 농도의 유해한 감소는 크게 방지된다. 다이폴층의 양의 표면 전하의 생성은 본질적으로 다이폴층(701a)이 그 다이폴 모멘트를 영구적으로 설정하기 위해 다이폴층(701a)의 증착 또는 성장 중 인가될 수 있는 외부 필드로 구성되는 재료의 반응이다. 이와 달리 또는 이와 함께, 다이폴층의 다이폴 모멘트는 게이트 노드 상의 전압 인가에 의해 초래되는 전계에 대한 응답 등의 장치의 동작 중에 설정될 수 있다. Ⅲ-Ⅴ족 장치용 다이폴층에 사용될 수 있는 다른 재료는 Al2O3 및 La2O3을 포함한다.
설계자의 선택에 따라, 패시베이션/다이폴층(701)은 패시베이션층으로서 행동할 수 있고, 또는 다이폴층으로서 행동할 수 있고, 또는 패시베이션과 다이폴층의 결합으로서 행동할 수 있다. 패시베이션 및 다이폴 효과를 나타낼 수 있는 여러가지 재료는 Al2O3 및 다른 여러 산화물을 포함한다.
패시베이션/다이폴층을 채용하는 여러가지 장치 구조가 제조될 수 있다. 도 7(a)는 패시베이션/다이폴층(701a)이 소스/드레인 접합, 액세스 영역 및 게이트 전극(704) 및 게이트 유전체(705) 아래에 걸쳐 확장하는 경우의 실시예를 도시한다. 채널층은 Ⅲ-Ⅴ족 반도체 스택 및/또는 기판의 나머지부분(703) 위에 존재함을 유의한다. 도 7(b)는 패시베이션/다이폴층(701b)이 게이트 전극(704) 아래와 액세스 영역에만 연장하는 경우의 실시예를 도시한다. 도 7(c)는 패시베이션/다이폴층(701c)이 액세스 영역으로부터 소스/드레인 접합으로 연장하는 경우의 실시예를 도시한다.
도 7(d)는 패시베이션/다이폴층(701d)이 주로 액세스 영역 위에만 존재하는 경우의 실시예를 도시한다. 여기서, 도 7(d)에서 관찰되는 실시예는, 도펀트 농도 또는 소스/드레인 접합 및 게이트에서의 다른 밴드 벤딩 효과가 이들 영역의 패시베이션/다이폴층에 대한 필요를 완화시키고, 및/또는 게이트 또는 소스/드레인 아래의 패시베이션/다이폴층의 존재가 장치 성능을 경감(소스/드레인 영역의 기생 저항의 증가 등)시키는 경우의 장치에 유용할 것이다. 특히, 도 7(a) 내지 도 7(d)의 실시예에는 측벽 스페이서(706)가 도시되어 있지만, 측벽 스페이서(706)가 반드시 필요한 것은 아니다.
도 7(a) 내지 도 7(d)의 여러가지 실시예를 비교하면, 도 7의 패시베이션/다이폴층(701a)은 소스(707), 드레인(708), 게이트 유전체(705), 게이트 금속(704) 또는 측벽(706)이 형성되기 전에 웨이퍼 표면에 증착 또는 성장된다. 도 7(b)의 실시예는 유사하게 형성될 수 있고, 또는 소스/드레인 전극(707/708)은 패시베이션/다이폴층(701b) 및 게이트 구조(704-706)의 증착 또는 성장 이전에 형성될 수 있다. 도 7(c)의 실시예에서, 패시베이션/다이폴층(701c)은 게이트 유전체(705)의 형성 전 또는 후에 증착 또는 성장될 수 있다. 전자의 경우, 패시베이션/다이폴층(701c)은 장치의 넓은 채널 위에 증착 또는 성장되고 그 후 후속하는 게이트 유전체(705)의 형성을 위한 게이트 영역에 에칭될 수 있다. 후자의 경우, 게이트 유전체(705)는 패시베이션/다이폴층(701c)의 증착 또는 성장을 허용하도록 에칭될 수 있다. 도 7(d)의 실시예는 패시베이션/다이폴층(701d)이 소스/드레인 전극(707/708)의 후속하는 증착 또는 성장을 허용하도록 에칭될 수 있는 것을 제외하면 상기에 설명한 것과 마찬가지로 형성될 수 있다. 대조적으로, 소스/드레인 전극(707/708)이 패시베이션/다이폴층(701d)의 형성 전에 형성될 수 있다.
도 8(a) 내지 도 8(c)는 도 7(d)의 실시예의 보다 상세한 실시예를 도시한다. 특히, 도 8(a)는 한 쌍의 실시예(850, 860)를 도시하는데, 실시예(850)의 패시베이션/다이폴층(801a)은 게이트 유전체(805)의 형성 후에 형성될 수 있는 반면, 실시예(860)의 패시베이션/다이폴층(801a)은 게이트 유전체층(805)의 형성 이전에 형성될 수 있다. 특히, 양 실시예에서, 패시베이션/다이폴층은 소스/드레인 접합(809)과 동일한 공간에 있다. 그러나, 실시예(850)에서 소스/드레인 접합(809)의 끝은 게이트 가장자리에 맞춰 정렬되지만, 실시예(860)에서 소스/드레인 접합(809)의 끝은 게이트 아래로 이어진다. 도 8(b)의 실시예에서, 패시베이션/다이폴층(801b)은 소스/드레인 전극(807/808) 및 게이트 구조(804, 805)의 형성 후에 형성된다.
당업자는 여러가지 방식이 여러가지 방식으로 적절히 결합될 수 있음을 이해할 것이다. 따라서, 상기에 설명한 방식이 적절한 다른 것과 분리하여 읽히면 안될 것이다.
상기한 명세서에서, 본 발명은 그 특정 예시적 실시예에 대하여 기술되었다. 그러나, 첨부된 청구범위에 기재된 바와 같이 그에 대한 여러가지 수정 및 변경이 본 발명의 더 넓은 정신 및 범위 내에서 이루어질 수 있음은 분명하다. 따라서 명세서 및 도면은 제한적 의미가 아니라 예시적인 것으로 간주되어야 한다.

Claims (43)

  1. 트랜지스터로서,
    게이트 전극 아래의 제 1 반도체 재료와,
    상기 게이트 전극 아래의 제 2 반도체 재료 - 상기 제 1 반도체 재료는 상기 제 2 반도체 재료와 상이하며 상기 제 2 반도체 재료와 접촉하여 헤테로 접합을 형성함 - 와,
    상기 트랜지스터가 활성화될 때 캐리어가 이동하는 소스 전극으로부터 드레인 전극으로의 경로 - 상기 경로는 상기 제 2 반도체 재료를 포함하고, 상기 경로는 상기 헤테로 접합과 교차하지 않음 - 를 포함하는
    트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 재료 및 상기 제 2 반도체 재료는 상이한 Ⅲ-Ⅴ족 재료인
    트랜지스터.
  3. 제 2 항에 있어서,
    상기 제 1 반도체 재료는 인듐 알루미늄 비화물(Indium Aluminum Arsenide)인
    트랜지스터.
  4. 제 3 항에 있어서,
    상기 제 2 반도체 재료는 인듐 갈륨 비화물(Indium Gallium Arsenide)인
    트랜지스터.
  5. 제 1 항에 있어서,
    에칭 정지층은 상기 소스 전극 및 상기 드레인 전극 아래에 존재하지 않는
    트랜지스터.
  6. 제 1 항에 있어서,
    상기 경로는 상기 소스 전극 및 상기 드레인 전극 아래의 상기 제 1 반도체 재료와 교차하지 않는
    트랜지스터.
  7. 제 1 항에 있어서,
    제 3 반도체 재료를 포함하되,
    상기 제 3 반도체 재료는,
    a) 상기 제 1 반도체 재료와 상이하고,
    b) 상기 경로와 교차하며,
    c) 상기 소스 전극 아래로 상기 헤테로 접합이 존재하는 상기 트랜지스터 내의 깊이까지 연장하는
    트랜지스터.
  8. 제 7 항에 있어서,
    상기 제 1 반도체 재료와 상기 제 3 반도체 재료는 동일한 반도체 재료인
    트랜지스터.
  9. 제 7 항에 있어서,
    상기 제 3 반도체 재료는 상기 제 1 반도체 재료 상에 압력을 유도하는
    트랜지스터.
  10. 트랜지스터를 형성하는 방법에 있어서,
    채널층 위에 제 1 Ⅲ-Ⅴ족 층을 갖는 Ⅲ-Ⅴ족 반도체 스택을 에피택셜(epitaxially) 형성하는 단계 - 상기 채널층은 버퍼층 위에 있음 - 와,
    상기 트랜지스터의 게이트 전극이 배치될 상기 제 1 Ⅲ-Ⅴ족 층을 에칭하는 단계 - 상기 에칭은 상기 제 1 Ⅲ-Ⅴ족 층 내에 보이드(void)를 생성함 - 와,
    상기 보이드 내에 배리어층을 에피택셜 형성하는 단계와,
    상기 배리어층 위에 게이트 전극을 형성하는 단계와,
    상기 제 1 Ⅲ-Ⅴ족 층 위에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는
    트랜지스터 형성 방법.
  11. 제 10 항에 있어서,
    상기 제 1 Ⅲ-Ⅴ족 층은 인듐 갈륨 비화물인
    트랜지스터 형성 방법.
  12. 제 11 항에 있어서,
    상기 채널층은 인듐 갈륨 비화물인
    트랜지스터 형성 방법.
  13. 제 12 항에 있어서,
    상기 제 1 Ⅲ-Ⅴ족 층은 상기 채널층보다 높은 성분 비율의 인듐을 갖는
    트랜지스터 형성 방법.
  14. 제 10 항에 있어서,
    상기 게이트 전극의 형성 전에 상기 보이드 내에 에칭 정지층을 형성하는 단계를 더 포함하는
    트랜지스터 형성 방법.
  15. 제 14 항에 있어서,
    상기 게이트 전극의 형성 전에 상기 에칭 정지층을 관통하여 상기 배리어층까지 에칭하는 단계를 더 포함하되,
    상기 게이트 전극은 상기 게이트 전극의 형성 후의 리세스된(recessed) 게이트 전극인
    트랜지스터 형성 방법.
  16. Ⅲ-Ⅴ족 재료 위에 Si 및/또는 Ge로 구성된 제 1 층을 형성하는 단계와,
    상기 제 1 층 위에 제 2 금속층을 형성하는 단계 - 상기 제 2 금속층은 Ni, Ti, Al, Hf, Zr 및 W 중 임의의 것으로 구성됨 - 와,
    i) 상기 Ⅲ-Ⅴ족 재료 내에 Si 및/또는 Ge 도펀트를 제공하고, ii) 상기 제 1 층 내로 상기 제 2 금속층을 제공하기 위해, 상기 제 1 층, 상기 제 2 금속층 및 상기 Ⅲ-Ⅴ족 재료를 어닐링하는 단계와,
    상기 제 2 금속층을 제거하는 단계와,
    상기 제 1 층 위에 전극을 형성하는 단계를 포함하는
    방법.
  17. 제 16 항에 있어서,
    상기 전극은 소스 전극인
    방법.
  18. 제 16 항에 있어서,
    상기 전극은 드레인 전극인
    방법.
  19. 제 16 항에 있어서,
    상기 제 1 층을 형성하는 단계는 CVD, MOCVD, MBE 또는 ALE 중 임의의 것에 의해 상기 제 1 층을 형성하는 단계를 포함하는
    방법.
  20. 제 19 항에 있어서,
    상기 제 2 금속층을 형성하는 단계는 ALE, PVD, 스퍼터링, 증발 중 임의의 것에 의해 상기 제 2 금속층을 형성하는 단계를 포함하는
    방법.
  21. 제 16 항에 있어서,
    상기 제 2 금속층을 형성하는 단계는 ALE, PVD, 스퍼터링, 증발 중 임의의 것에 의해 상기 제 2 금속층을 형성하는 단계를 포함하는
    방법.
  22. 전극과,
    상기 전극 아래의 제 1 층과,
    상기 제 1 층 아래의 Ⅲ-Ⅴ족 반도체 재료의 도핑된 영역을 포함하되,
    상기 제 1 층은, 1) Si와 Ge 중 적어도 하나, 및 2) Ni, Ti, Al, Hf, Zr 및 W 중 임의의 것으로 구성되고,
    상기 반도체 재료의 도핑된 영역은 Si 도펀트와 Ge 도펀트 중 적어도 하나를 포함하는
    트랜지스터.
  23. 제 22 항에 있어서,
    상기 트랜지스터는 고전자이동도 트랜지스터(High Electron Mobility Transistor: HEMT)인
    트랜지스터.
  24. 제 22 항에 있어서,
    상기 트랜지스터는 Ⅲ-Ⅴ족 반도체 재료의 스택을 포함하고, 상기 Ⅲ-Ⅴ족 반도체 재료는 상기 스택의 구성요소인 상기 도핑된 영역을 갖는
    트랜지스터.
  25. 제 22 항에 있어서,
    상기 전극은 소스 전극인
    트랜지스터.
  26. 제 22 항에 있어서,
    상기 전극은 드레인 전극인
    트랜지스터.
  27. 제 22 항에 있어서,
    상기 도핑된 영역은 변질되어 도핑된(degeneratively doped) 영역인
    트랜지스터.
  28. 트랜지스터를 형성하는 방법에 있어서,
    채널층의 노출된 영역 상에 Ⅳ족 원소와 Ⅵ족 원소 중 적어도 하나로 구성된 재료의 층을 형성하는 단계 - 상기 채널층은 Ⅲ-Ⅴ족 재료로 구성됨 - 와,
    스파이크 어닐링, 플래시 어닐링, 레이저 어닐링 중 임의의 것에 의해 상기 채널층의 상기 노출된 영역으로 Ⅳ족 원소와 Ⅵ족 원소 중 적어도 하나를 유도함으로써 상기 채널층의 상기 노출된 영역을 도핑하는 단계와,
    상기 도핑된 채널층 영역 위에 전극을 형성하는 단계를 포함하는
    트랜지스터 형성 방법.
  29. 제 28 항에 있어서,
    상기 재료의 층은 Ⅳ족 원소와 Ⅵ족 원소를 포함하고,
    상기 유도하는 단계는 상기 채널층의 상기 노출된 영역으로 상기 Ⅳ족 원소 및 상기 Ⅵ족 원소를 유도하는 단계를 더 포함하는
    트랜지스터 형성 방법.
  30. 제 28 항에 있어서,
    상기 재료의 층은 모노층(monolayer)인
    트랜지스터 형성 방법.
  31. 제 29 항에 있어서,
    상기 재료의 층은 플라즈마 기상 증착, 분자선 에피택시, 화학 기상 증착, 분자 주입, 분자층 증착, 투입 도핑 및 플라즈마 도핑 중 임의의 것에 의해 형성되는
    트랜지스터 형성 방법.
  32. 제 29 항에 있어서,
    상기 재료의 층은 스핀온글래스(spin on glass: SOG)이고,
    상기 방법은 상기 유도하는 단계 이전에,
    상기 SOG로부터 상기 채널층의 상기 노출된 영역의 표면으로 상기 Ⅳ족 및 Ⅵ족 원소를 유도하는 단계와,
    습식 에칭에 의해 상기 SOG층을 제거하는 단계를 더 포함하는
    트랜지스터 형성 방법.
  33. 제 28 항에 있어서,
    상기 Ⅳ족 원소와 Ⅵ족 원소 중 적어도 하나는 Ⅵ족 원소를 포함하지 않는
    트랜지스터 형성 방법.
  34. 제 33 항에 있어서,
    상기 유도하는 단계는 상기 채널층의 상기 노출된 영역의 Ⅴ족 사이트를 점유하는 Ⅵ족 원소를 포함하는 분위기에서 수행되는
    트랜지스터 형성 방법.
  35. 제 28 항에 있어서,
    상기 도핑된 노출된 채널층 영역은 10nm 미만의 도펀트 깊이 및 적어도 le20/cm3의 도펀트 농도를 갖는
    트랜지스터 형성 방법.
  36. 트랜지스터의 채널층의 액세스 영역 위의 패시베이션층 및/또는 다이폴층을 포함하되,
    상기 트랜지스터의 채널층은 Ⅲ-Ⅴ족 재료로 구성되는
    트랜지스터.
  37. 제 30 항에 있어서,
    상기 패시베이션층 및/또는 다이폴층은 상기 트랜지스터의 게이트 유전체 아래로 연장하는
    트랜지스터.
  38. 제 37 항에 있어서,
    상기 패시베이션층 및/또는 다이폴층은 상기 트랜지스터의 소스 전극 및 드레인 전극 아래로 연장하는
    트랜지스터.
  39. 제 36 항에 있어서,
    상기 패시베이션층 및/또는 다이폴층은 상기 트랜지스터의 소스 전극 및 드레인 전극 아래로 연장하는
    트랜지스터.
  40. 제 36 항에 있어서,
    상기 패시베이션층 및/또는 다이폴층은 실질적으로 상기 트랜지스터의 게이트 전극, 소스 전극 및 드레인 전극 아래로 연장하지 않는
    트랜지스터.
  41. 제 36 항에 있어서,
    상기 패시베이션층 및/또는 다이폴층은 상기 트랜지스터의 소스 전극 및 드레인 전극 위로 연장하는
    트랜지스터.
  42. 제 36 항에 있어서,
    상기 패시베이션층 및/또는 다이폴층은 상기 트랜지스터의 게이트 전극 위로 연장하는
    트랜지스터.
  43. 제 36 항에 있어서,
    상기 패시베이션층 및/또는 다이폴층은 Si, Ⅲ-Ⅴ족 재료 및 산화물 중 적어도 하나로 구성되는
    트랜지스터.
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