JPS6049670A - Ｍｏｓｉｃの製造方法 - Google Patents
Ｍｏｓｉｃの製造方法Info
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- JPS6049670A JPS6049670A JP15691083A JP15691083A JPS6049670A JP S6049670 A JPS6049670 A JP S6049670A JP 15691083 A JP15691083 A JP 15691083A JP 15691083 A JP15691083 A JP 15691083A JP S6049670 A JPS6049670 A JP S6049670A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
（１）
本発明番よＭＯ３ＴＣの製造方法に関するものである。
従来技術と問題点
従来、 ＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ ）トランジスタからなる集積回路
（ｒｃ）はアルミゲートＭＯ３ＩＣとシリコンゲー１−
ＭＯ３Ｔ Ｃとに大別される。アルミゲ−１−Ｍ０３ｒ
Ｃはゲート電極が低抵抗であるという利点を有する反面
、アルミニュウムが低融点であるためゲート電極をマス
クとしてソース及びドレイン領域を形成するというセル
フアラインメント手法を採用できないという欠点がある
。これに対して、シリコンゲー１−Ｍ０５ＴＣでは５セ
ルフアラインメント手法が採用できるという利点を有す
る反面、ゲート電極を形成する多結晶シリコンの抵抗率
が高いと云う欠点の他に多結晶シリコンの生成に減圧Ｃ
ＶＤ装置等特殊な装置を必要とするという欠点を有して
いる。
ｃｏｎｄｕｃｔｏｒ ）トランジスタからなる集積回路
（ｒｃ）はアルミゲートＭＯ３ＩＣとシリコンゲー１−
ＭＯ３Ｔ Ｃとに大別される。アルミゲ−１−Ｍ０３ｒ
Ｃはゲート電極が低抵抗であるという利点を有する反面
、アルミニュウムが低融点であるためゲート電極をマス
クとしてソース及びドレイン領域を形成するというセル
フアラインメント手法を採用できないという欠点がある
。これに対して、シリコンゲー１−Ｍ０５ＴＣでは５セ
ルフアラインメント手法が採用できるという利点を有す
る反面、ゲート電極を形成する多結晶シリコンの抵抗率
が高いと云う欠点の他に多結晶シリコンの生成に減圧Ｃ
ＶＤ装置等特殊な装置を必要とするという欠点を有して
いる。
発明の目的
本発明は」１記従来の問題Ｊ＋ｕに鑑ゐてなされたもの
であり、その目的は、実質的なセルファライン（２） メント手法の適用が可能なアルミゲートＭＯ３ＩＣの製
造方法を提供することにある。
であり、その目的は、実質的なセルファライン（２） メント手法の適用が可能なアルミゲートＭＯ３ＩＣの製
造方法を提供することにある。
発明の構成
上記目的を達成する本発明は、ゲート領域を形成すべき
箇所に窒化シリコン膜を形成し；該窒化シリコン膜をマ
スクとして不純物を導入することによりソース及びドレ
イン領域を形成し；前記窒化シリコンを使用して選択酸
化法により前記ソース及びドレイン領域上に熱酸化膜を
形成し；前記窒化シリコン膜を除去した後再度熱酸化を
行なうことによりゲート酸化膜を形成し；前記ソース及
びドレイン領域に対するコンタクトホールを開設した後
ソース、ゲート及びドレインの各金属電極を形成するよ
うに構成されている。
箇所に窒化シリコン膜を形成し；該窒化シリコン膜をマ
スクとして不純物を導入することによりソース及びドレ
イン領域を形成し；前記窒化シリコンを使用して選択酸
化法により前記ソース及びドレイン領域上に熱酸化膜を
形成し；前記窒化シリコン膜を除去した後再度熱酸化を
行なうことによりゲート酸化膜を形成し；前記ソース及
びドレイン領域に対するコンタクトホールを開設した後
ソース、ゲート及びドレインの各金属電極を形成するよ
うに構成されている。
以下１本発明の更に詳細を実施例により説明する。
発明の実施例
第１図乃至第７図は１本発明の一実施例の製造工程を説
明するだめの素子の要部断面図である。
明するだめの素子の要部断面図である。
先ず、第１図に示すように、ｐ型シリコン基板（３）
上に１，０００オンゲス１司１−Ｊ・程度の厚さの熱酸
化シリコン股２を成圏させた後、この酸化膜」二に減圧
ＣＶＤ法等を用いて窒化シリコン膜を成長させ、フォト
リソグラフィ技術によりパターンニングを行ないマスク
３を形成する。
化シリコン股２を成圏させた後、この酸化膜」二に減圧
ＣＶＤ法等を用いて窒化シリコン膜を成長させ、フォト
リソグラフィ技術によりパターンニングを行ないマスク
３を形成する。
次に、第２図に示すように、いわゆる選択酸化法（＋、
０ＣＯ３）により、シリコン基板の表面を熱酸化してマ
スク３の直下以外の箇所にＩｎ、０００〜２０，０００
オングストロ一ム程度の厚みの酸化シリコン膜４を形成
する。
０ＣＯ３）により、シリコン基板の表面を熱酸化してマ
スク３の直下以外の箇所にＩｎ、０００〜２０，０００
オングストロ一ム程度の厚みの酸化シリコン膜４を形成
する。
この後、第３図に示すように、窒化シリコン膜のマスク
３とその直下の酸化膜２を、フォトリソグラフィ技術を
用いてエツチングし、デー１．領域を形成すべき箇所に
だけこれらを残す。
３とその直下の酸化膜２を、フォトリソグラフィ技術を
用いてエツチングし、デー１．領域を形成すべき箇所に
だけこれらを残す。
引続き、第４図に示すように、マスク３と酸化膜４のそ
れぞれをマスクとして、イオン注入法等の不純物導入プ
ロセスによりｎ型のソース領域５とドレイン領域６を形
成する。
れぞれをマスクとして、イオン注入法等の不純物導入プ
ロセスによりｎ型のソース領域５とドレイン領域６を形
成する。
次に、第５図に示すように、シリコン基板１の表面を再
度熱酸化し、マスク３の直下を除くシリ（４） コン表面上に３，０００〜６，０００オングストロ一ム
程度の厚みの酸化シリコンＢｆＡ７を形成する（選択酸
化法）。
度熱酸化し、マスク３の直下を除くシリ（４） コン表面上に３，０００〜６，０００オングストロ一ム
程度の厚みの酸化シリコンＢｆＡ７を形成する（選択酸
化法）。
この後、第６図に示すように、窒化シリコンのマスク３
とその直下の酸化膜をエツチングにより除去した後、こ
こを再度熱酸化することにより□ゲート酸化膜８を形成
し、引続き、酸化膜７内にコンタクトホール９と１０を
形成する。
とその直下の酸化膜をエツチングにより除去した後、こ
こを再度熱酸化することにより□ゲート酸化膜８を形成
し、引続き、酸化膜７内にコンタクトホール９と１０を
形成する。
次に、第７図に示すように、素子の全表面上にスパッタ
リング法や真空蒸着法等により、アルミニュウムやアル
ミシリコン合金等の金属層を形成したのち、フォトリソ
グラフィ技術を用いてパターンニングを行ない、ソース
電極１１．ドレイン電極１２及びゲート電極１３を形成
し、シンタリングを行ない、最後に、素子の全表面にわ
たって保護膜を形成する。
リング法や真空蒸着法等により、アルミニュウムやアル
ミシリコン合金等の金属層を形成したのち、フォトリソ
グラフィ技術を用いてパターンニングを行ない、ソース
電極１１．ドレイン電極１２及びゲート電極１３を形成
し、シンタリングを行ない、最後に、素子の全表面にわ
たって保護膜を形成する。
以上、ｎＭＯ３ＩＣを製造する場合を例示したが、ｐＭ
ｏｓＩｃを製造する場合も同様に本発明を適用できる。
ｏｓＩｃを製造する場合も同様に本発明を適用できる。
発明の効果
（５）
以上説明したように１本発明は、デー１〜領域形成箇所
に形成した窒化シリコン股をマスクとしてソース及びド
レイン領域を形成した後、この窒化シリコン膜を除去し
てここにゲート酸化膜とアルミ等の金属ゲートを形成す
る構成であるから、実質的なセルフアラインメント手法
を用いてアルミゲ−１−Ｍ０３ＩＣを製造できるという
利点がある。
に形成した窒化シリコン股をマスクとしてソース及びド
レイン領域を形成した後、この窒化シリコン膜を除去し
てここにゲート酸化膜とアルミ等の金属ゲートを形成す
る構成であるから、実質的なセルフアラインメント手法
を用いてアルミゲ−１−Ｍ０３ＩＣを製造できるという
利点がある。
第１図乃至第７図は１本発明の一実施例の製造工程を説
明するための素子要部断面図である。 １・・シリコン基板、２，４，７．８・・酸化シリコン
膜、３・・窒化シリコン股、１１・・ソース電極、１２
・・ドレイン電極、１３・・ゲート電極。 、 特許出願人 住友電気工業株式会社代 理 人 弁
理士 玉蟲久五部 （６）
明するための素子要部断面図である。 １・・シリコン基板、２，４，７．８・・酸化シリコン
膜、３・・窒化シリコン股、１１・・ソース電極、１２
・・ドレイン電極、１３・・ゲート電極。 、 特許出願人 住友電気工業株式会社代 理 人 弁
理士 玉蟲久五部 （６）
Claims (1)
- 【特許請求の範囲】 ＭＯ３ＩＣの製造方法において。 ゲート領域を形成すべき箇所に窒化シリコン股を形成し
。 該窒化シリコン映をマスクとして不純物を導入すること
によりソース及びドレイン領域を形成し。 前記窒化シリコンを使用して選択酸化法により前記ソー
ス及びドレイン領域上に熱酸化膜を形成し。 前記窒化シリコン膜を除去した後再度熱酸化を行なうこ
とによりゲート酸化膜を形成し。 前記ソース及び１・ルーイン領域に対するコンタクトホ
ールを開設した後ソース、ゲート及びドレインの各金属
電極を形成することを特徴とするＭＯ３ＩＣの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15691083A JPS6049670A (ja) | 1983-08-27 | 1983-08-27 | Ｍｏｓｉｃの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15691083A JPS6049670A (ja) | 1983-08-27 | 1983-08-27 | Ｍｏｓｉｃの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6049670A true JPS6049670A (ja) | 1985-03-18 |
Family
ID=15638051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15691083A Pending JPS6049670A (ja) | 1983-08-27 | 1983-08-27 | Ｍｏｓｉｃの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049670A (ja) |
-
1983
- 1983-08-27 JP JP15691083A patent/JPS6049670A/ja active Pending
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