JPS6240782A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6240782A JPS6240782A JP17854385A JP17854385A JPS6240782A JP S6240782 A JPS6240782 A JP S6240782A JP 17854385 A JP17854385 A JP 17854385A JP 17854385 A JP17854385 A JP 17854385A JP S6240782 A JPS6240782 A JP S6240782A
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- Japan
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- gaas
- type
- forming
- mask
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法、特に自己整合法を用
いた接合型半導体装置の製造方法に関するものである。
いた接合型半導体装置の製造方法に関するものである。
（従来の技術）
第３図に従来のｎチャネル接合型Ｇ＆Ａｓ電界効果トラ
ンジスタ（以下ＧａＡｓ Ｊ−ＦＥＴと称す）の製造方
法を示す。第３図（、）において、ＧａＡｓ半絶縁性基
板１に、レジスト２をマスクとしてシリコンを１００Ｋ
ｅＶ・５ｘｌＯｃｍ イオン注入しｎ型のチャネル層
３を形成する。
ンジスタ（以下ＧａＡｓ Ｊ−ＦＥＴと称す）の製造方
法を示す。第３図（、）において、ＧａＡｓ半絶縁性基
板１に、レジスト２をマスクとしてシリコンを１００Ｋ
ｅＶ・５ｘｌＯｃｍ イオン注入しｎ型のチャネル層
３を形成する。
第３図（ｂ）において、オーミックの接合抵抗を下げる
ためにチャネル層３の両端Ｋ、レジスト４をマスクとし
てシリコンを１００ＫｅＶ、７Ｘ１０ ｃｍ イオ
ン注入し、ｎ型の高濃度層であるオーミック層５を形成
する。
ためにチャネル層３の両端Ｋ、レジスト４をマスクとし
てシリコンを１００ＫｅＶ、７Ｘ１０ ｃｍ イオ
ン注入し、ｎ型の高濃度層であるオーミック層５を形成
する。
第３図（ｃ）において、ｆ−）を構成するｐ型半導体層
６をレジスト７をマスクにして亜鉛を７０ＫｅＶ、１×
１０１３ｃｒｎ−２イオン注入して形成する。
６をレジスト７をマスクにして亜鉛を７０ＫｅＶ、１×
１０１３ｃｒｎ−２イオン注入して形成する。
第３図（ｄ）において、従来のホ） ＩＪソ技術と、ソ
フトオフ法によシ、ソース、ドレイン電極８をＡｕＧｅ
／Ｎ ｉ／Ａｕで、ゲート電極９，１０をＡｕＳｎで形
成し、接合型ＦＥＴを完成する。
フトオフ法によシ、ソース、ドレイン電極８をＡｕＧｅ
／Ｎ ｉ／Ａｕで、ゲート電極９，１０をＡｕＳｎで形
成し、接合型ＦＥＴを完成する。
（発明が解決しようとする問題点）
従来のＧＩＬＡ！ｌ Ｊ−ＦＥＴの製造工程よシ、イオ
ン注入が、活性層、オーミック層、ｐ型層と３回行なっ
ているが、イオン注入用レジストマスクを形成するため
（で行なうマスク合せが３回行なわれることになシ作業
性が悪く、マスクずれなどにより集積化のための微細）
４ターンによるマスク合せが困難となる欠点があった。
ン注入が、活性層、オーミック層、ｐ型層と３回行なっ
ているが、イオン注入用レジストマスクを形成するため
（で行なうマスク合せが３回行なわれることになシ作業
性が悪く、マスクずれなどにより集積化のための微細）
４ターンによるマスク合せが困難となる欠点があった。
本発明の目的は、従来の欠点を解消し、デート部の凸状
半導体層をエピタキシャル選択成長により行ない、この
エピタキシャル成長層をマスクドしてオーミック層を自
己整合的に形成することである。
半導体層をエピタキシャル選択成長により行ない、この
エピタキシャル成長層をマスクドしてオーミック層を自
己整合的に形成することである。
（問題点を解決するだめの手段）
本発明の半導体装置の製造方法は、半導体基板の一主面
に、活性層となる一導電型の半導体層の第１の層を形成
する工程と、前記第１の層表面に絶縁膜を形成する工程
と、第１の層上の絶縁膜を除去してｒ−ト部を形成する
工程と、前記ゲート部に一導電型の半導体層の第２の層
を形成する工程と、前記ｒ−１部の第２の層をマスクと
してソース、ドレインとなるオーミック層を形成する工
程と、前記ｒ−）部の第２の層の表面をエツチングする
工程と、ゲート、ソース、ドレインの電極を形成する工
程とからなるものである。
に、活性層となる一導電型の半導体層の第１の層を形成
する工程と、前記第１の層表面に絶縁膜を形成する工程
と、第１の層上の絶縁膜を除去してｒ−ト部を形成する
工程と、前記ゲート部に一導電型の半導体層の第２の層
を形成する工程と、前記ｒ−１部の第２の層をマスクと
してソース、ドレインとなるオーミック層を形成する工
程と、前記ｒ−）部の第２の層の表面をエツチングする
工程と、ゲート、ソース、ドレインの電極を形成する工
程とからなるものである。
（作用）
本発明の半導体装置の製造方法によシ、マスク合せの回
数が減り、オーミック層をゲート部のｐ型半導体層をマ
スクとして自己繋合法で形成するため容易に微細化が可
能となシ、集積度も向上できる。
数が減り、オーミック層をゲート部のｐ型半導体層をマ
スクとして自己繋合法で形成するため容易に微細化が可
能となシ、集積度も向上できる。
（実施例）
本発明の一実施例を第１図および第２図に基づいて説明
する。
する。
第１図は本発明のＧａＡｓ Ｊ−ＦＥＴの製造工程を示
す断面図である。
す断面図である。
第１図（ａ）において、ＧａＡｓ半絶縁性基板１１に、
レジスト１２をマスクとして、 Ｓｉを１００ＫｅＶ
。
レジスト１２をマスクとして、 Ｓｉを１００ＫｅＶ
。
５Ｘ１０ ｃｍ イオン注入で活性層１３を形成す
る。
る。
第１図（ｂ）において、活性層１３を形成したのち、レ
シストヲ除去し、ＣＶＤ ５ｉ０２１４を１０００ Ｘ
堆積し、ｆ−）部となるところを従来のホトエツチング
技術により除去し、ゲート長１μｍの窓１５を開ける。
シストヲ除去し、ＣＶＤ ５ｉ０２１４を１０００ Ｘ
堆積し、ｆ−）部となるところを従来のホトエツチング
技術により除去し、ゲート長１μｍの窓１５を開ける。
第１図（ｃ）において、Ｇａを溶融液としＡｓＣＡ３の
雰囲気中で反応炉を８００℃から７２０℃まで変化させ
、ｐ型にするため亜鉛を４５０℃で蒸発させ、第１図（
ｂ）のゲート部分に凸状のｐ型のＧａＡａ １６を選択
成長させる。この成長はゲート長１μｍの窓の肩から若
干横方向に成長（両端０．２μｍ）Ｌ、基板に対して垂
直方向に異常成長する。高さは１１Ｌｒｎ程度である。
雰囲気中で反応炉を８００℃から７２０℃まで変化させ
、ｐ型にするため亜鉛を４５０℃で蒸発させ、第１図（
ｂ）のゲート部分に凸状のｐ型のＧａＡａ １６を選択
成長させる。この成長はゲート長１μｍの窓の肩から若
干横方向に成長（両端０．２μｍ）Ｌ、基板に対して垂
直方向に異常成長する。高さは１１Ｌｒｎ程度である。
第１図（ｄ）において、第１図（、）で用いたパターン
でレジスト１７をマスクとして Ｓｔを２００ＫｅＶ。
でレジスト１７をマスクとして Ｓｔを２００ＫｅＶ。
２Ｘ１０１４α−２イオン注入し、ソース、ドレイン、
オーミック層１８ｓ、１８ｄを形成する。このときｒ−
ト部のｐ型ＧａＡｓ １６の表面はｎ層上９が形成され
ているため、Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏ＝ ３ ：
１ ： ５０の液で３分間エツチングし、計層１９を
除去する。そののち、レジストを除去し、８５０℃で１
５分間Ａｓ雰囲気中で熱処理を行ない、注入層を活性化
させる。
オーミック層１８ｓ、１８ｄを形成する。このときｒ−
ト部のｐ型ＧａＡｓ １６の表面はｎ層上９が形成され
ているため、Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏ＝ ３ ：
１ ： ５０の液で３分間エツチングし、計層１９を
除去する。そののち、レジストを除去し、８５０℃で１
５分間Ａｓ雰囲気中で熱処理を行ない、注入層を活性化
させる。
第１図（ｅ）において、通常のホトリン技術と、リフト
オフ法により 、ＡｕＧｅ／Ｎｉ／ＡｕとＡｕＺｎでオ
ーミック電極２０．２１を形成し、ＧａＡｓ Ｊ−ＦＥ
Ｔが製造できる。
オフ法により 、ＡｕＧｅ／Ｎｉ／ＡｕとＡｕＺｎでオ
ーミック電極２０．２１を形成し、ＧａＡｓ Ｊ−ＦＥ
Ｔが製造できる。
次に、ｒ−トとなるｐ型ＧａＡｓ １６の選択成長につ
いて説明する。
いて説明する。
第２図（ａ）にｐ型ＧａＡｓの成長過程の断面図を示し
、第２図（ｂ）に、横方向成長の景をＳｉＯ２窓からの
距離ｔｇとし、成長層の高さをｈｇとし、グラフ化した
ものである。
、第２図（ｂ）に、横方向成長の景をＳｉＯ２窓からの
距離ｔｇとし、成長層の高さをｈｇとし、グラフ化した
ものである。
第２図（ａ）において、成長時間に対し、成長層はＡ
−＋ ９−＋ Ｃと変化し、横方向と高さに対する成長
は、横方向よシも高さの方が成長する割合が太きい。
−＋ ９−＋ Ｃと変化し、横方向と高さに対する成長
は、横方向よシも高さの方が成長する割合が太きい。
なお、本発明の実施例で用いたゲート部材料はｐ型Ｇａ
Ａｓでなく、他のＩｎＧａＡｓやＡｔＧａＡｓなどの半
導 体であってもよい。
Ａｓでなく、他のＩｎＧａＡｓやＡｔＧａＡｓなどの半
導 体であってもよい。
また、ゲート部の半導体層の成長は、液相成長に限らず
、気相、分子線などの成長であってもよい。さらに、活
性層およびオーミック層の形成は、熱拡散法によっても
よい。
、気相、分子線などの成長であってもよい。さらに、活
性層およびオーミック層の形成は、熱拡散法によっても
よい。
（発明の効果）
本発明によれば、 ＧａＡｓ Ｊ−ＦＥＴの製造工程に
おいて、マスク合せの回数が減シ、オーミック層を自己
整合法で形成するため、容易にケ”−） ノ’？ターン
の微細化が可能となシ、集積度の向上もはかれる等実用
上の効果は大である。
おいて、マスク合せの回数が減シ、オーミック層を自己
整合法で形成するため、容易にケ”−） ノ’？ターン
の微細化が可能となシ、集積度の向上もはかれる等実用
上の効果は大である。
第１図（ａ）ないしくｅ）は本発明の一実施例によるＧ
ａＡｓ Ｊ−ＦＥＴｃＩＪｕ造工程断面図、第２図（ａ
）および（ｂ）は同ゲート部のｐ型Ｇ ａＡｓの成長を
示す図、第３図（ａ）ないしくｄ）は従来のＧａＡｓ
Ｊ−ＦＥＴの製造工程断面図である。 １ ｒ １１− ＧａＡｓ半絶縁性基板、２，４，６，
１２゜１７・・・レゾスト、３，１３・・・活性層、５
，１８，１９°°°層オーミック層、ｐ・・・ｐ注入層
、１４・・・シリコン酸化膜、１５・・・ゲート部窓、
１６・・・ｐ型ＧａＡｓ、８．２０・・・ソース、トン
イン電極、９ Ｐ ２１・・・ゲート電極。 第１図 第２図
ａＡｓ Ｊ−ＦＥＴｃＩＪｕ造工程断面図、第２図（ａ
）および（ｂ）は同ゲート部のｐ型Ｇ ａＡｓの成長を
示す図、第３図（ａ）ないしくｄ）は従来のＧａＡｓ
Ｊ−ＦＥＴの製造工程断面図である。 １ ｒ １１− ＧａＡｓ半絶縁性基板、２，４，６，
１２゜１７・・・レゾスト、３，１３・・・活性層、５
，１８，１９°°°層オーミック層、ｐ・・・ｐ注入層
、１４・・・シリコン酸化膜、１５・・・ゲート部窓、
１６・・・ｐ型ＧａＡｓ、８．２０・・・ソース、トン
イン電極、９ Ｐ ２１・・・ゲート電極。 第１図 第２図
Claims (1)
- 半導体基板の一主面に、活性層となる一導電型の半導体
層の第１の層を形成する工程と、前記第１の層表面に絶
縁膜を形成する工程と、第１の層上の絶縁膜を除去して
ゲート部を形成する工程と、前記ゲート部に、一導電型
の半導体層の第２の層を形成する工程と、前記ゲート部
の第２の層をマスクとして、ソース、ドレインとなるオ
ーミック層を形成する工程と、前記ゲート部の第２の層
の表面をエッチングする工程と、ゲート、ソース、ドレ
インの電極を形成する工程からなることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17854385A JPS6240782A (ja) | 1985-08-15 | 1985-08-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17854385A JPS6240782A (ja) | 1985-08-15 | 1985-08-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240782A true JPS6240782A (ja) | 1987-02-21 |
Family
ID=16050314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17854385A Pending JPS6240782A (ja) | 1985-08-15 | 1985-08-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240782A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012523697A (ja) * | 2009-04-08 | 2012-10-04 | エフィシエント パワー コンヴァーション コーポレーション | エンハンスメントモードＧａＮＨＥＭＴデバイス、及びその製造方法 |
-
1985
- 1985-08-15 JP JP17854385A patent/JPS6240782A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012523697A (ja) * | 2009-04-08 | 2012-10-04 | エフィシエント パワー コンヴァーション コーポレーション | エンハンスメントモードＧａＮＨＥＭＴデバイス、及びその製造方法 |
| US8890168B2 (en) | 2009-04-08 | 2014-11-18 | Efficient Power Conversion Corporation | Enhancement mode GaN HEMT device |
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