KR101694883B1 - 역확산 억제 구조 - Google Patents

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Abstract

인핸스먼트형 GaN 트랜지스터로서, 상기 트랜지스터는, 기판, 천이층, 3족 나이트라이드 물질로 구성된 완충층, 3족 나이트라이드 물질로 구성된 장벽층, 드레인 콘택 및 소스 콘택, 억셉터형 도펀트 원소를 함유한 게이트, 및 상기 게이트와 버퍼층 사이에 있는 3족 나이트라이드 물질로 구성된 확산장벽을 가진다.

Description

역확산 억제 구조{BACK DIFFUSION SUPPRESSION STRUCTURES}
본 발명은, 인핸스먼트형 갈륨 나이트라이드 트랜지스터(enhancement mode gallium nitride(GaN) transistors)에 관한 것이다. 본 발명은 더욱 상세하게는, 확산 장벽(diffusion barrier)이 구비된 인핸스먼트형 GaN 트랜지스터에 관한 것이다.
갈륨 나이트라이드(GaN) 반도체 장치는, 대전류를 흘려보내고 고압을 지지하는 능력 때문에 전력(power) 반도체 장치에 점점 더 선호된다. 이러한 장치의 개발은, 일반적으로 고전력/고주파 애플리케이션(applications)을 목표로 하여 왔다. 이러한 종류의 애플리케이션을 위해 제조된 장치는, 고 전자 이동도(high electron mobility)를 나타내는 일반적인 장치 구조를 기반으로 하며, 헤테로정션 필드 이펙트 트랜지스터(heterojunction field effect transistors; HFET), 하이 일렉트론 모빌리티 트랜지스터(high electron mobility transistors; HEMT), 또는 모듈레이션 도프트 필드 이펙트 트랜지스터(modulation doped field effect transistors; MODFET)로 다양하게 불린다. 이러한 종류의 장치는, 일반적으로 고주파수, 예를 들어 100㎑ ~ 10㎓에서 작동하면서 고압, 예를 들어 100볼트를 견뎌낼 수 있다.
GaN HEMT 장치는, 2개 이상의 나이트라이드층을 구비한 나이트라이드 반도체를 포함한다. 상기 반도체 위에 또는 완충층(buffer layer) 위에 형성된 상이한 물질은, 상기 나이트라이드층이 상이한 밴드갭(band gaps)을 갖게 한다. 또한, 인접하는 나이트라이드층의 상이한 물질은, 분극(polarization)을 야기하는데, 이는 2개 층, 특히 밴드갭(band gap)이 더 좁은 층의 접합 근처에, 도전성의 2차원 전자 가스(two dimensional electron gas: 2DEG) 영역을 초래한다.
분극을 야기하는 나이트라이드층은, 일반적으로, 상기 장치를 통과하여 전하(charge)를 흐르게 해주는 2DEG 영역을 포함하는 GaN의 층에 인접한 AlGaN의 장벽층을 포함한다. 이러한 장벽층은, 도핑되거나 미도핑될 수 있다. 제로(0)의 게이트 바이어스(gate bias)에서 2DEG 영역이 게이트 아래에 존재하기 때문에, 대부분의 나이트라이드 장치는 일반적으로, 온(on) 또는 디플리션형(depletion mode) 장치이다. 제로(0)가 인가되는 게이트 바이어스에서, 2DEG 영역이 게이트 아래에서 디플리트(deplete) 즉, 제거되면, 상기 장치는 인핸스먼트형 장치가 될 수 있다. 인핸스먼트형 장치는, 일반적으로 오프(off) 상태이며, 상기 장치가 더 높은 안전성을 제공하고, 상기 장치가, 간단하고 저렴한 구동회로로 제어하는데 보다 용이하기 때문에 바람직하다. 인핸스먼트형 장치는, 전류를 흘려보내기 위하여, 게이트에 양(positive)의 바이어스를 인가하는 것이 필요하다.
도 1은, 확산 장벽이 없는 종래의 인핸스먼트형 GaN 트랜지스터 장치(100)를 나타낸다. 장치(100)는, 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(sapphire) 또는 다른 물질로 구성될 수 있는 기판(101), 두께가 약 0.1㎛ 내지 약 1.0㎛ 되는, AlN과 AlGaN로 일반적으로 구성된 천이층(transition layer)(102), 두께가 약 0.5㎛ 내지 약 10㎛ 되는, GaN로 일반적으로 구성된 완충 물질(buffer material)(103), 두께가 약 0.005㎛ 내지 약 0.03㎛ 되는, Al 대 Ga 비율이 약 0.1 내지 약 0.5인 AlGaN로 일반적으로 구성된 장벽 물질(barrier material)(104), 피(p)형 AlGaN(105), 고 도핑 p형 GaN(106), 아이솔레이션 영역(isolation region)(107), 패시베이션 영역(passivation region)(108), Ni과 Au와 같은 캡핑(capping) 금속을 구비하는 Ti와 Al로 일반적으로 구성된, 소스(source)와 드레인(drain)을 위한 오믹 콘택 금속(ohmic contact metal)(109,110), 및 p형 GaN 게이트 위의 니켈(Ni)과 금(Au) 금속 콘택으로 일반적으로 구성된 게이트 금속(111)을 포함한다.
도 1에 도시된 종래의 인핸스먼트형 GaN 트랜지스터는, 여러 가지 단점이 있다. 미도핑된 GaN(103) 또는 AlGaN(104) 위에 p형 AlGaN(105)(예를 들면, 도 1)을 성장시키는 동안에, Mg 원자가 결정(crystal)을 통하여 장치의 활성영역(active region)으로 역확산시켜 층(104, 103)의 의도하지 않은 도핑을 초래한다. 이러한 Mg 원자는, 전자를 붙잡는 억셉터(acceptor)로서 기능하여 음(-) 전하 상태가 된다. 음 전하 상태의 Mg는, 2차원 전자 가스로부터 전자를 밀어낸다. 이는, 게이트 아래에 더 높은 문턱전압(threshold voltage)을 초래하고, 게이트와 오믹 콘택 사이의 영역에 더 낮은 전도도(conductivity)를 초래한다. 게다가 이러한 Mg 원자의 충전과 방전은, 장치의 문턱전압과 전도도에서 시간 의존성 변화를 가져온다. 종래의 GaN 트랜지스터의 두 번째 단점은, 게이트 콘택에 양(+)의 전압을 인가함으로써 트랜지스터를 턴온할 때 높은 게이트 누설전류이다. 층(106)(예를 들면, 도 1)을 성장시키는 동안에, Mg 원자가 그 성장 표면으로 확산한다. 성장이 종료될 때, 고 도핑 층이 그 표면에 존재한다. 게이트 콘택에 양(+)의 바이어스를 인가할 때, 이러한 층의 상부면에서의 고 도핑으로 인하여 큰 전류가 발생한다.
그러므로 상기한 종래의 단점을 방지하는 확산 억제 구조물을 구비한 GaN 트랜지스터를 제공하는 것이 바람직하다.
도 1은, 종래의 인핸스먼트형 GaN 트랜지스터 장치의 단면도를 나타낸다.
도 2는, 본 발명의 제1 실시예에 따라 형성된 인핸스먼트형 GaN 트랜지스터 장치의 단면도를 나타낸다.
도 3은, 종래의 GaN 트랜지스터와 도 2의 장치의 알루미늄 함량을 비교한 개략도이다.
도 4는, 본 발명의 제2실시예에 따라 형성된 인핸스먼트형 GaN 트랜지스터 장치의 단면도를 나타낸다.
도 5는, 종래의 GaN 트랜지스터와 도 4의 장치의 알루미늄 함량을 비교한 개략도이다.
도 6은, 본 발명의 제3실시예에 따라 형성된 인핸스먼트형 GaN 트랜지스터 장치의 단면도를 나타낸다.
도 7은, 종래의 GaN 트랜지스터와 도 6의 장치의 알루미늄 함량을 비교한 개략도이다.
도 8은, 본 발명의 제4실시예에 따라 형성된 인핸스먼트형 GaN 트랜지스터 장치의 단면도를 나타낸다.
도 9는, 종래의 GaN 트랜지스터와 도 8의 장치의 마그네슘 함량을 비교한 개략도이다.
도 10은, 본 발명의 제5실시예에 따라 형성된 인핸스먼트형 GaN 트랜지스터 장치의 단면도를 나타낸다.
도 11은, 종래의 GaN 트랜지스터와 도 10의 장치의 마그네슘 함량을 비교한 개략도이다.
도 12는, 본 발명의 제6실시예에 따라 형성된 인핸스먼트형 GaN 트랜지스터 장치의 단면도를 나타낸다.
도 13은, 종래의 GaN 트랜지스터와 도 12의 장치의 마그네슘 함량을 비교한 개략도이다.
도 14는, 본 발명의 제7실시예에 따라 형성된 인핸스먼트형 GaN 트랜지스터 장치의 단면도를 나타낸다.
도 15a 내지 도 15d는, 본 발명의 실시예에 따른 인핸스먼트형 GaN 트랜지스터 장치를 형성하는 방법을 나타낸다.
이하, 상세한 설명에서, 특정한 실시예를 참조하기로 한다. 이러한 실시예를, 당업자가 실시할 수 있도록 충분히 상세하게 설명하기로 한다. 다른 실시예를 사용할 수 있고, 다양한 구조적인, 논리적인, 및 전기적인 변경을 할 수 있음을 알아야 한다.
본 발명의 실시예는, Mg 원자가 결정을 거쳐 장치의 활성영역으로 확산하는 것을 방지하는 확산 장벽이 구비된 인핸스먼트형 GaN 트랜지스터에 관한 것이다. 실시예는, 도펀트 원자들(예를 들면, Mg)의 확산을 감소시키거나 제거하기 위하여, 확산 장벽 및/또는 차등(graded) 도핑 특성을 추가하는 것을 기반으로 한다. 본 발명의 일 실시예에서, 주 채널(primary channel) 영역 위에 얇은 AlN 또는 고 Al 함량의 AlGaN 층을 적층하여 Mg가 이러한 영역으로 역확산(back diffusion)하는 것을 차단한다. 본 발명의 다른 실시예에서, 장벽층의 내부에 또는 위에 얇은 AlN 또는 고 Al 함량의 AlGaN 층을 적층한다. 다른 실시예에서, p형 GaN층과 장벽층 사이에 미도핑 영역을 추가함으로써 Mg 도핑 특성을 제어하여 장벽층의 내부로 또는 장벽층을 통과하여 확산하는 Mg의 양을 감소시킨다. 또 다른 실시예에서, 게이트 콘택 근처의 도핑 변경을 사용하여 오믹 또는 쇼트키(schottky) 콘택 형성을 용이하게 한다.
도 2를 참조하면, 인핸스먼트형 GaN 트랜지스터의 구조에 관한 제1실시예를 설명하기로 한다. 도 2는, 장치(200)의 단면도를 나타낸다. 장치(200)는, 예를 들면 실리콘(Si), 실리콘 카바이드(SiC), 사파이어, 또는 다른 물질로 구성된 기판(21), 약 0.1㎛ 내지 약 1.0㎛의 두께로, AlN와 AlGaN으로 일반적으로 구성된 천이층(22), 약 0.5㎛ 내지 약 10㎛의 두께로, GaN로 일반적으로 구성된 완충층(23), 두께가 약 0.01㎛ 내지 약 0.3㎛ 되는, GaN 또는 InGaN로 일반적으로 구성된 채널층(24), 두께가 약 0.005㎛ 내지 약 0.03㎛ 사이이며, Al 비율이 약 0.1 내지 약 0.5인 AlGaN으로 일반적으로 구성된 장벽층(27), Ta, Ti, TiN, W, 또는 WSi2와 같은 고융점 (refractory) 금속 콘택이 구비된 p형 GaN으로 일반적으로 구성된 게이트 구조물(26)을 포함한다. p형 GaN과 고융점 금속 콘택 각각은, 두께가 0.01㎛와 1.0㎛ 사이이다. p형 GaN는 Mg, C, Ca, Fe, Cr, V, Mn 및 Be로 구성된 그룹에서 선택되는 p형 도펀트를 포함한다. 오믹 콘택 금속(24,25)은, Ni과 Au, 또는 Ti와 TiN과 같은 캡핑(capping) 금속을 구비하는 Ti와 Al로 구성된다. 확산 장벽(28)은, 두께가 0.001㎛와 0.003㎛ 사이 이며, Al 비율이 약 0.2 내지 약 1인 AlGaN으로 일반적으로 구성된다. Al 비율은, Al 비율과 Ga 비율의 합이 1이 되는 그러한 Al의 함량이다. 완충층(23), 장벽층(27), 및 확산 장벽(28)은 3족 나이트라이드 물질로 형성된다. 3족 나이트라이드 물질은, InxAlyGa1-x-yN(x+y≤1)로 구성될 수 있다. 예를 들어, 상기 장벽층(27)은, 상기 완충층(23)보다 밴드갭이 더 넓은 InxAlyGa1-x-yN(x+y≤1)로 구성될 수 있다.
상기한 실시예에 따르면, 상이한 Al 함량의 이중 층이 형성되어 있다. 도 2의 구조는, 채널층 근처에서 Al 함량이 더 높고, 게이트층 근처에서 Al 함량이 더 낮다. 종래의 GaN 트랜지스터와 도 2의 구조에서, 채널층과 게이트층 간의 Al 함량의 비교가 도 3에 도시되어 있다. 도 2에 도시된 구조에서, 채널층 위의 확산 장벽층(28)은 Al 함량이 높은 반면에 장벽층(27)은 Al 함량이 더 낮다. 도 3이 일정한 Al 함량의 2개의 다른 층을 도시하고 있더라도, 또한 Al 함량을, 채널층 근처의 높은 함량으로부터 게이트 구조물 근처의 낮은 함량으로 차등화하는 그러한 차등형(graded) Al 함량의 층으로 층(28,27)을 결합하는 것을 채용할 수 있다. 이러한 차등화를, 선형적인 방식, 다단 강하(multiple step down) 방식, 평균적인 Al 함량을 점진적으로 줄이면서 고 Al 함량과 저 Al 함량 사이에서 교번(alternating)하는 방식, 또는 고 Al 층 및 저 Al 층의 두께를, 채널층 근처의 두꺼운 고 함량에서 게이트 근처의 얇은 고 함량으로 변화시키면서 고 Al 함량과 저 Al 함량 사이에서 교번(alternating)하는 방식과 같은 다양한 방식으로 행할 수 있다. 고 Al 함량의 물질은, Mg의 확산을 차단하여 Mg를 채널층 위의 영역으로 구속한다. 또한, 고 Al 함량의 층은, 고 전자 이동도(mobility)를 가져온다. 하지만, 도 2에 도시된 구조에서는, 확산이 여전히 상층의 장벽층으로 진행된다.
도 4를 참조하면, 인핸스먼트형 GaN 트랜지스터의 구조에 관한 제2실시예를 설명하기로 한다. 도 4는, 장치(300)의 단면도를 나타낸다. 도 4는, 도 2와 유사하지만, 확산 장벽(38)과 장벽층(37)이 도 2의 확산장벽과 장벽층의 위치와 뒤바뀌어 게이트 구조물(36) 바로 옆에 확산 장벽(38)이 구비되는 점에서 다르다. 여러 층의 치수 및 조성(compositions)은 제1실시예의 것과 같다.
상기한 실시예에 따르면, 제1실시예와 유사한 이점을 가진, 상이한 Al 함량의 이중층(double layer)이 구비된다. 종래의 GaN 트랜지스터와 도 4의 구조에서, 채널층과 게이트층 간의 Al 함량의 비교가 도 5에 도시되어 있다. 도 4의 구조에서, 채널층 위의 장벽층(37)은 Al 함량이 낮은 반면에, 확산 장벽층(38)은 Al 함량이 더 높다. 고 Al 함량의 물질은, Mg의 확산을 차단하여 Mg를 장벽층들 위의 영역으로 구속한다. 하지만, 도 4에 도시된 구조에서, 저 Al 함량의 층은, 제1실시예가 가지고 있는 고 전자 이동도의 이점을 가지지 못한다.
도 6을 참조하여, 인핸스먼트형 GaN 트랜지스터의 구조에 관한 제3실시예를 설명하기로 한다. 도 6은, 장치(400)의 단면도를 나타낸다. 제3실시예는, 본질적으로, 상기한 제1실시예와 제2실시예의 조합이고, 장벽층(47)의 양면에 각각 있는 2개의 확산 장벽 층(48,49)을 포함한다. 여러 층의 치수 및 조성은, 제1실시예와 제2실시예의 것과 유사하다.
본 실시예는, 상기한 제1실시예와 제2실시예 모두의 이점을 가진다. 도 6의 구조는, 더 높은 Al 함량의 층이 게이트층에 인접하고 더 높은 Al 함량의 층이 채널층에 인접하는 상이한 Al 함량의 3중층을 가진다. 종래의 GaN 트랜지스터와 도 6의 구조에서, 완충층과 게이트층 간의 Al 함량의 비교가 도 7에 도시되어 있다. 도 6의 구조에서, 채널층 위의 확산층(49)은 Al 함량이 높은 반면에, 장벽층(47)은 Al 함량이 더 낮고, 다른 확산층(48)은 또 다시 Al 함량이 높다. 층(48)의 고 Al 함량의 물질은, Mg의 확산을 차단하여 Mg를 장벽층들 위의 영역으로 구속한다. 층(49)의 고 Al 함량의 물질은, 고 전자 이동도를 가져온다.
도 8을 참조하여, 인핸스먼트형 GaN 트랜지스터의 구조에 관한 제4실시예를 설명하기로 한다. 도 8은, 장치(500)의 단면도를 나타낸다. 본 실시예는, 상기한 제1실시예와 제2실시예와 유사하지만, Mg 도핑 특성이 있는 p형 GaN 게이트를 갖고 있고, 확산장벽층을 갖고 있지 않다. 본 실시예의 게이트층(57)은, 장벽층(54) 근처에서 Mg 농도가 더 낮고 게이트 콘택(58) 근처에서 Mg 농도가 더 높다. 게이트층(57)의 일반적인 Mg 농도 값은, 장벽층 근처에서 약 1016 원자/cm3 이고, 게이트 콘택에서 약 5 X 1019 원자/cm3 로 증가한다.
상기한 실시예에 따르면, 게이트층(57)의 Mg 도핑 레벨은, 장벽층(54) 근처에서 낮고, 게이트 콘택(58) 근처에서 더 높다. 이는, 종래의 GaN 트랜지스터와 비교한 도 9에 도시되어 있다. 도 8의 구조는 게이트층 근처에서 Mg 함량을이 더 높다. Mg 농도 레벨은, 제로(0) 또는 저 레벨, 예를 들어 약 1016 원자/cm3에서 시작하고, 그 다음에 게이트 콘택 쪽으로 갈수록 증가할 수 있다. p형 GaN 게이트층(57)를 가로지르는 Mg 농도의 특성은, 여러 방식으로 가변할 수 있고, 그 특성 중 몇몇(예를 들면, 게이트 근처에서 선형으로 차등화되어 있는 Mg 농도 또는 스파이크형(spiked)으로 되어 있는 Mg 농도)이 도 9에 도시되어 있다. 이들 방식에는, Mg를 함유하지 않은 스페이서층(spacer layer)이 장벽층 위에 있는 형태가 포함된다. 도핑 오프셋(offset) 두께는, 이러한 저 Mg 영역과 연관되어 있다. 도 8의 구조는, 여러 가지 이점이 있다. 장벽층 근처의 저 Mg 농도는, 장벽층으로의 역확산을 줄인다. 도핑 오프셋과 결합한다면 장벽층과 완충층의 의도하지 않은 아주 낮은 도핑을 달성할 수가 있다. 게이트 콘택 근처의 고 Mg 농도는, 장치의 향상된 턴온 특성을 가져오는, 게이트 콘택과 p형 GaN 사이의 오믹 콘택을 형성하는 것을 도와준다.
도 10을 참조하여, 인핸스먼트형 GaN 트랜지스터의 구조에 관한 제5실시예를 설명하기로 한다. 도 10은, 장치(600)의 단면도를 나타낸다. 본 실시예는, p형 GaN 게이트층(67)의 Mg 도핑 특성이 다른 것을 제외하고 제4실시예와 유사하다. 본 실시예의 게이트층(67)은, 장벽층(64) 근처와 게이트 콘택(68) 근처에서 Mg 농도가 더 낮고, 그 중간부에서 농도가 증가한다. 일반적인 Mg 농도 값은, 장벽층 근처에서 약 1016 원자/cm3 이고, p형 GaN 게이트의 중앙부 근처에서 약 5 X 1019 원자/cm3 로 증가하고, 게이트 콘택 근처에서 약 1016 원자/cm3 로 감소한다.
상기한 실시예에 따르면, Mg 도핑 레벨은, 장벽층 근처에서 낮고, 게이트의 중앙부에서 더 높다. 이는, 종래의 GaN 트랜지스터와 비교한 도 11에 도시되어 있다. p형 GaN층을 가로지는 Mg 농도의 특성은, 여러 방식으로 달라질 수 있고, 그 특성 중 몇몇(예를 들면, 피크(peak)형 Mg 농도 또는 상부가 평탄한 Mg 농도 특성)이 도 11에 도시되어 있다. 도 10의 구조는, 게이트층의 중앙부에서 Mg 함량이 더 높다. 장벽층 근처의 저 Mg 농도는, 장벽층으로의 역확산을 감소시킨다. 도핑 오프셋과 결합하면, 장벽층, 채널층, 및 완충층의 의도하지 않은 아주 낮은 도핑을 달성할 수가 있다. 게이트 콘택 근처의 저 Mg 농도는, 장치의 향상된 게이트 누설전류를 가져오는, 게이트 콘택과 p형 GaN 사이에 쇼트키 콘택을 형성하는 것을 허용한다.
인핸스먼트형 GaN 트랜지스터의 구조에 관한 제6실시예를 설명하기로 한다. 도 12는, 장치(700)의 단면도를 나타낸다. 본 실시예는, 게이트 콘택 근처의 게이트층(77)에 Si을 추가함으로써 n형 도핑을 제공하는 것을 제외하고 제5실시예와 유사하다. 일반적인 Mg 농도 값은, 제5실시예와 같다. 게이트 콘택 근처의 Si 농도는, 약 1015 원자/cm3 에서 약 1019 원자/cm3 까지 이를 수 있다.
상기한 실시예에 따르면, Mg 도핑 레벨은, 장벽층 근처에서 낮고, 게이트의 중앙부 근처에서 더 높다. Si 원자가 게이트 근처에 추가된다. 이는, 종래의 GaN 트랜지스터와 비교한 도 13에 도시되어 있다. 장벽층 근처의 저 Mg 농도는, 장벽층으로의 역확산을 감소시킨다. 도핑 오프셋과 결합하면, 장벽층, 채널층, 및 완충층의 의도하지 않은 아주 낮은 도핑을, 달성할 수가 있다. 게이트 콘택 근처의 저 Mg 농도는, 저 정공(hole) 밀도를 가져온다. 상기 정공 밀도는, Si 원자를 추가함으로써 더욱 감소한다. 도 13의 a)는, 정공의 밀도를 낮추기 위하여 Si 원자를 추가한 것을 나타낸다. Si 원자의 밀도는 Mg 원자의 밀도 이하이다. 이러한 매우 낮은 정공 밀도는, 쇼트키 콘택의 구조를 개선한다. Mg의 레벨을 초과하여 Si 함량을 더 증가시키면 p-n 접합(junction)을 초래한다. 도 13의 b)는, 게이트 콘택 근처에, Mg 원자의 밀도를 훨씬 초과하여 Si를 추가한 것을 나타낸다. 이는, 게이트 구조 내에 p-n 접합을 초래하여 게이트 누설전류의 추가 감소를 가져올 수 있다.
인핸스먼트형 GaN 트랜지스터에 관한 제7실시예를 설명하기로 한다. 도 14는, 장치(800)의 단면도를 나타낸다. 본 실시예는, 스페이서층의 일부분으로 구성된 영역(89)이 게이트 영역 외부의 영역에 있는 장벽층 위에 잔존하는 것을 제외하고, 제5실시예와 제6실시예와 유사하다. 층(89) 두께의 일반적인 값은, 스페이서층 두께의 약 0% 내지 약 80%이다.
저 도핑 또는 미도핑 층의 추가적인 이점은, 제조로 인한 손상의 감소와, 제조 공차(tolerance)의 향상이다. 도 15a 내지 도 15d를 참조하면, 제조단계는, (a) 기판(81) 위에 AlN 및 AlGaN 천이층(82), GaN 완충층(83), 채널층(80), 장벽층(84), p형 GaN층(87), 및 게이트 콘택 물질(88)을 적층하는 단계; (b) 게이트 콘택과 대부분의 p형 GaN층(87)을 식각하여 소량의 물질(89)을 남기는 단계; (c) SiN(90)과 같은 절연성 물질을 적층함으로써 표면을 패시베이션하는 단계; (d) 개방(open) 콘택 영역을 식각하고, 오믹 콘택 물질을 적층하여 소스(86)와 드레인(85)을 형성하는 단계로 구성된다. 이점은, 단계(b)에서 달성된다. p형 GaN을 식각하는 동안에, 식각을 장벽층에 도달하기 전에 중단한다. 이는, 채널층의 고 저항률(resistivity)을 초래할 수 있는 이러한 민감성 물질에 손상을 주고, SiN 계면(interface)의 전하를 트랩하는 것을 방지하기 위하여 행하여진다. 저 도핑 스페이서층을 사용하지 않으면, 층(89)을 p형 GaN으로 구성한다. 이는, 장치가 온 상태일 때 채널층에서 전자를 밀어내어 전류 흐름에 대한 저항을 증가시키는 음 전하를 층(89)에 초래한다. 미도핑 스페이서층을 사용하면, 단계(b)의 식각을 장벽층 위에서 종료하는 것을 허용하여 채널층의 저항에 해로운 고 도핑 물질을 남기지 않고도 손상을 방지할 수 있다. 상기 스페이서층을, 고온(약 1000℃ 내지 약 1100℃)에서, 고 암모니아가 있는 상태로 약 900℃에서, 및/또는 저속으로 성장시킬 수도 있다.
상기한 설명 및 도면은, 본 발명에서 기술된 특징과 이점을 달성하는 특정 실시예의 예시로서 간주되어야만 한다. 특정 공정조건의 변경과 대체를 할 수가 있다. 따라서 본 발명의 실시예는, 상기한 설명 및 도면에 의해 한정되지 않는 것으로 간주한다.

Claims (19)

  1. 기판;
    천이층;
    3족 나이트라이드 물질로 구성된 완충층;
    3족 나이트라이드 물질로 구성되고 알루미늄(Al) 비율(fraction)을 갖는 장벽층;
    드레인 콘택 및 소스 콘택;
    적어도 하나의 p형 도펀트를 포함하는 3족 나이트라이드층 및 상기 3족 나이트라이드층 위에 위치하는 콘택층을 포함하는 게이트; 및
    상기 게이트와 상기 장벽층 사이에 위치하되, 전체가 상기 장벽층 위에 위치하고, 3족 나이트라이드 물질로 구성되고 알루미늄(Al) 비율을 갖되, 상기 장벽층의 알루미늄(Al) 비율보다 높은 알루미늄(Al) 비율을 갖는 확산 장벽층을 포함하는, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  2. 제1항에 있어서,
    상기 완충층은, InxAlyGa1 -x- yN(x+y≤1)로 구성되는, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  3. 제1항에 있어서,
    상기 장벽층은, 상기 완충층보다 밴드갭이 더 넓은 InxAlyGa1 -x- yN(x+y≤1)로 구성되는, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  4. 제1항에 있어서,
    상기 p형 도펀트는, Mg, C, Ca, Fe, Cr, V, Mn 및 Be로 구성된 그룹에서 선택되는, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  5. 제3항에 있어서,
    상기 확산 장벽층은, InxAlyGa1-x-yN(x+y≤1)로 구성되는, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  6. 제5항에 있어서,
    상기 3족 나이트라이드층은 InxAlyGa1-x-yN층(x+y≤1)인, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  7. 제1항에 있어서,
    상기 확산 장벽층과 상기 완충층 사이에 위치하는 채널층을 더 포함하는, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  8. 제1항에 있어서,
    알루미늄(Al) 비율을 갖고, 상기 장벽층 아래에 전체적으로 위치하는 추가 확산 장벽층을 더 포함하고, 상기 추가 확산 장벽층의 알루미늄(Al) 비율은 상기 장벽층의 알루미늄(Al) 비율보다 높은, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  9. 기판;
    천이층;
    3족 나이트라이드 물질로 구성된 완충층;
    3족 나이트라이드 물질로 구성된 장벽층;
    드레인 콘택 및 소스 콘택; 및
    각각 p형 도펀트 농도를 갖는 제1 영역 및 제2 영역을 갖는 3족 나이트라이드층을 포함하고, 상기 제1 영역의 p형 도펀트 농도는 상기 제2 영역의 p형 도펀트 농도보다 낮고, 상기 3족 나이트라이드층 전체는 상기 장벽층 위에 위치하는 게이트; 및
    상기 3족 나이트라이드층 위에 위치하는 콘택층을 포함하는, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  10. 제9항에 있어서,
    상기 완충층은, InxAlyGa1-x-yN(x+y≤1)로 구성되는, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  11. 제9항에 있어서,
    상기 장벽층은, InxAlyGa1-x-yN(x+y≤1)로 구성되는, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  12. 제9항에 있어서,
    상기 3족 나이트라이드층은 상기 제2 영역 위에 위치하고 p형 도펀트 농도를 갖는 제3 영역을 더 포함하는, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  13. 제12항에 있어서,
    상기 제3 영역의 p형 도펀트 농도는 상기 제2 영역의 p형 도펀트 농도보다 높은, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  14. 제12항에 있어서,
    상기 제3 영역의 p형 도펀트 농도는 상기 제2 영역의 p형 도펀트 농도보다 낮은, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  15. 제12항에 있어서,
    상기 제3 영역은 n형 도펀트 농도를 갖는, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  16. 제15항에 있어서,
    상기 제3 영역의 n형 도펀트 농도는 상기 제3 영역의 상층(top) 부분에서 상기 제3 영역의 p형 도펀트 농도보다 높고, n형 도펀트 농도는 상기 제3 영역의 하층(bottom) 부분에서 상기 제3 영역의 p형 도펀트 농도보다 낮은, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  17. 제15항에 있어서,
    상기 제3 영역은 상기 제3 영역의 p형 도펀트 농도보다 낮은 n형 도펀트 농도를 갖는, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  18. 제9항에 있어서,
    상기 3족 나이트라이드층은 상기 제1 영역 아래에 위치하는 도핑되지 않은 제4 영역을 포함하는, 인핸스먼트형 3족 나이트라이드 트랜지스터.
  19. 제9항에 있어서,
    상기 제2 영역은 상기 제1 영역 위에 위치하는, 인핸스먼트형 3족 나이트라이드 트랜지스터.
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