KR102029816B1 - 이종 접합 전계 효과 트랜지스터 - Google Patents
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Abstract
노멀리 오프(Normally off) 상태를 구현하여 항복전압을 증가시키고, 누설전류를 감소시키기 위해서, 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터는 기판; 상기 기판 상에 배치되며, 상기 기판 상에 배치되며, 제 1 반도체층, 상기 제 1 반도체층 상에 배치되는 제 2 반도체층을 포함하는 반도체층; 상기 반도체층 상에 서로 이격되도록 배치되는 게이트 전극, 소스 전극 및 드레인 전극; 및 상기 게이트 전극은 상기 소스 전극 및 상기 드레인 전극 사이에 배치되고, 상기 소스 전극 또는 상기 드레인 전극을 둘러싼 리세스부가 형성되는 것을 포함할 수 있다.
Description
실시예는 이종 접합 전계 효과 트랜지스터에 관한 것이다.
최근, 고주파, 고온동작, 고전압 및 고전력을 요구하는 응용영역에서 GaN 계 물질을 반도체층으로 하는 이종 접합을 이용한 전력소자들이 차세대 고전력, 고전압 및 고온 소자로서 각광을 받고 있다.
이와 같은 GaN계의 이종 접합 구조를 갖는 전력소자들에 대한 연구들이 수행되고 있으며 빠른 시일내에 상용화되어 많은 응용에서 기존에 사용되는 전력소자들을 대체하고 있다.
GaN 계 물질은 큰 밴드갭으로 인해 기존의 소자에 사용되는 물질들에 비해 더욱 큰 peak electron velocity 와 saturation velocity, 높은 breakdown voltage, 그리고 piezoelectric 과 spontaneous polarization effect 등에 의해서 다른 전자소자들보다 위에서 언급된 응용에서 더 우월한 특성을 보일 것으로 예상된다.
이러한 GaN 계의 전자소자들의 연구 및 개발에서 더 높은 전력과 고주파 특성, 안정된 신뢰성등을 얻기 위한 노력이 계속되고 있다. GaN 계 물질을 사파이어나 실리콘 카바이드 기판에 성장을 할 때에 GaN 계 물질과 기판들 사이의 결정격자상수들의 차이에 의해 많은 결정결함을 가지게 된다.
그러나 종래의 이종 접합 전계 효과 트랜지스터는 그 구조의 특성상 2DEG 층이 항상 존재하기 때문에 소자는 항상 켜져있는 노멀리 온(normally on) 상태를 유지하며, 소자를 끄기 위해서는 항상 전압을 가해주어야 한다. 따라서 대기 상태의 전력소모가 커서 스위치로 사용하기 어려운 문제점이 있다.
실시 예는 이종 접합 전계 효과 트랜지스터의 소스 전극 또는 드레인 전극을 둘러싼 리세스부를 형성하여 노멀리 오프(Normally off) 상태를 구현하여 항복전압을 증가시키고, 누설전류를 감소시키는 이종 접합 전계 효과 트랜지스터를 제공한다.
본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터는 기판; 상기 기판 상에 배치되며, 상기 기판 상에 배치되며, 제 1 반도체층, 상기 제 1 반도체층 상에 배치되는 제 2 반도체층을 포함하는 반도체층; 상기 반도체층 상에 서로 이격되도록 배치되는 게이트 전극, 소스 전극 및 드레인 전극; 및 상기 게이트 전극은 상기 소스 전극 및 상기 드레인 전극 사이에 배치되고, 상기 소스 전극 또는 상기 드레인 전극을 둘러싼 리세스부가 형성되는 것을 포함할 수 있다.
상기 리세스부는 상기 제 2 반도체층 전부를 통과하고, 상기 제 1 반도체층 상부의 2DEG(2 dimensional electron gas) 층까지 형성되는 것을 포함할 수 있다.
상기 리세스부의 두께는 25nm 내지 40nm인 것을 포함할 수 있고, 상기 리세스부 단면의 형상은 다각형 또는 U 형상인 것을 포함할 수 있다.
상기 기판은 규소(Si), 실리콘카바이드(SiC), 또는 사파이어 중 어느 하나로 형성되는 것을 포함할 수 있다.
상기 버퍼층은 AlGaN, GaN, 또는 AlN 중 어느 하나로 형성되는 것을 포함할 수 있고, 상기 버퍼층의 두께는 1㎛ 내지 5㎛ 인 것을 포함할 수 있다.
상기 제 1 반도체층은 GaxN (0≤x≤1)으로 형성되는 것을 포함할 수 있고, 상기 제 2 반도체층은 AlyGaxN (0≤x≤1, 0≤y≤1)으로 형성되는 것을 포함할 수 있다.
상기 제 1 반도체층과 상기 제 2 반도체층은 AlyGaxN (0≤x≤1, 0≤y≤1)로 형성되고, 상기 제 1 반도체층의 하부에서 상기 제 2 반도체층의 상부로 가면서 x 값이 0에서 1로 변하는 것을 포함할 수 있다.
본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터는 소스 전극 또는 드레인 전극을 둘러싼 리세스부를 형성하여 노멀리 오프(normally off) 상태를 유지할 수 있다.
도 1은 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터의 구조를 도시한 사시도이다.
도 2는 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터의 구조를 도시한 단면도이다.
도 3은 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터의 구조를 도시한 평면도이다.
도 4는 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터의 구조를 도시한 단면도이다.
도 5는 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터의 구조를 도시한 단면도이다.
도 6은 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터의 구조를 도시한 단면도이다.
도 2는 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터의 구조를 도시한 단면도이다.
도 3은 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터의 구조를 도시한 평면도이다.
도 4는 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터의 구조를 도시한 단면도이다.
도 5는 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터의 구조를 도시한 단면도이다.
도 6은 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터의 구조를 도시한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기와 면적은 실제크기나 면적을 전적으로 반영하는 것은 아니다.
또한, 실시예에서 발광소자의 구조를 설명하는 과정에서 언급하는 각도와 방향은 도면에 기재된 것을 기준으로 한다. 명세서에서 발광소자를 이루는 구조에 대한 설명에서, 각도에 대한 기준점과 위치관계를 명확히 언급하지 않은 경우, 관련 도면을 참조하도록 한다.
이하에서는 도면을 참조하여 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터(200)의 구조를 도시한 사시도이고, 도 2는 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터(200)의 구조를 도시한 단면도이며, 도 3은 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터(200)의 구조를 도시한 평면도이다.
도 1 내지 도 3을 참조하여 설명하면, 실시 예에 따른 이종 접합 전계 효과 트랜지스터(200)는 기판(10), 기판(10) 상에 배치되고 제 1 반도체층(30)과의 격자상수의 차이를 줄여주는 버퍼층(20), 버퍼층(20) 상에 배치되고 전류가 흐르는 채널을 형성하는 제 1 반도체층(30), 제 1 반도체층(30) 상에 배치되고 이차원 전자가스(2 dimensional electron gas; 2DEG; 90)층의 전자밀도를 증가시키기 위한 제 2 반도체층(40), 제 2 반도체층(40) 상에 서로 이격되는 소스 전극(60), 드레인 전극(70), 게이트 전극(80)을 포함할 수 있다.
기판(10)은 실시 예에 따라 반도체 물질로 형성될 수 있으며, 예를 들어, 규소(Si), 게르마늄(Ge), 비소화갈륨(GaAs), 산화아연(ZnO), 실리콘카바이드(SiC), 실리콘게르마늄(SiGe), 질화갈륨(GaN), 갈륨(Ⅲ)옥사이드(Ga2O3), 사파이어(sapphire)와 같은 캐리어 웨이퍼로 구현될 수 있다. 기판(10)은 전도성 물질로 형성될 수 있다. 실시 예에 따라서 금속으로 형성될 수 있으며, 예를 들어 금(Au), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 은(Ag), 백금(Pt), 크롬(Cr)중에서 선택된 어느 하나로 형성하거나 둘 이상의 합금으로 형성할 수 있으며, 위 물질 중 둘 이상의 물질을 적층하여 형성할 수 있다.
버퍼층(20)은 기판(10)과 제 1 반도체층(30) 사이의 격자상수 차이를 줄이고 열팽창계수의 차이를 완화시키기 위해 기판(10)과 제 1 반도체층(30) 사이에 배치될 수 있다. 버퍼층(20)은 기판(10)과 제 1 반도체층(30) 사이의 격자상수를 줄여 결정 결함(defect)의 발생을 억제할 수 있다. 버퍼층(20)은 기판(10)과 제 1 반도체층(30) 사이에 배치되어 제 1 반도체층(30)의 결정성 저하를 방지할 수 있다. 버퍼층(20)은 기판(10)과 제 1 반도체층(30) 사이의 격자상수가 크지 않은 경우에는 생략될 수 있다.
버퍼층(20)은 AlGaN, GaN, 또는 AlN 으로 형성될 수 있으나 이에 한정되지 않는다. 버퍼층(20)은 기판(10)과 제 1 반도체층(30) 사이의 격자상수를 줄이기 위해서 조성이 위치에 따라서 변할 수 있다. 버퍼층(20)은 하나의 물질로 이루어질 수 있으나 이에 한정되지 않고, 위치에 따라서 조성이 변하며 격자상수가 점차적으로 바뀌며 형성될 수 있다.
버퍼층(20)의 두께는 1㎛ 내지 5㎛ 일 수 있다. 버퍼층(20)의 두께가 1㎛ 이하로 형성되는 경우 버퍼층(20)의 두께가 너무 얇아서 버퍼층(20)을 형성하기 어려울 수 있고, 버퍼층(20)의 두께가 5㎛ 이상으로 형성되는 경우 버퍼층(20)의 두께가 너무 두꺼워져서 기판(10)이 버퍼층(20)의 두께를 버티지 못할 수 있다.
기판(10)과 버퍼층(20) 사이에 소정의 시드층(seed layer; 미도시)이 배치될 수 있다. 시드층(미도시)는 버퍼층(20)의 성장을 위한 베이스층일 수 있다.
제 1 반도체층(30)은 버퍼층(20) 상에 배치될 수 있고, 기판(10)과 격자상수의 차이가 크지 않은 경우 버퍼층(20)이 생략되어 기판(10) 상에 배치될 수도 있다. 제 1 반도체층(30)은 제 2 반도체층(40) 하부에 배치될 수 있다.
제 1 반도체층(30)은 GaxN (0≤x≤1) 층과 같은 화합물 반도체층일 수 있다. 제 1 반도체층(30)은 도핑되지 않은 GaxN 층일 수 있고, 불순물이 도핑된 GaxN 층일 수 있다. 제 1 반도체층(30) 상에 제 2 반도체층(40)이 배치될 수 있다.
제 2 반도체층(40)은 제 1 반도체층(30) 상에 배치될 수 있다. 제 2 반도체층(40)은 제 1 반도체층(30)과 분극 특성이 다른 물질을 포함할 수 있다. 제 2 반도체층(40)은 제 1 반도체층(30)보다 분극률이 큰 물질을 포함할 수 있다. 제 2 반도체층(40)에 의해 제 1 반도체층(30)에 2DEG 층(90)이 형성될 수 있다. 2DEG 층(90)은 제 1 반도체층(30)과 제 2 반도체층(40)의 계면 아래의 제 1 반도체층(30) 부분에 형성될 수 있다. 2DEG 층(90)은 n형 채널로 사용될 수 있다. 2DEG 층(90)이 형성되는 경우 전자의 밀도가 높게 되고, 저항이 낮아서 전류가 잘 흐를 수 있다.
제 2 반도체층(40)은 AlyGaxN (0≤x≤1, 0≤y≤1) 로 형성될 수 있다. 제 2 반도체층(40)은 제 1 반도체층(30)과의 격자 상수 차이를 완화하기 위해서 제 1 반도체층(30)과 가까운 부분에서는 y 값이 0에 가까울 수 있고, 제 1 반도체층(30)과 멀어질수록 y 값이 1까지 증가할 수 있다.
제 1 반도체층(30)과 제 2 반도체층(40)은 AlyGaxN (0≤x≤1, 0≤y≤1)로 형성될 수 있다. 제 1 반도체층(30)의 하부에서 제 2 반도체층(40)의 상부로 가면서 x 값이 0에서 1로 점차적으로 변해가면서 격자상수의 차이를 줄일 수 있다.
반도체층(50)은 제 1 반도체층(30)과 제 2 반도체층(40)을 포함할 수 있다. 반도체층(50) 상에 게이트 전극(80)이 배치될 수 있고, 소스 전극(60)과 드레인 전극(70)이 배치될 수 있다. 게이트 전극(80)과 소스 전극(60), 드레인 전극(70)은 서로 이격되어 배치될 수 있다.
게이트 전극(80)은 반도체층(50) 상에 배치될 수 있다. 게이트 전극(80)은 소스 전극(60)과 드레인 전극(70)과 이격되어 배치될 수 있고, 소스 전극(60)과 드레인 전극(70) 사이에 배치될 수 있다.
게이트 전극(80)은 제 2 반도체층(40)과 쇼트키 컨택(schottky contact)을 형성할 수 있다. 게이트 전극(80)은 제 2 반도체층(40)과 쇼트키 컨택을 형성하는 물질(금속, 금속화합물 등)로 형성될 수 있다. 게이트 전극(80)과 제 2 반도체층(40)이 쇼트키 컨택을 형성하기 위하여 별도의 쇼트키 컨택층(미도시)을 형성할 수도 있다.
게이트 전극(80)은 p형 금속이나 도전성 질화물을 포함할 수 있다. 게이트 전극(80)은 니켈(Ni), 이리듐(Ir), 백금(Pt), 금(Au) 등일 수 있고, TiN, TaN, ZrN 등 일 수 있으나 이에 한정되지 않고, 다양한 p형 금속이나 도전성 질화물을 포함할 수 있다.
소스 전극(60)과 드레인 전극(70)은 반도체층(50) 상에 배치될 수 있다. 소스 전극(60)과 드레인 전극(70)은 서로 이격되어 배치될 수 있고, 게이트 전극(80)과도 서로 이격되어 배치될 수 있다. 소스 전극(60)과 게이트 전극(80) 사이의 거리가 드레인 전극(70)과 게이트 전극(80) 사이의 거리보다 짧을 수 있으나 이에 한정되지 않는다.
소스 전극(60) 및 드레인 전극(70)은 제 2 반도체층(40)과 오믹 컨택(ohmic contact)을 형성할 수 있다. 소스 전극(60) 및 드레인 전극(70)과 제 2 반도체층(40)이 오믹 컨택을 형성하기 위하여 별도의 오믹 컨택층(미도시)을 형성할 수도 있다.
리세스부(100)는 소스 전극(60)을 둘러싸며 형성될 수 있다. 리세스부(100)가 소스 전극(60)을 둘러싸며 형성되는 경우 메사식각(MESA etching)된 부분에 게이트 전극(80)의 금속이 접촉되지 않도록 되어, 전기 전계의 집중이 감소될 수 있고, 이에 따라 항복전압(brakedown voltage)이 증가할 수 있다. 또한, 리세스부(100)가 형성되는 경우, 전기 전계의 집중이 감소되며 신뢰성이 높아지고, 안정성이 향상될 수 있다.
또한, 리세스부(100)를 형성하여 노멀리 온(normally on) 상태를 노멀리 오프(nomally off) 상태로 바꿔줄 수 있다. 종래 2DEG 층(90)이 제 1 반도체층(30)과 제 2 반도체층(40)이 만나는 부분에 형성되게 되고, 이러한 2DEG 층(90)이 전부 연결되어 존재하기 때문에 소자는 항상 켜져있는 노멀리 온 상태를 유지한다. 그러나, 리세스부(100)가 형성되면서, 2DEG 층(90)의 일부를 식각하게 되어 2DEG 층(90)이 전부 연결되지 않도록 할 수 있게되고, 이에 따라 노멀리 오프 상태를 유지할 수 있게 된다.
리세스는 에칭 공정을 통해 형성될 수 있으며, 다양한 종류의 에칭 공정을 이용할 수 있다. 예를 들어, 에칭 공정은 KOH나 AZ400K을 이용한 습식 에칭 공정이나, BCl/Cl2 가스를 이용한 플라즈마 에칭 공정을 통해 형성될 수 있다. 또한, 반도체층(50)의 표면에 손상을 가한 후 KOH를 이용한 에칭 공정 등이 이용될 수 있다.
리세스부(100)는 메사 식각(MESA etching)을 통해서 형성될 수 있다. 메사 식각을 통해서 제 2 반도체층(40)과 제 1 반도체층(30)의 상부까지 리세스부(100)를 형성할 수 있다.
리세스부(100)는 제 2 반도체층(40)을 전부 통과하여 형성될 수 있다. 리세스부(100)는 제 1 반도체층(30) 상부의 일부를 통과하여 형성될 수 있다. 리세스부(100)는 2DEG 층(90)이 형성된 부분까지 형성되어, 2DEG 층(90)의 전부가 연결되지 않고 끊어져 있도록 할 수 있다.
리세스부(100)의 두께는 25nm 내지 40nm일 수 있다. 리세스부(100)의 두께가 25nm 이하로 형성되는 경우, 제 2 반도체층(40)의 전부를 통과하지 않을 수 있으나 이에 한정되지 않는다. 제 2 반도체층(40)의 두께가 25nm 보다 얇은 경우에는 리세스부(100)의 두께가 25nm 이하로 형성될 수 있다. 리세스부(100)가 40nm 이상으로 형성되는 경우, 제 1 반도체층(30)에서 2DEG 층(90)뿐만 아니라 그 하부에까지 리세스부(100)가 형성되어 분극화 현상에 의해 2DEG 층(90)이 생기는데 상쇄될 수 있다.
리세스부(100)가 소스 전극(60)을 둘러싸며 형성되는 경우, 안정적인 노멀리 오프 상태를 구현할 수 있게 되고, 이에 따라서 게이트 전극(80)에서 드레인 전극(70)으로 흐르는 전류 중 다른 부분으로 새는 누설 전류도 줄일 수 있다.
도 4는 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터(200)의 구조를 도시한 단면도이다.
도 4를 참조하여 설명하면, 리세스부(100)는 드레인 전극(70)을 둘러싸며 형성될 수 있다. 리세스부(100)가 소스 전극(60) 대신 드레인 전극(70)을 둘러싸며 형성되는 셩우에도 상술한 효과를 얻을 수 있다. 또한, 리세스부(100)가 소스 전극(60) 및 드레인 전극(70)을 둘러싸며 형성되는 경우도 상술한 효과를 얻을 수 있어 노멀리 오프 상태를 유지할 수 있다. 도 1 및 도 2에서 서술한 내용은 다시 설명하지 않고 생략한다.
도 5 및 도 6은 본 발명의 실시 예에 따른 이종 접합 전계 효과 트랜지스터(200)의 구조를 도시한 단면도이다.
도 5 및 도 6을 참조하여 설명하면, 리세스부(100)의 단면 형상은 다양하게 형성될 수 있다. 예를 들어, 리세스부(100)의 길이 및 깊이를 일정하게 하여 직사각형 형상으로 형성될 수 있으며, 단면 모양이 "V" 같은 형상의 슬레이티드(slated) 리세스부(100)로 형성될 수 있다. 또한, 리세스부(100)의 단면의 형상이 "U"와 같게 형성될 수 있다. 도 5 및 도 6은 일 실시 예에 불과하고, 본 발명의 목적을 이루기 위하여 다양한 형상을 가질 수 있다.
이상에서는 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되서는 안될 것이다.
10: 기판
20: 버퍼층
30: 제 1 반도체층
40: 제 2 반도체층
50: 반도체층
60: 소스 전극
70: 드레인 전극
80: 게이트 전극
90: 2DEG 층
100: 리세스부
200: 이종 접합 전계 효과 트랜지스터
20: 버퍼층
30: 제 1 반도체층
40: 제 2 반도체층
50: 반도체층
60: 소스 전극
70: 드레인 전극
80: 게이트 전극
90: 2DEG 층
100: 리세스부
200: 이종 접합 전계 효과 트랜지스터
Claims (11)
- 기판;
상기 기판 상에 배치되며, 제 1 반도체층, 상기 제 1 반도체층 상에 배치되는 제 2 반도체층을 포함하는 반도체층;
상기 기판 상에 배치되며, 상기 제 1 반도체층과의 격자상수 의 차이를 줄여주는 버퍼층;
상기 반도체층 상에 서로 이격되도록 배치되는 게이트 전극, 소스 전극 및 드레인 전극; 및
상기 게이트 전극은 상기 소스 전극 및 상기 드레인 전극 사이에 배치되고,
상기 게이트 전극의 금속이 접촉되지 않도록 상기 소스 전극을 둘러싼 리세스부가 형성되며,
상기 리세스부는 상기 제 2 반도체층 전부를 통과하고, 상기 제 1 반도체층 상부의 2DEG(2 dimensional electron gas) 층까지 형성되며,
상기 리세스부의 단면은 "V" 같은 형상의 슬레이티드(slated) 리세스부로 형성되며,
상기 리세스부의 두께는 25nm 내지 40nm인 것을 포함하는 이종 접합 전계 효과 트랜지스터.
- 삭제
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 버퍼층은 AlGaN, GaN, 또는 AlN 중 어느 하나로 형성되는 것을 포함하고,
상기 버퍼층의 두께는 1㎛ 내지 5㎛ 인 것을 포함하는 이종 접합 전계 효과 트랜지스터. - 삭제
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Priority Applications (1)
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|---|---|---|---|
| KR1020130012406A KR102029816B1 (ko) | 2013-02-04 | 2013-02-04 | 이종 접합 전계 효과 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020130012406A KR102029816B1 (ko) | 2013-02-04 | 2013-02-04 | 이종 접합 전계 효과 트랜지스터 |
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|---|---|
| KR20140099688A KR20140099688A (ko) | 2014-08-13 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059589A (ja) * | 2005-08-24 | 2007-03-08 | Toshiba Corp | 窒化物半導体素子 |
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|---|---|---|---|---|
| CN102365745B (zh) * | 2009-04-08 | 2015-04-08 | 宜普电源转换公司 | 反向扩散抑制结构 |
-
2013
- 2013-02-04 KR KR1020130012406A patent/KR102029816B1/ko active IP Right Grant
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| KR20140099688A (ko) | 2014-08-13 |
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