FR2890782A1 - Dispositif semi-conducteur comprenant au moins un transistor mos comprenant une couche d'arret de gravure et procede de fabrication correspondant. - Google Patents

Dispositif semi-conducteur comprenant au moins un transistor mos comprenant une couche d'arret de gravure et procede de fabrication correspondant. Download PDF

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Abstract

La présente invention concerne un dispositif semi-conducteur comprenant au moins un transistor MOS pourvu de régions de source 7,8 et de drain 9,10 formées dans un substrat semi-conducteur 4,5, d'une région de grille 13,14 et d'espaceurs 15,16, ledit transistor 1 étant recouvert par une couche d'arrêt de gravure 17 comportant au moins une première zone 17a ayant un premier niveau de contrainte résiduel sigma1 qui recouvre au moins une partie dudit transistor 1, et au moins une deuxième zone 17b ayant un deuxième niveau de contrainte résiduel sigma2 qui recouvre au moins une autre partie du dispositif, ladite première zone 17a comportant un premier niveau de contrainte résiduel sigma1 supérieur au deuxième niveau de contrainte résiduel sigma2 de ladite deuxième zone 17b.

Description

Dispositif semi-conducteur comprenant au moins un transistor MOS
comprenant une couche d'arrêt de gravure et procédé de fabrication correspondant.
La présente invention concerne les circuits intégrés et plus particulièrement des dispositifs semi-conducteurs comprenant au moins un transistor, de préférence un transistor MOS, présentant des performances électriques améliorées.
De manière conventionnelle, les transistors MOS sont formés dans une zone active d'un substrat semi-conducteur isolée du reste du substrat par une région d'isolation, par exemple une région du type à tranchées peu profondes STI (Shallow Trench Isolation en langue anglaise), par formation de régions de source et de drain qui délimitent entre elles un canal, et d'une région de grille qui s'étend au-dessus de ce canal.
Les transistors MOS sont généralement recouverts par une couche d'arrêt de gravure, par exemple une couche de nitrure sans bord pouvant être formée à la suite d'un dépôt PECVD (Plasma Enhanced Chemical Vapour Deposition en langue anglaise). Cette couche d'arrêt de gravure est ensuite recouverte par une couche diélectrique dans laquelle des trous de contact sont gravés afin de réaliser le raccordement électrique des régions de source, de drain et de grille du transistor.
La couche d'arrêt de gravure peut représenter alors un point de détection lors de la réalisation de la gravure des trous de contacts dans la couche diélectrique. Plus particulièrement, la détection de cette couche permet de poursuivre la gravure des trous de contacts pour atteindre les zones de silicium du transistor, par exemple pendant une durée prédéterminée.
La contrainte résiduelle de la couche d'arrêt de gravure permet de modifier les performances électriques d'un transistor, en particulier le courant qui circule entre le drain et la source à l'état passant. Ce courant peut être augmenté ou diminué en fonction du niveau de contrainte mécanique appliqué au transistor. En effet, la couche d'arrêt permet d'induire une courbure locale dans le substrat du dispositif semiconducteur, ce qui génère une contrainte mécanique dans le canal. Une telle contrainte agit sur la mobilité des porteurs, et par conséquent sur les performances électriques du transistor.
En particulier, il a été constaté qu'une couche d'arrêt de gravure induisant une compression améliore le fonctionnement d'un transistor de type PMOS, mais dégrade, en même temps, le fonctionnement d'un transistor de type NMOS. A l'inverse, une couche d'arrêt de gravure qui induit une tension améliore le fonctionnement d'un transistor de type NMOS et dégrade le fonctionnement d'un transistor de type PMOS. On observe ainsi que toute amélioration apportée à un type de transistors se fait au détriment de l'autre type de transistors.
Afin d'améliorer simultanément les performances électriques des transistors de type NMOS et de type PMOS, il a déjà été proposé dans le document IBM IEDM 2004 un procédé consistant à réaliser un dispositif semi-conducteur à transistors MOS dans lequel une première couche d'arrêt de gravure en tension recouvre au moins un transistor de type NMOS et une deuxième couche d'arrêt de gravure en compression recouvre au moins un transistor de type PMOS.
Un tel procédé consiste à déposer une première couche d'arrêt de gravure en tension sur l'ensemble des transistors du dispositif puis à réaliser des étapes de photolithographie et de gravure afin d'éliminer les parties de la couche d'arrêt qui recouvrent les transistors de type PMOS. Ce procédé fait ensuite intervenir le dépôt d'une deuxième couche d'arrêt de gravure en compression sur l'ensemble des transistors ainsi que des étapes de photolithographie et de gravure des parties de la couche d'arrêt recouvrant les transistors de type NMOS.
Ce procédé présente ainsi l'inconvénient de faire intervenir des étapes de gravure difficiles à mettre en oeuvre qui peuvent endommager les transistors du dispositif.
FR 2846789 décrit un dispositif semi-conducteur à transistors MOS dans lequel la couche d'arrêt de gravure comporte une première couche de matériau présentant un premier niveau de contrainte résiduel recouvrant une partie des transistors du dispositif, par exemple un transistor de type PMOS, et une deuxième couche de matériau qui présente un deuxième niveau de contrainte résiduel recouvrant l'ensemble des transistors du dispositif, à savoir à la fois des transistors de type PMOS et des transistors de type NMOS.
Dans cette structure particulière, la première couche et la deuxième couche de matériau de la couche d'arrêt de gravure sont choisies de manière à présenter des niveaux de contraintes résiduels qui sont opposés afin d'obtenir une amélioration simultanée des performances électriques sur les deux types de transistors.
Ainsi, dans cette structure, un transistor de type PMOS peut être recouvert à la fois par une première couche de matériau en compression et par une deuxième couche de matériau en tension, la superposition de ces deux couches induit une compression dans le canal de ce transistor améliorant la mobilité des porteurs, tandis que seule la deuxième couche de matériau induisant une tension recouvre le transistor de type NMOS.
Cependant, ce procédé présente entre autres l'inconvénient de faire intervenir au moins une étape de photolithographie suivie d'au 20 moins une étape de gravure difficiles à mettre en oeuvre.
En particulier, ce procédé fait intervenir une étape de gravure de la première couche de matériau disposée, par exemple sur un transistor de type NMOS, difficile à mettre en oeuvre car cette étape peut endommager le transistor.
En outre, l'épaisseur des couches n'est pas uniforme au-dessus des différents types de transistors ce qui peut conduire à des difficultés au niveau de la gravure des trous de contact pour effectuer le raccordement électrique des zones de silicium du transistor.
Au vu de ce qui précède, l'invention a notamment pour objet de réaliser un dispositif semi-conducteur comprenant au moins un transistor MOS dans lequel il est possible d'adapter de manière discriminante le niveau de contrainte résiduel d'une couche d'arrêt de gravure à la nature des transistors qu'elle recouvre tout en minimisant le nombre d'étapes de photolithographie et de gravure.
Ainsi, selon un aspect de l'invention, il est proposé un dispositif semiconducteur comprenant au moins un transistor MOS pourvu de régions de source et de drain formées dans un substrat semi-conducteur, d'une région de grille et d'espaceurs, ledit transistor étant recouvert par une couche d'arrêt de gravure comportant au moins une première zone ayant un premier niveau de contrainte résiduel qui recouvre au moins une partie dudit transistor, et au moins une deuxième zone ayant un deuxième niveau de contrainte résiduel qui recouvre au moins une autre partie du dispositif, ladite première zone comportant un premier niveau de contrainte résiduel supérieur au deuxième niveau de contrainte résiduel de ladite deuxième zone.
On obtient un dispositif semi-conducteur dans lequel la couche d'arrêt de gravure déposée uniformément sur l'ensemble des transistors présente un niveau de contrainte résiduel qui est adapté à chaque type de transistor qu'elle recouvre. En particulier, chacun des transistors MOS constituant le dispositif présente des gains en courant pouvant être supérieurs à 10%.
La couche d'arrêt de gravure permet d'induire une contrainte mécanique, soit une compression ou une tension, dans le canal d'un 20 transistor.
Ainsi, on obtient un dispositif dans lequel une même couche d'arrêt de gravure peut présenter des zones qui n'induisent pas la même contrainte mécanique selon le type de transistor recouvert.
On obtient également une couche d'arrêt de gravure qui présente une épaisseur homogène ce qui facilite la gravure à travers la couche diélectrique des trous de contact.
La couche d'arrêt de gravure peut être une couche diélectrique. Selon une caractéristique de l'invention, ladite deuxième zone de la couche d'arrêt de gravure recouvre au moins une partie d'au moins un autre transistor.
De préférence, les transistors MOS du dispositif semi-conducteur comportent des transistors de type NMOS et des transistors de type PMOS et la première zone de la couche d'arrêt de gravure recouvre au moins une partie d'au moins un transistor NMOS et la deuxième zone de la couche d'arrêt de gravure recouvre au moins une partie d'au moins un transistor PMOS.
Par exemple, la couche d'arrêt de gravure comporte une zone en tension recouvrant les transistors NMOS et une zone en compression recouvrant les transistors PMOS.
De préférence, la couche d'arrêt de gravure est une couche de nitrure de silicium.
Dans un autre mode de réalisation avantageux, la couche d'arrêt de gravure comporte une partie supérieure au-dessus de la région de grille, une partie inférieure au-dessus des régions de source et de drain, et une partie latérale au-dessus des espaceurs, la partie inférieure de ladite deuxième zone présente un niveau de contrainte résiduel supérieur aux parties supérieures et latérales de ladite deuxième zone de la couche d'arrêt de gravure.
Dans un autre de mode de réalisation, le dispositif peut comporter deux couches d'arrêt de gravure superposées l'une sur l'autre comportant chacune une zone en compression recouvrant un transistor de type PMOS et une zone en tension recouvrant un transistor de type NMOS. Ainsi dans cette structure, un transistor de type PMOS peut être recouvert par deux zones en compression et un transistor de type NMOS peut être recouvert par deux zones en tension à partir de deux couches d'arrêts superposées l'une sur l'autre.
Selon un autre aspect de l'invention, il est proposé également un procédé de fabrication d'un dispositif semi-conducteur à transistors MOS, comprenant la formation des transistors dans un substrat semi-conducteur et la formation d'une couche d'arrêt de gravure sur l'ensemble des transistors, dans lequel le niveau de contrainte résiduel de la couche d'arrêt de gravure est modifié de manière à obtenir une couche d'arrêt de gravure comportant au moins une première zone ayant un premier niveau de contrainte résiduel qui recouvre au moins une partie d'au moins un transistor, et au moins une deuxième zone ayant un deuxième niveau de contrainte résiduel qui recouvre au moins une autre partie du dispositif, ladite première zone comportant un premier niveau de contrainte résiduel supérieur au deuxième niveau de contrainte résiduel de ladite deuxième zone.
Le procédé permet de réaliser une couche d'arrêt de gravure dont le niveau de contrainte résiduel est adapté au type de transistor recouvert. Un tel procédé permet en outre de minimiser le nombre d'étapes de photolithographie et de gravure difficiles à mettre en oeuvre.
De préférence, l'étape de modification du niveau de contrainte résiduel de la couche d'arrêt de gravure comporte une étape de dépôt de masque audessus de la couche d'arrêt de gravure recouvrant au moins une partie d'au moins un transistor, une étape d'insolation et de traitement thermique et l'élimination dudit masque.
En variante, l'étape de modification du niveau de contrainte résiduel de la couche d'arrêt de gravure comporte une étape de dépôt de masque audessus de la couche d'arrêt de gravure recouvrant au moins une partie d'au moins un transistor, une étape de bombardement électronique sur l'ensemble des transistors et l'élimination dudit masque.
De préférence, l'étape de modification du niveau de contrainte résiduel de la couche d'arrêt de gravure comporte une étape de dépôt de masque sur la couche d'arrêt de gravure recouvrant au moins une partie d'au moins un transistor PMOS.
Dans un mode de réalisation, l'étape de modification du niveau de contrainte résiduel de la couche d'arrêt de gravure comporte une étape de dépôt de masque sur la couche d'arrêt de gravure recouvrant des régions de grille et des espaceurs d'un transistor PMOS.
D'autres caractéristiques et avantages de l'invention apparaîtront à l'examen de la description détaillée des modes de réalisations et de mise en oeuvre nullement limitatifs et des dessins annexés, sur lesquels: la figure 1 représente une vue en coupe d'un dispositif semi-conducteur obtenu selon un mode de réalisation, les figures 2 à 5 représentent les étapes d'un mode de réalisation d'un tel dispositif, et 2890782 7 la figure 6 représente une vue en coupe d'un dispositif semi- conducteur obtenu selon un autre de mode de réalisation.
Sur la figure 1, on a représenté un dispositif semi-conducteur obtenu selon un mode de réalisation. En particulier, on a illustré une partie du dispositif semi-conducteur dans laquelle deux transistors MOS et une couche d'arrêt de gravure les recouvrant ont été formés.
Comme on le voit sur cette figure, le dispositif semi-conducteur comprend deux transistors 1 et 2 qui sont chacun réalisés dans une zone active d'un substrat semi-conducteur 4 et 5, délimitée par une région isolante 6 (STI). Les transistors 1 et 2 ont été réalisés respectivement par formation des régions de source 7 et 8 et des régions de drain 9 et 10 délimitant ainsi des régions de canal 11 et 12. Les transistors 1 et 2 comportent respectivement une région de grille 13 et 14 et des espaceurs 15 et 16, de sorte que la région de grille 13 ou 14 des transistors 1 ou 2 s'étend au-dessus du canal 11 ou 12. Les transistors 1 et 2 sont recouverts par une couche d'arrêt de gravure 17.
La couche d'arrêt de gravure 17 peut comporter du nitrure et est, de préférence, une couche de nitrure de silicium.
Sur cette figure, la couche d'arrêt de gravure 17 comporte une première zone 17a qui présente un premier niveau de contrainte résiduel al recouvrant le transistor 1 et une deuxième zone 17b qui présente un deuxième niveau de contrainte résiduel a2 recouvrant le transistor 2.
Grâce au mode de réalisation de la couche d'arrêt 17 dans le dispositif semi-conducteur, la première zone 17a présente un premier niveau de contrainte résiduel al supérieur au deuxième niveau de contrainte résiduel a2 de la deuxième zone 17b.
Dans l'exemple de réalisation illustré sur cette figure, le transistor 1 qui est recouvert par la première zone 17a de la couche d'arrêt 17 est un transistor de type NMOS, et le transistor 2 qui est recouvert par la deuxième zone 17b de la couche d'arrêt 17 est un transistor de type PMOS.
En particulier, la première zone 17a recouvrant le transistor 1, de type NMOS, est en tension et la deuxième zone 17b recouvrant le transistor 2, de type PMOS, est en compression.
Par exemple, la première zone 17a présente un niveau de contrainte résiduel pouvant être égale à 1,8 GPa alors que la deuxième zone 17b présente un niveau de contrainte résiduel pouvant être égale à -2 GPa.
On obtient ainsi une couche d'arrêt 17 susceptible de modifier simultanément le fonctionnement des transistors de type NMOS et de type PMOS et, en particulier, d'améliorer les performances électriques de chacun de ces transistors.
Le dispositif semi-conducteur peut naturellement comporter plusieurs transistors MOS. Dans ce cas, la première zone 17a de la couche d'arrêt 17 ayant un premier niveau de contrainte résiduel al recouvre alors une partie des transistors, par exemple des transistors de type NMOS et la deuxième zone 17b ayant un deuxième niveau de contrainte résiduel recouvre alors une autre partie du dispositif, et plus particulièrement d'autres transistors du dispositif, par exemple des transistors de type PMOS.
Les figures 2 à 5 représentent les principales étapes d'un mode de réalisation permettant d'obtenir un dispositif semi-conducteur dans lequel la couche d'arrêt de gravure 17 permet d'améliorer simultanément les performances électriques des transistors.
Comme précédemment, on a représenté sur la figure 2 une partie du dispositif semi-conducteur comprenant les transistors 1 et 2 qui ont été décrits ci-dessus. De la même façon que précédemment, le transistor 1 est un transistor de type NMOS et le transistor 2 est de type PMOS.
Sur cette figure, la couche d'arrêt de gravure 17 recouvrant l'ensemble de la surface du dispositif semi-conducteur peut être obtenue à partir d'un dépôt PECVD (Plasma Enhanced Chemical Vapour Deposition). De manière conventionnelle, on réalise ce dépôt à partir d'un mélange gazeux comprenant, par exemple, du silane et de l'ammoniac.
A la suite de ce dépôt, l'ensemble de la couche d'arrêt de gravure 17, est en compression. Sur cette figure, la couche d'arrêt 17 induit donc une compression dans le canal des transistors 1 et 2. En particulier, la couche d'arrêt présente une contrainte résiduelle qui est environ égale à -2GPa.
Comme on le voit également sur cette figure, une couche 18 est déposée sur l'ensemble de la surface dispositif semi-conducteur recouvrant ainsi les transistors 1 et 2 ainsi que la région isolante 6. La couche 18 est une couche qui est transparente aux rayons ultraviolets.
De préférence, la couche 18 est une couche diélectrique.
Comme on le voit sur la figure 3, un masque 19 est ensuite déposé sur la couche 18 afin de recouvrir l'ensemble du dispositif semi-conducteur. Le masque 19 est une couche qui permet d'absorber les rayons ultraviolets. Le masque 19 peut être constitué par une seule couche absorbante pouvant être une couche diélectrique ou par un empilement de plusieurs couches, par exemple une couche de polysilicium surmontée d'une couche de silicium amorphe. Le masque 19 peut être aussi constituée par une couche de silicium amorphe surmontée d'une couche de métal.
On réalise ensuite une étape de photolithographie au niveau de la partie du masque 19 qui recouvre le transistor 2 suivie d'une étape de gravure de la partie du masque 19 qui recouvre le transistor 1, tel qu'il est illustré sur la figure 4. Cette étape de gravure est réalisée jusqu'à la surface supérieure de la couche diélectrique 18. Ainsi, à la suite de cette gravure, le transistor 2 est toujours recouvert par une partie du masque 19 alors que la surface supérieure de la couche 18 recouvrant le transistor 1 est dégagée. La couche 18 permet notamment de rendre la gravure de la partie du masque 19 recouvrant le transistor 1, sélective ce qui permet d'éviter l'élimination d'une partie de la couche d'arrêt 17.
Comme illustré sur la figure 5, on réalise un traitement thermique, de préférence à une température de 400 C, et une étape d'insolation sur l'ensemble du dispositif. Cette étape d'insolation consiste à réaliser un traitement aux rayons ultraviolets. De 2890782 10 préférence, ce traitement peut être réalisé pendant une durée de cinq minutes.
Une zone 17b de la couche d'arrêt 17 recouvrant le transistor 2 et qui est recouverte par une partie du masque 19 est protégée au cours de l'étape d'insolation. En effet, la partie du masque 19 protégeant la zone 17b absorbe les rayons ultraviolets.
A l'inverse, une zone 17a de la couche d'arrêt 17 recouvrant le transistor 1 et qui est recouverte par la couche 18, transparente aux rayons ultraviolets, n'est pas protégée au cours de ce traitement.
Un tel traitement modifie le niveau de contrainte résiduel de la zone 17a de la couche d'arrêt 17 de manière à la faire passer d'un état en compression à un état en tension.
Ainsi après élimination de la couche 18, on obtient un dispositif semiconducteur comprenant deux transistors 1 et 2 qui sont recouverts par une couche d'arrêt de gravure 17 qui n'induit pas le même type de contrainte mécanique selon le type de transistor tel qu'il est illustré sur la figure 1. En particulier, la couche d'arrêt 17 n'induit pas une contrainte mécanique uniforme en fonction du type de transistor.
En effet, la couche d'arrêt 17 comporte une zone 17a en tension recouvrant le transistor 1, qui est un transistor NMOS, et une zone 17b en compression qui recouvre le transistor 2, qui est un transistor PMOS. Ainsi la zone 17a présente un niveau de contrainte résiduel qui est supérieur au niveau de contrainte résiduel de la zone 17b.
Ce procédé permet donc d'améliorer simultanément les performances des transistors NMOS et les transistors de type PMOS. De plus, ce procédé ne fait pas intervenir une étape de gravure pouvant endommager le transistor 1 ou 2.
En outre, le choix de l'épaisseur et de la nature du matériau de la couche d'arrêt 17 permet d'obtenir une amplitude de variation de la contrainte résiduelle pouvant être importante. En d'autres termes, l'épaisseur et la nature du matériau de la couche d'arrêt 17 permet de la faire passer d'un niveau de contrainte résiduel al très faible à un niveau de contrainte résiduel a2 important.
2890782 11 Il est également possible, en variante, à la place du traitement thermique et du traitement aux rayons ultraviolets, d'effectuer un bombardement électronique sur l'ensemble des transistors. De la même façon que précédemment, la couche d'arrêt 17 présente à la suite de cette étape une zone 17a qui présente un premier niveau de contrainte résiduel al supérieur au deuxième niveau de contrainte résiduel a2 de la zone 17b.
Sur les figures précédentes, les zones 17a et 17b de la couche d'arrêt 17 recouvrent l'ensemble des transistors 1 et 2, c'est-à-dire les régions de source 7 et 8 et de drain 9 et 10, les régions de grille 13 et 14 ainsi que les espaceurs 15 et 16.
Cependant, la zone 17a ou 17b peut également recouvrir une partie du transistor 1 ou 2. En particulier, une partie de la couche d'arrêt 17 recouvrant le transistor 2, de type PMOS, peut être en compression et une autre partie de la couche d'arrêt 17 recouvrant le transistor 2 peut être en tension.
En se référant maintenant à la figure 6, on a représenté un dispositif semi-conducteur comprenant deux transistors 1 et 2 tels que décrits cidessus recouverts par une couche d'arrêt de gravure 17. Sur cette figure, on a également représenté une deuxième région isolante 20. De la même façon que précédemment, les transistors 1 et 2 sont respectivement des transistors de type NMOS et des transistors de type PMOS.
Dans ce mode de réalisation, la couche d'arrêt 17 comporte une zone 17a qui recouvre à la fois la région de grille 13, les espaceurs 15 et les régions de source 7 et de drain 9 du transistor 1, une zone 17c qui recouvre les régions de source 8 et de drain 10 du transistor 2 et une zone 17d qui recouvre les régions de grille 14 et les espaceurs 16 du transistor 2.
Sur cette figure, la zone 17c présente un niveau de contrainte résiduel qui est supérieur au niveau de contrainte résiduel de la zone 17d qui recouvre les régions de grille 14 et les espaceurs 16 du transistor 2.
2890782 12 La zone 17c présente ainsi le même niveau de contrainte résiduel que la zone 17a recouvrant le transistor 1.
En particulier, les zones 17a et 17c sont en tension et la zone 17d est en compression.
Cette variante peut être obtenue en appliquant le masque 19 uniquement sur la zone 17d du transistor 2 c'est-à-dire au-dessus des parties supérieures et latérales de la couche d'arrêt 17 recouvrant les régions de grille 14 et les espaceurs 16 du transistor 2.
De cette façon, il est possible d'améliorer l'homogénéisation des performances électriques des différents types de transistors.
2890782 13

Claims (11)

REVENDICATIONS
1. Dispositif semi-conducteur comprenant au moins un transistor MOS pourvu de régions de source (7,8) et de drain (9,10) formées dans un substrat semi-conducteur (4,5), d'une région de grille (13,14) et d'espaceurs (15,16), ledit transistor (1) étant recouvert par une couche d'arrêt de gravure (17), caractérisé par le fait que la couche d'arrêt de gravure (17) comporte au moins une première zone (17a) ayant un premier niveau de contrainte résiduel (al) qui recouvre au moins une partie dudit transistor (1), et au moins une deuxième zone (17b) ayant un deuxième niveau de contrainte résiduel (152) qui recouvre au moins une autre partie du dispositif, ladite première zone (17a) comportant un premier niveau de contrainte résiduel (al) supérieur au deuxième niveau de contrainte résiduel (152) de ladite deuxième zone (17b).
2. Dispositif selon la revendication 1, dans lequel ladite deuxième zone (17b) de la couche d'arrêt de gravure (17) recouvre au moins une partie d'au moins un autre transistor (2).
3. Dispositif selon l'une quelconque des revendications 1 ou 2, dans lequel les transistors MOS comportent des transistors de type NMOS (1) et des transistors de type PMOS (2) et dans lequel ladite première zone (17a) recouvre au moins une partie d'au moins un transistor NMOS (1) et ladite deuxième zone (17b) recouvre au moins une partie d'au moins un transistor PMOS (2).
4. Dispositif selon l'une quelconque des revendications 1 à 3, dans lequel la couche d'arrêt de gravure (17) comporte une zone en tension recouvrant les transistors NMOS (1) et une zone en compression recouvrant les transistors PMOS (2).
5. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel la couche d'arrêt de gravure (17) est une couche de nitrure 30 de silicium.
6. Dispositif selon l'une quelconque des revendications précédentes, dans lequel la couche d'arrêt de gravure (17) comporte une partie supérieure au-dessus de la région de grille (13,14), une 2890782 14 partie inférieure au-dessus des régions de source (7,8) et de drain (9,10), et une partie latérale au-dessus des espaceurs (15,16), et dans lequel la partie inférieure de ladite deuxième zone (17b) présente un niveau de contrainte résiduel supérieur aux parties supérieures et latérales de ladite deuxième zone (17b) de la couche d'arrêt de gravure (17).
7. Procédé de fabrication d'un dispositif semi-conducteur à transistors MOS, comprenant la formation des transistors (1,2) dans un substrat semiconducteur et la formation d'une couche d'arrêt de gravure (17) sur l'ensemble des transistors (1,2), dans lequel le niveau de contrainte résiduel de la couche d'arrêt de gravure (17) est modifié de manière à obtenir une couche d'arrêt de gravure (17) comportant au moins une première zone (17a) ayant un premier niveau de contrainte résiduel (al) qui recouvre au moins une partie d'au moins un transistor (1), et au moins une deuxième zone (17b) ayant un deuxième niveau de contrainte résiduel (0-2) qui recouvre au moins une autre partie du dispositif, ladite première zone (17a) comportant un premier niveau de contrainte résiduel (ai) supérieur au deuxième niveau de contrainte résiduel (a2) de ladite deuxième zone (17b).
8. Procédé selon la revendication 7, dans lequel l'étape de modification du niveau de contrainte de la couche d'arrêt de gravure (17) comporte une étape de dépôt de masque (19) au-dessus de la couche d'arrêt de gravure (17) recouvrant au moins une partie d'au moins un transistor (2), une étape d'insolation et de traitement thermique et l'élimination dudit masque (19).
9. Procédé selon la revendication 7, dans lequel l'étape de modification du niveau de contrainte de la couche d'arrêt de gravure (17) comporte une étape de dépôt de masque (19) au-dessus de la couche d'arrêt de gravure (17) recouvrant au moins une partie d'au moins un transistor (2), une étape de bombardement électronique et l'élimination dudit masque (19).
10. Procédé selon l'une quelconque des revendications 7 à 9 dans lequel l'étape de modification du niveau de contrainte de la couche d'arrêt de gravure (17) comporte une étape de dépôt de masque (19) sur la couche d'arrêt de gravure (17) recouvrant au moins une partie d'au moins un transistor PMOS (2).
11. Procédé selon l'une quelconque des revendications 7 à 10, dans lequel l'étape de modification du niveau de contrainte de la couche d'arrêt de gravure (17) comporte une étape de dépôt de masque (19) sur la couche d'arrêt de gravure (17) qui recouvre au moins les régions de grille (8) et les espaceurs (16) d'un transistor PMOS (2).
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