FR3014244A1 - Procede ameliore de realisation d'un substrat semi-conducteur contraint sur isolant - Google Patents

Procede ameliore de realisation d'un substrat semi-conducteur contraint sur isolant Download PDF

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Abstract

Procédé de réalisation d'un dispositif microélectronique doté de zones contraintes différentes dans la couche superficielle d'un substrat de type semi-conducteur sur isolant comprenant une amorphisation d'une région de la couche superficielle puis une recristallisation latérale de ladite région à partir de zones cristallines accolées à cette région.

Description

PROCEDE AMELIORE DE REALISATION D'UN SUBSTRAT SEMI-CONDUCTEUR CONTRAINT SUR ISOLANT DESCRIPTION DOMAINE TECHNIQUE ET ETAT DE LA TECHNIQUE ANTÉRIEURE La présente description concerne le domaine des structures formées d'un substrat de type semi-conducteur sur isolant, et plus particulièrement celui de dispositifs dotés d'une couche semi-conductrice ayant une déformation ou une contrainte mécanique et qui est disposée sur un matériau isolant. Par déformation mécanique on entend un matériau qui a son ou ses paramètre(s) de maille cristalline allongé(s) ou écourté(s).
Dans le cas où le paramètre de maille déformé est plus important que le paramètre dit « naturel » du matériau cristallin, celui-ci est dit en déformation tensive ou en tension. Lorsque le paramètre de maille déformé est plus petit que le paramètre de maille naturel, le matériau est dit en déformation compressive ou en compression. A ces états de déformation mécanique, on associe des états de contraintes mécaniques. Pour autant, il est également commun de se référer à ces états de déformation comme des états de contraintes mécaniques. Dans la suite de la présente demande, cette notion de déformation (« strain » selon la terminologie anglo-saxonne) sera désignée de façon générique par le terme « contrainte ». Pour certaines applications, en particulier pour la réalisation de transistors, il peut être avantageux de prévoir une couche de matériau semi-conducteur contraint. Une contrainte mécanique en tension ou en compression sur une couche semi-conductrice permet d'induire une augmentation de la vitesse des porteurs de charge, améliorant ainsi les performances de dispositifs à transistors formés dans une telle couche. Un substrat de type semi-conducteur sur isolant est communément formé d'une couche de support recouvert par, et en contact avec, une couche isolante, elle-même recouverte par, et en contact avec, une couche superficielle semi-conductrice généralement destinée à servir de couche active c'est-à-dire dans laquelle au moins une partie de composants électroniques tels que des transistors est destinée à être formée. Il est connu de réaliser des substrats de type semi-conducteur contraint sur isolant, c'est-à-dire dans lesquels le matériau de la couche superficielle semi- conductrice reposant sur la couche isolante est à base d'un matériau contraint. On sait par exemple réaliser des substrats de type sS01 (sS01 pour « strained Silicon On Insulator » ou silicium contraint sur isolant) comportant une couche superficielle de silicium contraint en tension, dans laquelle des transistors de type N ayant des performances améliorées peuvent être formés. Une telle couche est cependant défavorable à la réalisation de transistors de type P. Il est également connu de réaliser des dispositifs dans lesquels sur un même support un ou plusieurs transistors sont contraints en tension tandis qu'un ou plusieurs transistors sont contraints en compression.
Le document US 2008/0124858 Al prévoit par exemple un procédé dans lequel on forme un transistor de type NMOS et un transistor de type PMOS sur un même substrat de type semi-conducteur sur isolant, à partir d'une couche semiconductrice contrainte en tension. Dans ce procédé, après avoir réalisé les transistors, des zones de cette couche semi-conductrice disposées de part et d'autre d'une région de canal du transistor PMOS sont rendues amorphes en effectuant une implantation localisée d'une portion de la couche semi-conductrice, puis une recristallisation de cette portion afin de relâcher la contrainte pour le transistor PMOS. L'étape d'implantation amorphisante peut avoir tendance à induire des dislocations dans les transistors.
Par ailleurs, lorsqu'on est effectue la recristallisation après fabrication des transistors, la gestion du budget thermique nécessaire peut s'avérer contraignante. En outre, du fait de la présence de l'empilement de grille, il peut être difficile d'obtenir une relaxation efficace des contraintes mécaniques de la région du canal du transistor.
Il se pose le problème de trouver un nouveau procédé de réalisation permettant la mise en oeuvre sur un même substrat de type semi-conducteur sur isolant, de zones semi-conductrices ayant des contraintes différentes, et qui ne comporte pas les inconvénients mentionnés ci-dessus.
EXPOSÉ DE L'INVENTION La présente invention concerne selon un aspect, un procédé comprenant, sur un substrat de type semi-conducteur contraint sur isolant doté d'une couche de support, d'une couche isolante, et d'une couche superficielle à base de matériau semi-conducteur contraint cristallin disposée sur ladite couche isolante, des étapes consistant à : a) rendre amorphe au moins une région dudit matériau semiconducteur de ladite couche superficielle, tout en conservant la structure cristalline d'au moins une zone de ladite couche superficielle de matériau semi-conducteur contraint accolée à ladite région, b) effectuer une recristallisation de ladite région en se servant d'au moins une face latérale de ladite zone de matériau semi-conducteur contraint cristallin en contact avec ladite région comme zone de départ d'un front de recristallisation. Ainsi, selon l'invention, on peut réaliser un substrat de type semi- conducteur sur isolant dont la couche superficielle comporte des zones contraintes et au moins une région relaxée des contraintes mécaniques. A partir de ce substrat, des composants tels que des transistors peuvent être ensuite formés. La réalisation de la région relaxée est effectuée préalablement à la formation de composants ce qui permet notamment de mieux relaxer les contraintes mécaniques de ladite région de la couche superficielle tout en permettant d'éviter une étape additionnelle de recuit ou des impératifs en termes de budget thermique pendant la fabrication du ou des composants. L'amorphisation à l'étape a) peut être réalisée par implantation ionique.
Dans ce cas, l'étape b) de recristallisation peut comprendre au moins un traitement thermique. En variante, l'amorphisation à l'étape a) et la recristallisation à l'étape b) peuvent être effectuées par le biais d'un laser.
Avantageusement, l'étape a) d'amorphisation peut être réalisée sur toute l'épaisseur de ladite région de la couche superficielle. Une amorphisation d'une région de la couche superficielle sur toute son épaisseur, jusqu'à atteindre la couche isolante du substrat permet d'obtenir une région relaxée des contraintes mécaniques après recristallisation.
Selon une première possibilité de mise en oeuvre du procédé, le matériau semi-conducteur contraint peut être du silicium contraint en tension. Avantageusement, après l'étape b) de recristallisation, une étape d'enrichissement en Germanium de ladite région peut être effectuée. Cela peut permettre de réaliser un substrat de type semi-conducteur sur isolant dont la couche superficielle comporte au moins une région contrainte en compression. A partir d'un substrat obtenu selon cette première possibilité de mise en oeuvre, on peut ensuite former un dispositif microélectronique à transistors doté d'au moins un transistor de type P, en particulier PFET ou PMOS, et d'au moins un transistor de type N, en particulier NFET ou NMOS, ladite région relaxée ou contrainte en compression dans un plan parallèle au plan principal du substrat, étant destinée à former une région de canal pour ledit transistor N, ladite zone contrainte en tension dans ledit plan étant destinée à former une région de canal pour ledit transistor P. En variante, selon une deuxième possibilité de mise en oeuvre du procédé, ledit matériau semi-conducteur contraint peut être du silicium germanium (SixGel_x avec 0 x 1) contraint en compression. Le silicium germanium contraint en compression peut être avantageusement obtenu préalablement à l'étape a), par enrichissement en Ge d'une couche de Si reposant sur ladite couche isolante. A partir d'un substrat obtenu selon cette deuxième possibilité de mise en oeuvre, on peut ensuite former un dispositif microélectronique à transistors doté d'au moins un transistor de type N, en particulier NFET ou NMOS, et d'au moins un transistor de type P, en particulier PFET ou PMOS, ladite région étant destinée à former une région de canal pour ledit transistor P, ladite zone étant destinée à former une région de canal pour ledit transistor N.
Selon une possibilité de mise en oeuvre du procédé, on peut effectuer une recristallisation partielle de ladite région de manière à conserver une portion amorphe dans ladite région à l'issue de la recristallisation. Selon une possibilité de mise en oeuvre du procédé, la région rendue amorphe à l'étape a) et recristallisée à l'étape b) peut comporter une première face latérale accolée à la zone cristalline de ladite couche superficielle et au moins une deuxième face latérale qui n'est pas en contact avec une zone de matériau cristallin. Avantageusement, les autres faces latérales de la région amorphe ne sont pas en contact avec une zone de matériau cristallin. On peut dans ce cas former un front de recristallisation latéral se propageant dans une seule direction lors de la recristallisation. L'invention concerne également un dispositif mis en oeuvre à l'aide d'un procédé défini précédemment. L'invention concerne également un substrat de type semi-conducteur contraint sur isolant doté d'une couche de support, d'une couche isolante, d'une couche superficielle à base de matériau semi-conducteur, une zone de ladite couche superficielle reposant sur ladite couche isolante étant à base d'un matériau semi-conducteur cristallin contraint, une région de ladite couche superficielle reposant également sur ladite couche isolante et jouxtant ladite zone étant à base de matériau semi-conducteur cristallin relaxé ou à base de matériau contraint en compression.
L'invention concerne également un dispositif à transistors comprenant un tel substrat.
BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - les figures 1A-1E illustrent un procédé de réalisation d'un substrat de type semi-conducteur contraint sur isolant doté d'une couche superficielle semiconductrice globalement contrainte en tension et comportant au moins une région dans laquelle cette contrainte est relaxée ; - la figure 2 illustre un dispositif à transistors formé sur le substrat de la figure 1E et dans lequel un canal de transistor de type N est réalisé dans la couche semi-conductrice contrainte en tension et un canal de transistor de type P est réalisé dans une région relaxée de la couche semi-conductrice ; - les figures 3A-3C illustrent un procédé de réalisation d'un substrat de type semi-conducteur contraint sur isolant doté d'une couche superficielle semi- conductrice globalement contrainte en compression et comportant au moins une région dans laquelle cette contrainte est relaxée ; - la figure 4 illustre un dispositif à transistors formé sur le substrat de la figure 3C et dans lequel un canal de transistor de type N est formé dans la couche semiconductrice relaxée et un canal de transistor de type P est formé dans ladite région contrainte en compression ; - les figures 5A-5C illustrent un enrichissement en Germanium d'une région relaxée d'une couche de semi-conducteur contraint en tension sur isolant afin de former un substrat doté d'au moins une région contrainte en compression sur isolant et au moins une zone de semi-conducteur contraint en tension sur isolant ; - la figure 6 illustre un dispositif à transistors formé à partir du substrat de la figure 5C et dans lequel un canal de transistor de type N est formé dans une couche semi-conductrice contrainte en tension et un canal de transistor de type P est formé dans une région enrichie en Germanium de cette couche et contrainte en compression ; - les figures 7A-7B illustrent une variante de l'exemple de procédé des figures 1A-1B dans laquelle des étapes d'amorphisation localisée et de recristallisation latérale sont effectuées à l'aide d'un laser ; - les figures 8A-8B illustrent une variante de réalisation dans laquelle on effectue une amorphisation localisée puis une recristallisation latérale d'une région semi-conductrice, la recristallisation de cette région étant partielle de manière à conserver une portion amorphe ; - la figure 9 illustre une variante de réalisation d'un procédé suivant l'invention dans laquelle on effectue une recristallisation d'une région semi-conductrice amorphe partiellement entourée par une zone de matériau semi-conducteur cristallin ; - la figure 10 illustre une variante de réalisation d'un procédé suivant l'invention dans laquelle on effectue une recristallisation d'une région semi-conductrice amorphe prévue avec un rapport de forme élevé afin de limiter les zones de rencontre entre fronts de recristallisation se propageant dans des directions différentes ; - la figure 11 illustre une variante de réalisation d'un procédé suivant l'invention dans laquelle on effectue une recristallisation d'une région semi-conductrice amorphe dont une seule de ses faces latérales est accolée à une zone de matériau cristallin ses autres faces latérales n'étant pas accolées à un matériau cristallin afin de créer un front de recristallisation se propageant dans une seule direction ; Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
En outre, dans la description ci-après, des termes qui dépendent de l'orientation de la structure s'appliquent en considérant que la structure est orientée de la façon illustrée dans les figures.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de procédé, suivant l'invention, va à présent être décrit en liaison avec les figures 1A-1E. Le matériau de départ de ce procédé est un substrat de type semi- conducteur contraint sur isolant, par exemple de type sS01, comprenant une couche semi-conductrice 13 superficielle, sur et en contact avec une couche isolante 12 qui peut être à base d'oxyde de silicium et qui est disposée sur et en contact avec la couche de support 11. La couche isolante 12 peut avoir une épaisseur comprise par exemple entre 10 nm et 100 nm.
Le substrat comporte la couche semi-conductrice 13 superficielle, dans cet exemple à base de Si, qui est contrainte et située sur et en contact avec ladite couche isolante 12. Cette couche superficielle semi-conductrice 13 peut être contrainte en tension et avoir une épaisseur par exemple comprise entre 5 nm et 50 nm. On forme ensuite un masquage 20, qui peut être par exemple à base de polymère photosensible, sur une ou plusieurs zones 13a de la couche superficielle semi- conductrice 13, tandis qu'au moins une région 13b juxtaposée aux zones 13a recouvertes par le masquage 20 est dévoilée. Des canaux de transistors d'un premier type, en particulier de type N, peuvent être destinés à être réalisés dans les zones 13a de la couche superficielle semi- conductrice 13 recouverte par le masquage 20. Dans la région 13b qui n'est pas recouverte par le masquage 20, au moins un canal de transistor d'un deuxième type, par exemple de type P, peut être destiné à être formé. A travers une ouverture 21 du masquage 20, on effectue ensuite une implantation ionique, de manière à rendre amorphe la région 13b de la couche superficielle semi-conductrice 13, tandis que les zones 13a protégées par le masquage 20 ne sont pas implantées et conservent ainsi leur structure cristalline (figure 1B). Dans l'exemple particulier de la figure 1B, la région 13b est avantageusement rendue amorphe sur toute son épaisseur e (mesurée dans une direction z d'un repère orthogonal [O ;x ;y ;z] sur la figure 1B) c'est-à-dire jusqu'à la couche isolante 12 du substrat. L'implantation amorphisante peut être réalisée par exemple à base d'atomes de Ge, ou de Si, ou d'As, ou de C, ou d'Ar, ou de N, à une énergie choisie en fonction de la nature des espèces implantées et de la nature et épaisseur de la couche superficielle semi-conductrice 13. L'énergie d'implantation peut être par exemple comprise entre 3 keV et 40 keV, et la dose d'implantation est par exemple comprise entre 1014 et 5 x 1015 atomes/cm2.
Par exemple, pour amorphiser une épaisseur de 15 nm de Si, on peut implanter des ions Si à une énergie comprise entre 6 keV à 8 keV à une dose comprise entre 4 x 1014 et 1 x 1015 atomes/cm2. Pour amorphiser une épaisseur de 30 nm de Si, on peut implanter des ions Si à une énergie comprise entre 14 keV et 25 keV à une dose de l'ordre de 5 x 1014 atomes/cm2. Puis, on retire le masquage 20 et on effectue une recristallisation de la région 13b rendue amorphe, en se servant de faces latérales 15a, 16a des zones 13a jouxtant, et accolées contre, la région 13b, comme zones de départ des fronts de recristallisation (figure 1C). Les faces latérales 15a, 16a s'étendent sur l'exemple de la figure 1C parallèlement à un axe z d'un repère orthogonal [0, x, y, z]. Les zones de départ aux fronts de recristallisation ne sont ainsi pas parallèles au plan principal du substrat (défini ici et dans toute la description comme un plan passant par le substrat et parallèle au plan [0, x, y] donné sur la figure 1C), mais réalisent un angle non-nul avec le plan principal du substrat. Dans l'exemple particulier de la figure 1C, la région 13b est accolée à plusieurs zones cristallines 13a. Pour effectuer la recristallisation, un recuit est réalisé à une température comprise par exemple entre 500°C et 1100°C, selon une durée par exemple comprise entre 1 s et 30 min. On fait croitre latéralement des germes cristallins depuis la périphérie de la région 13b vers son centre, les fronts de recristallisation se déplaçant horizontalement, c'est à dire parallèle au plan principal du substrat (figure 1D).
On obtient ainsi à l'issue de cette recristallisation dite « latérale », un substrat de type semi-conducteur sur isolant dont la couche semi-conductrice superficielle destinée à servir de couche active, comporte des zones 13a de matériau semi-conducteur contraint, ici du silicium contraint, disposées de part et d'autre et jouxtant une région semi-conductrice 13b recristallisée qui est relaxée (figure 1E). Ensuite, on peut former des composants, en particulier des transistors, à partir des zones 13a, et de la région 13b du substrat. Des canaux de transistors T11, T12 de type NFET peuvent être prévus dans les zones 13a de la couche superficielle semi-conductrice 13 dans laquelle la contrainte en tension a été conservée, tandis qu'au moins un canal de transistor T21 de type PFET peut être prévu dans la région 13b relaxée (figure 2). Selon une variante de l'exemple de procédé qui vient d'être décrit, on peut choisir comme matériau de départ un substrat de type semi-conducteur contraint sur isolant d'un autre type, par exemple de type sSiGe01 (sSiGe01 pour « strained Silicon germanium on insulator » ou « silicium germanium contraint sur isolant ») formé d'une couche de support semi-conducteur 11, d'une couche isolante 12, et d'une couche superficielle semi-conductrice 14 à base de SixGel_x(avec 0 x 1), contrainte en compression dans le plan, et disposée sur, et en contact avec, la couche isolante 12. La couche superficielle semi-conductrice 14 à base de SixGel_x peut être obtenue par enrichissement en Ge d'une couche de silicium. L'enrichissement en Germanium de la couche de silicium peut être réalisé par exemple à l'aide d'une technique dite de « condensation Germanium » telle que décrite par exemple dans le document « Fabrication of strained Si on an ultrathin SiGe on Insulator virtual substrate with a high Ge fraction », Appl. Phys. Lett. 79, 1798, de 2001, par Tezuka et al. ou dans le document « the Ge condensation technique : a solution for planar SOI/Ge01 co- integration for advanced CMOS technologies », Materials Science in Semiconductor Processing 11 (2008) 205-213, de Damlencourt et al. La condensation germanium peut consister à déposer par exemple une couche de SixGel_x sur une couche de Si d'un substrat SOI, puis oxyder ces couches semi- conductrices de manière à faire migrer le Germanium dans la couche de Si sous-jacente, puis retirer la couche superficielle oxydée. Une planarisation de la couche de SixGel_x ainsi obtenue, par exemple par CMP (CMP pour « Chemical Mechanical Polishing » ou « polissage mécano-chimique ») peut être ensuite effectuée. On forme ensuite le masquage 20, sur des zones 14a de la couche superficielle semi-conductrice 14 de SixGel_x, tandis qu'au moins une région 14b est dévoilée par une ouverture dans le masquage 20 (figure 3A). Au moins un canal d'un transistor de type P est destiné à être réalisé dans les zones 14a de la couche superficielle semi-conductrice de SixGel_x, tandis qu'au moins un canal de transistor de type N, est destiné à être réalisé dans la région 14b qui n'est pas recouverte par le masquage 20. Ensuite, on rend amorphe la région 14b de la couche superficielle semi- conductrice 14 dévoilée par l'ouverture 21 du masquage 20, par exemple à l'aide d'un faisceau d'ions ou laser (figure 3B). L'amorphisation et la recristallisation entrainent une relaxation de la contrainte exercée sur la région 14b à base de SiGe, tandis que les zones 14a qui sont limitrophes de la région 14b et qui n'ont pas été implantées conservent leur contrainte. On réalise ensuite un recuit de recristallisation de la région 14b, en se servant, des faces latérales 14a1, 14a2 des zones 14a cristallines disposées de part et d'autre et accolées contre la région 14b comme zones de départ à des fronts de recristallisation latéraux (figure 3C). Le masquage 20 peut être ensuite retiré. Puis, des transistors T22, T23 de type PMOS sont réalisés à partir des zones 14a de la couche superficielle semi-conductrice 14 à base de SiGe ou la compression dans le plan a été conservée, tandis qu'un transistor T13 de type NMOS est réalisé à partir de la région 14b (figure 4). Les transistors T22, T23 ont ainsi un canal situé dans des zones 14a contraintes en compression, tandis que le transistor T13 a un canal situé dans une région 14b semi-conductrice relaxée. On peut également réaliser un substrat sur isolant dont la couche semi- conductrice superficielle comporte une ou plusieurs zones semi-conductrices contraintes selon un premier type de contrainte, par exemple en tension, et une ou plusieurs régions semi-conductrices contraintes selon un deuxième type de contrainte, par exemple en compression, à partir d'un substrat tel que décrit précédemment en liaison avec la figure 1E. Pour cela, sur la couche superficielle semi-conductrice 13 de silicium contraint en tension, on forme tout d'abord un masque 50 de protection à l'oxydation comportant au moins une ouverture 51 dévoilant ladite région 13b à base de Si et dont la contrainte a été relaxée. Ce masque 50 peut être à base de nitrure de silicium SiN ou Si3N4 et recouvre les zones 13a de la couche semi-conductrice 13 superficielle dont la contrainte en tension a été préservée (figure 5A).
Dans cette ouverture 51 du masque 50, on forme par dépôt d'une couche 52 à base de SiGe ou de Sii_xGex sur la région 13a relaxée. On procède ensuite à un enrichissement en germanium de la région 13b par oxydation à travers l'ouverture 51 du masque 50, ce dernier protégeant les zones 13a de cette oxydation.
On obtient, comme le montre la figure 5B, une transformation de l'empilement formé de la région 13b et de la couche 52 de SiGe, en un bloc 53 de SixGel, reposant sur la couche isolante 12 du substrat 10. L'enrichissement peut être tel que le bloc 53 est entièrement constitué de germanium (x étant égal à 0). Le bloc 53 formé est alors recouvert d'une couche d'oxyde de silicium 54, que l'on élimine ensuite, ainsi que le masque à oxydation (figure 5C). Le retrait du masque 50 peut être effectué par exemple à l'aide d'une solution à base de H3PO4 ou par gravure sèche, tandis que celui de couche d'oxyde de silicium peut être réalisé par exemple à l'aide de HF. On obtient ainsi un substrat comportant un bloc 53 de SiGe ou de germanium sur la couche isolante 12 du substrat, qui peut être contraint en compression et des zones 13a de Si contraintes en tension sur cette même couche isolante 12 du substrat. Une planarisation, afin de mettre le bloc 53 enrichi en Germanium au même niveau que les zones 13a, 13b de silicium contraint peut être ensuite réalisée.
Des transistors T31, T32 de type NFET, peuvent être ensuite formés sur les zones 13a de la couche superficielle semi-conductrice 13, tandis qu'un transistor T41 de type PFET, peut être réalisé sur le bloc 53 enrichi en Ge (figure 6). Les transistors T31, T32 de type NFET ont ainsi un canal situé dans des zones 13a contraintes en tension, tandis que le transistor T41 a un canal situé dans une région 53 contrainte en compression. Selon une variante de réalisation de l'un ou l'autre des exemples de procédé qui viennent d'être décrits, on peut réaliser l'étape d'amorphisation d'une région 13b de la couche superficielle d'un substrat à l'aide d'un faisceau laser 70 (figure 7A).
Dans ce cas, un masquage 80 comprenant ou recouvert d'un revêtement réfléchissant formé par exemple d'un empilement de plusieurs couches dont l'indice et l'épaisseur sont adaptées en fonction de la longueur d'onde du laser afin de réfléchir le rayonnement laser et protéger de ce rayonnement les zones semiconductrices 13a que l'on ne souhaite pas amorphiser.
Selon une autre possibilité de mise en oeuvre du masquage, celui-ci peut être formée d'une couche d'épaisseur suffisante pour permettre d'absorber ou dissiper le rayonnement laser et d'empêcher une amorphisation. Le laser utilisé peut être par exemple un laser XeCI dont la puissance peut être comprise par exemple entre 100 mJ/cm2 et 400 mJ/cm2 à excimère ou un laser à rubis. Le rayonnement laser peut être appliqué sous forme d'impulsions de durée comprise par exemple entre 2.5 ns et 100 ns. L'étape de recristallisation de la région 13b rendue amorphe, en se servant de faces latérales 15a, 16a des zones 13a jouxtant, et accolées contre, la région 13b, comme zones de départ à des fronts de recristallisation, est alors réalisée par ce même laser. Selon une variante (figures 8A-8B) de réalisation du procédé décrit précédemment en liaison avec les figures 1A-1E, on peut chercher à recristalliser seulement partiellement la région amorphe 13b de sorte à conserver une portion amorphe 33 dans la couche superficielle 13 à l'issue de l'étape de recristallisation latérale.
Ainsi, on se sert des faces latérales 15a, 16a des zones 13a cristallines disposées de part et d'autre et accolées contre la région amorphe 13b comme zones de départ à des fronts de recristallisation latéraux, mais cette recristallisation de la région amorphe 13b est dans cet exemple effectuée selon une durée déterminée du traitement thermique de recristallisation prévue suffisamment courte pour permettre de conserver une portion amorphe 33 dans la région 13b. Lorsque la recristallisation latérale est réalisée par le biais d'un recuit thermique à partir d'une structure telle qu'illustrée sur la figure 8A, à température de recuit donnée, la durée de ce recuit est ajustée suffisamment courte pour que des fronts de recristallisation latéraux F1, F2 se propageant à partir des faces latérales 15a, 16a n'aient pas le temps de se rejoindre. Le procédé de recristallisation latérale peut être réalisé sur une région 13b rendue amorphe qui n'est pas entièrement entourée de zones de matériau semiconducteur cristallin, comme cela est illustré sur les structures respectives des figures 9, 10, 11 (la structure étant représentée en vue dessus sur les figures 10 et 11) comportant une région 13b rendue amorphe dotée d'au moins une première face 41 qui est libre et n'est en particulier pas accolée à une zone cristalline, tandis qu'au moins une deuxième face 42 est accolée à une zone cristalline 13a. Sur l'exemple de la figure 10, la structure est également prévue avec une région 13b amorphe (illustrée en vue de dessus), dont le rapport de forme L/W entre sa longueur L et sa largeur W mesurées parallèlement au plan du substrat (i.e. un plan [0, x, y] d'un repère orthogonal [0, x, y, z] donné sur la figure 10) est prévu d'au moins 1 de manière à limiter l'étendue des portions de la région 13b où plusieurs fronts de recristallisation latéraux F1, F2 se propageant dans des directions différentes sont susceptibles de se rencontrer. Sur l'exemple de la figure 11, l'agencement entre la région amorphe 13b (illustrée en vue de dessus) et de la ou les zone(s) cristalline(s) 13a est cette fois prévu de sorte qu'une frontière 50 entre la région 13b amorphe et la (ou les) zone(s) cristalline(s) 13a accolée(s) à cette région, forme un plan unique réalisant un angle non-nul avec le plan principal du substrat. Ce plan peut être par exemple orthogonal ou sensiblement orthogonal au plan principal du substrat. La région amorphe 13b comporte ainsi une seule face latérale 42 en contact avec une zone de matériau semi-conducteur cristallin, les autres faces latérales 41, 43, 44 (dans cet exemple parallèles à l'axe z du repère [0, x, y, z] de la région amorphe n'étant en contact avec aucun autre matériau ou étant en contact avec un autre matériau qui n'est pas cristallin ou à partir duquel un front de cristallisation ne peut être généré. Ainsi, lorsqu'on effectue le traitement thermique de recristallisation de la région amorphe 13b, on créé avantageusement un front F1 latéral de recristallisation qui est unique et n'est pas amené à rencontrer d'autre front de recristallisation.

Claims (15)

  1. REVENDICATIONS1. Procédé comprenant des étapes consistant à, à partir d'un substrat (10,100) de type semi-conducteur contraint sur isolant doté d'une couche de support (11), d'une couche isolante (12) disposée sur la couche de support, et d'une couche superficielle (13,14) à base de matériau semi-conducteur contraint cristallin disposée sur ladite couche isolante : a) rendre amorphe au moins une région (13b, 14b) dudit matériau semiconducteur contraint de ladite couche superficielle (13, 14), tout en conservant la structure cristalline d'au moins une zone (13a, 14a) de ladite couche superficielle de matériau semi-conducteur contraint accolée à ladite région, b) effectuer une recristallisation au moins partielle de ladite région (13b, 14b) en se servant d'au moins une face latérale (15a, 16a, 14a1, 14a2) de ladite zone de matériau semi-conducteur contraint en contact avec ladite région comme zone de départ d'un front de recristallisation.
  2. 2. Procédé selon la revendication 1, dans lequel la couche superficielle a une épaisseur e ladite région rendue amorphe à l'étape a) ayant une épaisseur égale à l'épaisseur e.
  3. 3. Procédé selon l'une des revendications 1 ou 2, dans lequel l'amorphisation est réalisée à l'aide d'un faisceau d'ions à travers un masquage (20) formé sur la couche superficielle semi-conductrice (13, 14), une ouverture (21) du masquage dévoilant ladite région (13b, 14b).
  4. 4. Procédé selon l'une des revendications 1 à 3, dans lequel ledit matériau semi-conducteur contraint est du silicium contraint en tension.
  5. 5. Procédé selon la revendication 4, comprenant en outre, après 30 l'étape b), une étape d'enrichissement en Germanium de ladite région. 25
  6. 6. Procédé de réalisation d'un dispositif microélectronique à transistors selon l'une des revendications 4 ou 5, comprenant en outre, après l'étape b) de recristallisation, la réalisation d'au moins un transistor de type P (T21, T41) et d'au moins un transistor de type N (T11, T12, T31, T32) ladite région étant destinée à former une région de canal pour ledit transistor N, ladite zone étant destinée à former une région de canal pour ledit transistor P.
  7. 7. Procédé selon l'une des revendications 1 ou 2, dans lequel ledit matériau semi-conducteur contraint est du silicium germanium contraint en compression.
  8. 8. Procédé selon la revendication 7, dans lequel le silicium germanium contraint en compression est obtenu préalablement à l'étape a) par enrichissement en Ge d'une couche de Si reposant sur ladite couche isolante.
  9. 9. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 7 ou 8 doté de transistors, comprenant en outre, après l'étape b) de recristallisation, la réalisation d'au moins un transistor de type P (T22, T23) et d'au moins un transistor de type N (T13) ladite région étant destinée à former une région de canal pour ledit transistor P, ladite zone étant destinée à former une région de canal pour ledit transistor N.
  10. 10. Procédé selon l'une des revendications 1 à 9, dans lequel l'étape a) et l'étape b) sont réalisées à l'aide d'un laser.
  11. 11. Procédé selon l'une des revendications 1 à 9, dans lequel l'étape b) comprend au moins un recuit thermique.
  12. 12. Procédé selon l'une des revendications 1 à 9 et 11, dans lequel l'étape b) est une recristallisation partielle de ladite région (13b) de manière à conserver à l'issue de l'étape b), une portion amorphe (33) dans ladite région.
  13. 13. Procédé selon l'une des revendications 1 à 12, dans lequel ladite région (13b) rendue amorphe à l'étape a) et recristallisée à l'étape b) comporte une face latérale (42) accolée à ladite zone (13a, 14a) cristalline de ladite couche superficielle, les autres faces latérales (41, 43, 44) de la région amorphe n'étant pas en contact avec une zone de matériau cristallin.
  14. 14. Substrat de type semi-conducteur contraint sur isolant doté d'une couche de support (11), d'une couche isolante (12) disposée sur la couche de support, d'une couche superficielle (13, 14) à base de matériau semi-conducteur disposée sur la couche isolante, une zone (13a,14a) de ladite couche superficielle reposant sur ladite couche isolante étant à base d'un matériau semi-conducteur cristallin contraint, une région (13b,53,14b) de ladite couche superficielle reposant également sur ladite couche isolante (12) et jouxtant ladite zone étant à base de matériau semi-conducteur cristallin relaxé ou à base de matériau contraint en compression.
  15. 15. Dispositif à transistors comprenant un substrat selon la revendication 14.
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