FR3051972A1 - Procede de realisation d'un transistor comprenant des source et drain obtenus par recristallisation de semi-conducteur - Google Patents

Procede de realisation d'un transistor comprenant des source et drain obtenus par recristallisation de semi-conducteur Download PDF

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Abstract

Procédé de réalisation d'un transistor (100) comprenant les étapes suivantes : - réaliser, sur une première région (106) de canal d'une première couche semi-conductrice cristalline, une grille (112) et un premier espaceur (114) ; - réaliser des premières portions (120, 122) semi-conductrices cristallines sur des deuxièmes régions (116, 118) de source et drain (144, 146) ; - rendre amorphe et doper les deuxièmes régions ; - recristalliser les deuxièmes régions et activer les dopants présents dans les deuxièmes régions ; - supprimer les premières portions ; - réaliser un deuxième espaceur (138) plus épais que le premier espaceur ; - réaliser des deuxièmes portions (140, 142) semi-conductrices cristallines dopées sur les deuxièmes régions, lesdites deuxièmes portions et les deuxièmes régions formant ensemble les source et drain du transistor.

Description

PROCEDE DE REALISATION D'UN TRANSISTOR COMPRENANT DES SOURCE ET DRAIN OBTENUS PAR RECRISTALLISATION DE SEMI-CONDUCTEUR
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concernant le domaine des dispositifs microélectroniques, et plus particulièrement celui de la réalisation de transistors, notamment de type MOS et avantageusement de type FDSOI (transistors totalement désertés sur silicium sur isolant, ou « Fully Depleted Silicon On Insulator »).
Pour satisfaire aux conditions de hautes performances imposées aux transistors des noeuds technologiques avancés, il est souhaitable de réaliser les jonctions source - canal et drain - canal de manière abrupte et proche du canal, ce qui implique de réaliser les régions dopées correspondant à la source et au drain au plus proche du canal. Il est notamment connu de réaliser ces jonctions via la mise en oeuvre d'une implantation ionique d'espèces dopantes dans les régions de semi-conducteur destinées à former les source et drain du transistor, puis d'un recuit pour activer thermiquement les dopants implantés. Toutefois, la réduction des dimensions des transistors imposée par les derniers noeuds teohnologiques pose un problème car le recuit doit être mis en oeuvre à haute température (généralement supérieure à environ 1000°C), oe qui entraîne une diffusion des dopants dans le oanal.
Pour éviter cette diffusion des dopants dans le canal, il est possible de réaliser une activation des dopants, c'est-à-dire les positionner en site substitutionnel où ils sont électriquement actifs, à basse température. Le document de L. Pasini et al., « High performance low température activated devices and optimization guidelines for 3D VLSI intégration of FD, TroGate, FinFET on insulator», VLSI 2015, décrit la réalisation d'un espaceur fin (dont l'épaisseur est comprise entre 1 et 3 nm) autour de la grille afin que les dopants soient implantés, après la réalisation de l'espaceur, très près du canal. L'activation des dopants est ensuite réalisée à basse température par recristallisation épitaxiale en phase solide, également appelée SPER pour « Solid Phase Epitaxial Recrystallization ». Pour cela, les régions de semi-conducteur destinées à former les source et drain sont tout d'abord dopées par implantation ionique d'espèces dopantes et d'espèces amorphisantes (généralement en deux étapes d'implantation distinctes) détruisant la structure cristalline du semi-conducteur subissant cette implantation et le rendant amorphe. Le semi-conducteur amorphe est ensuite recristallisé à basse température (généralement inférieure à environ 700°C et par exemple comprise entre environ 400°C et 600°C), ce qui permet d'activer les dopants implantés dans les source et drain tout en évitant une diffusion des dopants dans le canal.
Pour la réalisation de certains transistors tels que les transistors FDSOI, une activation des dopants par SPER est complexe à mettre en oeuvre car cette technique implique de conserver, après la mise en oeuvre de l'implantation ionique transformant le semi-conducteur cristallin en semi-conducteur amorphe, une portion de semi-conducteur cristallin n'ayant pas subie l'amorphisation pour servir de germe cristallin lors de la recristallisation ultérieure du semi-conducteur. Or, l'épaisseur de la couche mince de semi-conducteur utilisée pour la réalisation des zones actives des transistors FDSOI est généralement inférieure ou égale à environ 7 nm, ce qui implique que l'amorphisation, c'est-à-dire la transformation de semi-conducteur cristallin en semi-conducteur amorphe, doit être réalisée pour une partie seulement de l'épaisseur de la couche mince de semi-conducteur afin de conserver une portion de semi-conducteur cristallin qui servira à la recristallisation du semi-conducteur amorphe. De plus, pour obtenir un semi-conducteur de bonne qualité cristalline après cette recristallisation, le germe cristallin, c'est-à-dire la partie de l'épaisseur de la couche mince qui n'est pas rendue amorphe, doit avoir une épaisseur d'au moins 2 à 3 nm.
La figure 1 représente schématiquement un transistor FDSOI 10 obtenu lorsque les dopants sont activés par SPER comme décrit ci-dessus. Le transistor 10 est réalisé dans une couche mince 12 de semi-conducteur disposée sur une couche diélectrique enterrée 14, ou BOX pour « Buried Oxide ». Le transistor 10 comporte une grille 16 (diélectrique de grille + conducteur(s) de grille) autour de laquelle est formé un espaceur fin 18. La partie de la couche mince 12 se trouvant sous la grille 16 et l'espaceur 18 forme un canal 20 du transistor 10. Les source et drain, respectivement référencés 22 et 24, obtenus avec le procédé précédemment décrit ont chacun une partie supérieure 26, 28 dopée formée par la portion de semi-conducteur ayant subi la recristallisation, et une partie inférieure 30, 32 formée par la portion de semi-conducteur qui n'a pas subi de recristallisation et qui a servi de germe cristallin pour la recristallisation des parties supérieures 26, 28.
Un premier problème posé par un tel transistor 10 est que seule une partie de l'épaisseur de la couche dans laquelle sont réalisés les source et drain 22, 24 a donc le dopage souhaité (correspondant aux parties supérieures 26, 28). Les parties inférieures 30, 32 comportent du semi-conducteur non dopé avec le niveau souhaité, ce qui n'est pas souhaitable pour les source et drain 22, 24. En outre, la mise en oeuvre d'une implantation ionique sur une épaisseur de l'ordre de 3 à 4 nm, en laissant une épaisseur cristalline de l'ordre de 2 à 3 nm pour former le germe cristallin, est difficile à contrôler. Enfin, cette implantation doit être réalisée à très basse énergie en raison de l'amorphisation souhaitée sur une très faible épaisseur. Si des couches de protection comportant par exemple du Si02 ou du SiN (non représentées sur la figure 1) sont présentes sur les source et drain 22, 24 du transistor 10, des contaminants peuvent être introduits dans la couche mince 12 de semi-conducteur.
Pour répondre à ces problèmes, le document EP 2 840 594 A2 décrit un procédé de réalisation d'un transistor dans lequel une amorphisation et une recristallisation sont mises en oeuvre après une épitaxie des source et drain du transistor. L'épaisseur de semi-conducteur formant les source et drain est supérieure à celle du reste de la couche mince de semi-conducteur, et notamment supérieure à la portion de semi-conducteur formant le canal du transistor. Des dopants sont implantés dans des parties inférieures des source et drain. Ainsi, un germe cristallin destiné à la mise en oeuvre d'une activation de dopants SPER est conservé et formé par des parties supérieures des source et drain afin que la recristallisation des régions implantées se produise depuis ce germe. Par conséquent, les dopants peuvent être activés par SPER sur toute l'épaisseur de semi-conducteur se trouvant face au canal. De plus, ce procédé évite d'avoir à mettre en oeuvre une implantation de dopants dans une partie trop fine de semi-conducteur.
Ce procédé présente toutefois d'autres inconvénients. En effet, avec ce procédé, les dopants ne sont pas implantés au plus proche du canal car un espaceur épais doit être réalisé autour de la grille, cet espaceur empêchant une implantation de dopants au plus proche du canal même lorsque cette implantation ionique est mise en oeuvre avec des faisceaux inclinés par rapport au substrat. De plus, ce problème ne peut pas être résolu en utilisant un espaceur fin autour de la grille car une trop faible épaisseur d'isolant entre la grille et les parties épitaxiées des source et drain engendrerait des problèmes capacitifs au sein du transistor. De plus, à l'issu de ce procédé, la structure cristalline du semi-conducteur formant les source et drain, notamment au niveau des parties supérieures, est fortement endommagée par les différentes étapes mises en œuvre pour l'activation par SPER et ne peut pas retrouver son état initial tel qu'obtenu juste après l'épitaxie. Cela peut engendrer une réduction du niveau d'activation des dopants apportés dans les source et drain par l'épitaxie (dopage in-situ) et une perte de la contrainte dans le cas de source et drain réalisés à partir de SiGe contraint de manière compressive, comme pour le cas d'un transistor PMOS.
EXPOSÉ DE L'INVENTION
Un but de la présente invention est de proposer un procédé de réalisation d'un transistor ne présentant les inconvénients précédemment décrits, c'est-à-dire : - permettant la réalisation de source et drain au plus près du canal via la mise en œuvre d'une activation de dopants par SPER pour éviter une diffusion des dopants dans le canal, - permettant l'obtention de semi-conducteur dopé dans toute l'épaisseur du semi-conducteur des source et drain se trouvant face au canal, - ne nécessitant pas la mise en œuvre d'une amorphisation par implantation ionique dans une épaisseur de semi-conducteur trop faible pour être bien contrôlée, - évitant les problèmes capacitifs entre les source et drain et la grille du transistor. - permettant l'obtention d'un bon niveau d'activation des dopants dans les source et drain, et cela quelle que soit l'épaisseur de semi-conducteur dans laquelle la zone active du transistor doit être réalisée, c'est-à-dire également dans le cas d'un transistor FDSOI.
Pour cela, la présente invention propose un procédé de réalisation d'un transistor comprenant au moins les étapes suivantes : - réaliser, sur une première région d'une première couche de semi-conducteur cristallin destinée à former le canal du transistor, une grille et un premier espaceur diélectrique contre des parois latérales de la grille ; - réaliser des premières portions de semi-conducteur cristallin sur des deuxièmes régions de la première couche destinées à faire partie des source et drain du transistor ; - rendre amorphe et doper au moins les deuxièmes régions de la première couche ; - recristalliser au moins le semi-conducteur des deuxièmes régions de la première couche et activer les dopants présents au moins dans le semi-conducteur des deuxièmes régions de la première couche ; - supprimer les premières portions ; - réaliser un deuxième espaceur diélectrique contre les parois latérales de la grille tel que l'épaisseur du deuxième espaceur diélectrique soit supérieure à celle du premier espaceur diélectrique ; - réaliser des deuxièmes portions de semi-conducteur cristallin dopé sur les deuxièmes régions de la première couche telles qu'au moins lesdites deuxièmes portions et les deuxièmes régions de la première couche forment ensemble les source et drain du transistor.
Dans ce procédé, les premières portions servent de couche sacrificielle et sont réalisées dans une configuration dite « extension first » de manière à former une partie cristalline supérieure servant de germe cristallin lors d'une activation des dopants par SPER dans les deuxièmes régions de la première couche et éventuellement dans une partie des premières portions. Après le dopage du semi-conducteur se trouvant face au canal, c'est-à-dire le semi-conducteur des deuxièmes régions de la première couche, les premières portions sont gravées, puis un deuxième espaceur plus épais est réalisé afin d'éviter des problèmes capacitifs parasites entre la grille et les source et drain. Enfin, les source et drain sont achevés en réalisant les deuxièmes portions.
Avec ce procédé, il est donc possible de choisir l'épaisseur du premier espaceur diélectrique telle que le semi-conducteur dopé des source et drain puisse être formé au plus près du canal. En effet, même si ce premier espaceur diélectrique est très fin, cela ne pose pas de problèmes capacitifs entre les source et drain et la grille du transistor puisqu'un deuxième espaceur diélectrique plus épais est réalisé par la suite.
En outre, les source et drain sont réalisés au plus près du canal via la mise en oeuvre d'une activation de dopants par SPER permettant d'éviter une diffusion des dopants dans le canal du transistor.
Avec ce procédé, toute l'épaisseur des deuxièmes régions de la première couche se retrouve formée de semi-conducteur dopé, ce qui permet l'obtention de semi-conducteur dopé dans toute l'épaisseur du semi-conducteur des source et drain se trouvant face au canal.
De plus, du fait de la réalisation des premières portions de semi-conducteur cristallin, ce procédé ne nécessite pas la mise en oeuvre d'une amorphisation dans une épaisseur de semi-conducteur trop faible pour être bien contrôlée.
De plus, du fait que les premières portions sont supprimées et que les deuxièmes portions de semi-conducteur cristallin, destinées à faire partie des source et drain, sont réalisées à la fin du procédé, ce qui implique que ces deuxièmes portions ne sont pas exposées aux étapes d'amorphisation, de dopage et de recristallisation, le semi-conducteur des source et drain n'est pas endommagé par ces étapes, ce qui permet l'obtention d'un bon niveau d'activation des dopants dans les source et drain.
Les deuxièmes portions de semi-conducteur sont de préférence dopées in-situ par épitaxie.
Enfin, ce procédé apporte tous les avantages exposés ci-dessus quelle que soit l'épaisseur de semi-conducteur dans laquelle la zone active du transistor est réalisée. et notamment dans le cas d'un transistor FDSOI dont la couche active peut avoir une épaisseur par exemple inférieure ou égale à environ 7 nm.
La première couche peut être la couche superficielle d'un substrat de type semi-conducteur sur isolant. Dans ce cas, le transistor peut être de type FDSOI et la première couche peut comporter une épaisseur comprise entre environ 4 nm et 8 nm.
De manière avantageuse, l'épaisseur du premier espaceur diélectrique peut être comprise entre environ 1 nm et 3 nm. Une telle épaisseur permet de doper les deuxièmes régions de la première couche au plus près du canal.
La réalisation du deuxième espaceur diélectrique peut comporter un dépôt de matériau diélectrique autour du premier espaceur diélectrique tel que ledit matériau diélectrique et le premier espaceur diélectrique forment ensemble le deuxième espaceur diélectrique, ou la réalisation du deuxième espaceur diélectrique peut comporter la mise en œuvre d'une suppression du premier espaceur diélectrique puis un dépôt de matériau diélectrique formant le deuxième espaceur diélectrique.
Le procédé peut comporter en outre, entre la réalisation du deuxième espaceur diélectrique et la réalisation des deuxièmes portions, une étape de gravure d'une partie supérieure des deuxièmes régions de la première couche telle que les deuxièmes portions soient réalisées sur des parties restantes des deuxièmes régions de la première couche et partiellement en regard de la première région de la première couche. Dans ce cas, lorsque les deuxièmes portions sont réalisées ensuite à partir de semi-conducteur contraint, l'effet de cette contrainte sur canal (formé par la première région de la première couche) est amélioré.
Les premières et deuxièmes portions peuvent être réalisées par épitaxie. L'amorphisation et le dopage des deuxièmes régions de la première couche peuvent comporter la mise en œuvre d'une seule implantation ionique d'espèces dopantes dans les deuxièmes régions de la première couche. Ces espèces dopantes sont par exemple de l'arsenic et/ou du phosphore.
En variante, l'amorphisation et le dopage des deuxièmes régions de la première couche peuvent comporter la mise en œuvre d'une première implantation ionique d'espèces non dopantes, par exemple du silicium et/ou du germanium, dans les deuxièmes régions de la première couche et d'une deuxième implantation ionique d'espèces dopantes dans les deuxièmes régions de la première couche. Avec ces deux implantations ioniques (qui peuvent être telles que la première implantation ionique soit mise en oeuvre avant la deuxième implantation ionique, ou telles que la deuxième implantation ionique soit mise en oeuvre avant la première implantation ionique), il est possible de choisir le niveau de dopage souhaité pour le semi-conducteur des deuxièmes régions de la première couche indépendamment de la quantité d'ions utilisés pour réaliser l'amorphisation. Les ions utilisés pour l'amorphisation sont par exemple des ions silicium.
La recristallisation et l'activation des dopants peuvent comporter la mise en oeuvre d'un recuit sous atmosphère inerte et à une température comprise entre environ 500°C et 800°C, et/ou d'un chauffage localisé par laser du semi-conducteur comportant les dopants.
Le procédé peut être tel que : - l'amorphisation et le dopage sont mis en oeuvre tels qu'ils réalisent également une amorphisation et un dopage d'une partie inférieure des premières portions et tels que le semi-conducteur d'une partie supérieure des premières portions soit conservé dans un état cristallin, et - la recristallisation et l'activation des dopants sont mises en oeuvre telles que le semi-conducteur de la partie inférieure des premières portions soit également recristallisé et que les dopants présents dans le semi-conducteur de la partie inférieure des premières portions soient également activés.
En rendant amorphe et en dopant une partie inférieure des premières portions, cela permet de réduire les contraintes de mise en oeuvre de cette amorphisation et de ce dopage, notamment lorsque les premières et deuxièmes portions comportent le même semi-conducteur.
Le procédé peut comporter en outre, entre la réalisation de la grille et du premier espaceur diélectrique et la réalisation des premières portions, une étape de réalisation d'une couche d'arrêt de gravure sur les deuxièmes régions de la première couche, la suppression des premières portions comportant dans ce cas une gravure des premières portions mise en oeuvre jusqu'à atteindre la couche d'arrêt de gravure. L'utilisation d'une telle couche d'arrêt de gravure est avantageuse car elle permet de ne pas détériorer les surfaces supérieures des deuxièmes régions de la première couche lors de la gravure mise en oeuvre pour supprimer les premières portions, ces surfaces obtenues étant très régulières. La couche d'arrêt de gravure permet en outre de délimiter précisément le semi-conducteur à supprimer avant la réalisation des deuxièmes portions.
Il est possible que la couche d'arrêt de gravure soit conservée. En variante, le procédé peut comporter en outre, entre la suppression des premières portions et la réalisation des deuxièmes portions, une étape de suppression de la couche d'arrêt de gravure (par exemple par gravure).
La première couche peut comporter du silicium ou du SiGe comprenant une proportion de germanium par exemple comprise entre environ 20 % et 60 % ou entre environ 20 % et 40 %. Le semi-conducteur de la première couche peut être contraint (par exemple contraint en tension dans le cas d'un transistor NMOS ou contraint en compression dans le cas d'un transistor PMOS, la contrainte pouvant être uni-axiale ou biaxiale).
Lorsque la première couche comporte du silicium, la couche d'arrêt de gravure peut comporter du SiGe comprenant une proportion de germanium par exemple comprise entre environ 10 % et 50 %, ou, lorsque la première couche comporte du SiGe, la couche d'arrêt de gravure peut comporter du silicium et/ou du SiGe dont la proportion de germanium est supérieure par exemple d'au moins 5 % ou d'au moins 10 % par rapport à celle du SiGe de la première couche. L'épaisseur de la couche d'arrêt de gravure peut être comprise entre environ 1 nm et 5 nm. Le semi-conducteur de la couche d'arrêt de gravure peut être dopé et/ou contraint, ce qui est avantageux lorsque la couche d'arrêt de gravure est conservée. Le semi-conducteur de la couche d'arrêt de gravure est contraint lorsque la composition et/ou la nature de ce semi-conducteur diffère de la composition et/ou de la nature de celui de la première couche.
Le procédé peut être tel que : - lorsque le transistor est de type NMOS, les premières et/ou deuxièmes portions comportent du silicium dopé de type N et/ou contraint en tension (uni-axialement ou bi-axialement), ou - lorsque le transistor est de type PMOS, les premières portions comportent du silicium dopé de type P et/ou contraint en compression (uni-axialement ou bi-axialement), et/ou les deuxièmes portions comportent du SiGe dopé de type P dont la proportion de germanium est comprise entre environ 20 % et 60 %.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - la figure 1 représente schématiquement un transistor FDSOI obtenu lorsqu'une activation des dopants par SPER classique est mise en oeuvre ; - les figures 2 à 7 représentent les étapes d'un procédé de réalisation d'un transistor, objet de la présente invention, selon un premier mode de réalisation ; - les figures 8 à 12 représentent une partie des étapes d'un procédé de réalisation d'un transistor, objet de la présente invention, selon un deuxième mode de réalisation ; - les figures 13 à 18 représentent une partie des étapes d'un procédé de réalisation d'un transistor, objet de la présente invention, selon un troisième mode de réalisation.
Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
On se réfère tout d'abord aux figures 2 à 7 qui représentent les étapes d'un procédé de réalisation d'un transistor 100 selon un premier mode de réalisation.
Le transistor 100 est ici de type NMOS et est réalisé à partir d'un substrat de type semi-conducteur sur isolant, par exemple de type SOI (silicium sur isolant) et comportant une couche épaisse de semi-conducteur (non visible sur les figures 2 à 7) sur laquelle est disposée une couche diélectrique enterrée 102, ou BOX, comportant par exemple du Si02 et dont l'épaisseur est par exemple de l'ordre de 20 nm, elle-même recouverte d'une première couche 104 de semi-conducteur cristallin, comportant ici du silicium et dont l'épaisseur est par exemple comprise entre environ 4 nm et 8 nm. Le silicium de la première couche 104 peut être contraint en tension ou non.
Des étapes de dépôt, photolithographie et gravure sont ensuite mises en oeuvre pour réaliser, sur une première région 106 de la première couche 104 destinée à former le canal du transistor 100, un diélectrique de grille et un ou plusieurs conducteurs de grille formant ensemble une grille 112 du transistor 100.
Un premier espaceur diélectrique 114 est ensuite réalisé sur la première région 106 et autour de la grille 112, c'est-à-dire contre les parois latérales, ou flancs latéraux, de la grille 112 (voir figure 2). Le premier espaceur 114 comporte par exemple du SiN et est fin, c'est-à-dire a une épaisseur (dimension parallèle à l'axe X représenté la figure 2) par exemple comprise entre environ 1 nm et 3 nm.
Comme représenté sur la figure 3, une première épitaxie est ensuite mise en œuvre sur les régions d'accès du transistor 100, c'est-à-dire sur des deuxièmes régions 116,118 de la première couche 104 destinées à faire partie des source et drain du transistor 100, formant des premières portions 120,122 de semi-conducteur cristallin disposées sur les deuxièmes régions 116, 118 de la première couche 104. Sur la figure 3, la première région 106 et les deuxièmes régions 116, 118 de la première couche 104 sont symboliquement délimitées les unes des autres par des traits pointillés. Les premières portions 120, 122 réalisées sont surélevées par rapport au niveau auquel se trouvent la première région 106 et les deuxièmes régions 116, 118. Ces premières portions 120, 122 sont donc disposées contre des parties des parois latérales extérieures du premier espaceur diélectrique 114 et ne sont pas disposées en regard de la première région 106. En outre, ces premières portions 120, 122 ont chacune une épaisseur (dimension parallèle à l'axe Z représenté sur la figure 3) par exemple comprise entre environ 5 nm et 15 nm. Cette première épitaxie peut être mise en oeuvre telle que les premières portions 120, 122 comportent du semi-conducteur dopé ou non, par exemple du Si dopé de type N par du phosphore.
Le semi-conducteur des premières portions 120,122 peut également être contraint élastiquement en tension. Selon une variante de réalisation, le semi-conducteur obtenu par cette première épitaxie peut contenir une faible concentration de carbone, par exemple comprise entre environ 0,5 % et 2 %, ce qui confère au semi-conducteur cristallin des premières portions 120,122 un paramètre de maille inférieur au paramètre de maille du semi-conducteur des deuxièmes régions 116, 118 qui ne comporte pas de carbone, conférant ainsi une contrainte en tension au semi-conducteur des premières portions 120, 122.
Comme représenté sur la figure 4, une ou plusieurs étapes d'implantation ionique sont mises en oeuvre telles que des dopants soient implantés dans toute l'épaisseur des deuxièmes régions 116, 118 de la première couche 104. Dans le premier mode de réalisation décrit ici, les dopants sont également implantés dans des parties inférieures 124,126 des premières portions 120,122. Cette ou ces implantations ioniques détruisent la structure cristalline du semi-conducteur des parties inférieures 124,126 des premières portions 120, 122 et des deuxièmes régions 116, 118 et rendent amorphe ce semi-conducteur. Les parties inférieures 124, 126 des premières portions 120, 122 et les deuxièmes régions 116, 118 forment donc ensemble des portions semi-conducteur amorphe d'épaisseur supérieure à celle de la première couche 104. Des parties supérieures 128,130 des première portions 120,122 sont traversées par les faisceaux d'ions 132 utilisés lors de cette ou ces implantations sans que ces ions détruisent la structure cristalline du semi-conducteur de ces parties supérieures 128,130. Les parties supérieures 128,130 des premières portions 120, 122 conservent donc du semi-conducteur cristallin qui servira ultérieurement à la recristallisation du semi-conducteur amorphe des parties inférieures 124,126 et des deuxièmes régions 116,118.
Pour obtenir le semi-conducteur amorphe, il est possible de mettre en oeuvre une première implantation d'ions Si"^ puis une deuxième implantation d'espèces dopantes, par exemple du phosphore ou de l'arsenic, dans les deuxièmes régions 116, 118 de la première couche 104 et dans les parties inférieures 124, 126 des premières portions 120, 122. En variante, l'implantation d'espèces dopantes peut être mise en oeuvre avant l'implantation des espèces non dopantes. Il est également possible qu'une seule implantation d'ions d'espèces dopantes, par exemple des ions phosphore, soit mise en oeuvre. Les ions peuvent être implantés avec une énergie par exemple comprise entre environ 15 keV et 40 keV et avec une dose par exemple comprise entre environ l.lO^'^at/cm^ et 5.10^^ at/cm^. Les espèces des ions implantés, ainsi que l'énergie et les doses avec lesquelles ces ions sont implantés sont choisies notamment en fonction de l'épaisseur et de la nature des semi-conducteurs des deuxièmes régions 116, 118 de la première couche 104 et des premières portions 120,122.
Une recristallisation permettant de transformer le semi-conducteur amorphe des deuxièmes régions 116, 118 de la première couche 104 et des parties inférieures 124, 126 des premières portions 120, 122 en semi-conducteur cristallin dans lequel les dopants sont activés par SPER est ensuite mise en oeuvre. Pour cela, l'ensemble de la structure précédemment formée peut être soumise à un recuit par exemple mis en œuvre sous atmosphère inerte, la température de ce recuit pouvant être par exemple comprise entre environ 500°C et 800°C et la durée de ce recuit pour être comprises entre quelques secondes, par exemple moins de 10 secondes, lorsque la température est élevée (par exemple proche ou égale à 800°C), et quelques minutes (par exemple moins de 30 mn) lorsque la température est plus faible (par exemple proche ou égale à 500°C).
La recristallisation du semi-conducteur amorphe se produit grâce au semi-conducteur cristallin des parties supérieures 128, 130 des premières portions 120, 122 qui forme un front de recristallisation pour le semi-conducteur amorphe des parties inférieures 124, 126 des premières portions 120, 122 puis pour le semi-conducteur amorphe des deuxièmes régions 116,118 de la première couche 104. En outre, ce recuit et le procédé de recristallisation SPER réalisent également une activation des dopants implantés dans le semi-conducteur des deuxièmes régions 116,118 de la première couche 104 et des parties inférieures 124,126 des premières portions 120,122. A l'issue de cette recristallisation et de cette activation des dopants, les deuxièmes régions 116, 118 de la première couche 104 et les parties inférieures 124, 126 des premières portions 120, 122 comportent du semi-conducteur cristallin dopé (figure 5).
En variante, cette recristallisation et cette activation des dopants peuvent être mises en œuvre par un laser chauffant localement le semi-conducteur des deuxièmes portions 116, 118 de la première couche 104 et des parties supérieures 124, 126 des premières portions 120,122.
Lors de la recristallisation, le paramètre de maille du semi-conducteur cristallin des premières portions 120, 122 (celui des parties supérieures 128, 130 dans le cas présent) est au moins partiellement transféré au semi-conducteur se trouvant sous celui-ci, c'est-à-dire ici le semi-conducteur des deuxièmes régions 116,118 de la première couche 104. Ainsi, si le semi-conducteur des premières portions 120, 122 est contraint, cette contrainte peut être transférée dans le semi-conducteur des deuxièmes régions 116, 118 de la première couche 104.
Comme représenté sur la figure 6, la totalité du semi-conducteur des premières portions 120, 122, c'est-à-dire à la fois les parties supérieures 128, 130 et les parties inférieures 124,126, sont ensuite supprimées, ici par gravure. Les portions de semi-conducteur cristallin dopé restantes ont une épaisseur sensiblement similaire à celle de la première région 106 destinée à former le canal du transistor 100 et correspondent aux deuxièmes régions 116,118 de la première couche 104.
Un deuxième espaceur diélectrique 138 est ensuite réalisé en déposant un matériau diélectrique, par exemple du SiN, autour du premier espaceur diélectrique 114. Le deuxième espaceur diélectrique 138 (formé du matériau diélectrique déposé et du premier espaceur diélectrique 114) a une épaisseur (dimension parallèle à l'axe X sur la figure 7) par exemple comprise entre environ 3 nm et 10 nm. Ce deuxième espaceur diélectrique 138 est formé sur des portions des deuxièmes régions 116, 118 qui sont juxtaposées à la première région 106.
En variante, il est possible de supprimer le premier espaceur diélectrique 114 puis de réaliser ensuite le deuxième espaceur diélectrique 138 tel qu'il occupe le volume précédemment occupé par le premier espaceur diélectrique 114.
Une deuxième épitaxie est ensuite mise en oeuvre à partir du semi-conducteur cristallin dopé des deuxièmes régions 116, 118 qui est non recouvert par les espaceurs diélectriques 114, 138, formant des deuxièmes portions 140, 142 de semi-conducteur cristallin dopé (ici de type N par des ions phosphore). Ces deuxièmes portions 140, 142 et les deuxièmes régions 116, 118 forment les source et drain 144, 146 du transistor 100 (voir figure 7).
Comme pour les premières portions 120, 122, le semi-conducteur des deuxièmes portions 140,142 peut être contraint en tension. Pour cela, le semi-conducteur obtenu par cette deuxième épitaxie peut contenir une faible concentration de carbone, par exemple comprise entre environ 0,5 % et 2 %, ce qui confère au semi-conducteur cristallin des deuxièmes portions 140,142 un paramètre de maille inférieur au paramètre de maille du semi-conducteur des deuxièmes régions 116, 118 qui ne comporte pas de carbone, conférant ainsi une contrainte en tension au semi-conducteur des deuxièmes portions 140, 142, cette contrainte en tension induisant une contrainte en tension dans le canal du transistor 100.
Selon une variante avantageuse de ce premier mode de réalisation, il est possible qu'entre la réalisation du deuxième espaceur diélectrique 138 et la deuxième épitaxie, une étape de gravure d'une partie supérieure des deuxièmes régions 116,118 de la première couche 104 soit mise en oeuvre. Ainsi, les deuxièmes portions 140, 142 sont ensuite réalisées sur les parties restantes des deuxièmes régions 116, 118 et donc partiellement en regard de la première région 106, c'est-à-dire du canal du transistor 100. Cette variante est particulièrement avantageuse lorsque les deuxièmes portions 140, 142 comportent du semi-conducteur contraint (en tension dans le cas d'un transistor NMOS) car cette contrainte se répercute alors mieux dans le canal du transistor.
Selon une autre variante de ce premier mode de réalisation, il est possible que la ou les implantations ioniques soient réalisées uniquement dans le semi-conducteur des deuxièmes régions 116, 118. Dans ce cas, à l'issu du recuit de recristallisation et d'activation des dopants, seules les deuxièmes régions 116, 118 comportent du semi-conducteur cristallin dopé, et les premières portions 120,122 sont entièrement composées de semi-conducteur cristallin non fortement dopé.
Les figures 8 à 12 représentent une partie des étapes d'un procédé de réalisation du transistor 100 selon un deuxième mode de réalisation.
Une structure similaire à celle précédemment décrite en liaison avec la figure 2 est tout d'abord réalisée. Ensuite, une couche d'arrêt de gravure 202 résistante vis-à-vis de l'agent de gravure utilisé pour graver le semi-conducteur des premières portions 120,122 qui seront formées ultérieurement (c'est-à-dire présentant une vitesse de gravure par cet agent de gravure inférieure à celle avec laquelle sont gravées les premières portions 120,122 par cet agent de gravure) est ensuite déposée sur les parties de la première couche 104 non recouvertes par la grille 112 et le premier espaceur diélectrique 114, c'est-à-dire sur les deuxièmes régions 116,118 de la première couche 104 (figure 8). Lorsque les premières portions 120,122 destinées à être réalisées par épitaxie sur la couche d'arrêt de gravure 202 comportent du silicium, la couche d'arrêt de gravure 202 comporte avantageusement du SiGe dont la proportion de germanium est par exemple comprise entre environ 10 % et 50 %. L'épaisseur de la couche d'arrêt de gravure 202 est par exemple comprise entre environ 1 nm et 5 nm. Le semi-conducteur de la couche d'arrêt de gravure 202 peut être dopé ou non (dopage in situ au cours de l'épitaxie). La couche d'arrêt de gravure 202 peut comporter du SiGe pour un transistor 100 de type NMOS ou PMOS, ou peut comporter du SiGe :B pour un transistor 100 de type PMOS.
Comme représenté sur la figure 9, une épitaxie est ensuite mise en œuvre, de manière analogue à celle précédemment décrite en liaison avec la figure 3, formant les premières portions 120,122 comprenant ici du silicium.
Comme précédemment décrit, le semi-conducteur des portions 120,122 peut être contraint en tension et/ou être dopé de type N pour un transistor 100 de type NMOS ou dopé de type P pour un transistor 100 de type PMOS.
Ensuite, comme précédemment décrit en lien avec la figure 4, une ou plusieurs étapes d'implantation ionique sont mises en œuvre telles que des dopants soient implantés dans toute l'épaisseur des deuxièmes régions 116, 118 de la première couche 104 et dans les parties inférieures 124, 126 des premières portions 120,122. Ces dopants sont également implantés dans le semi-conducteur de la couche d'arrêt de gravure 202 qui est disposée entre les deuxièmes régions 116, 118 de la première couche 104 et les premières portions 120,122. De préférence, pour la réalisation d'un transistor de type P, une première implantation d'espèces non dopantes telles que du silicium et/ou du germanium (pour l'amorphisation) est réalisée, puis des espèces dopantes telles que du bore sont ensuite implantées au cours d'une deuxième implantation. En variante, la deuxième implantation peut être mise en oeuvre avant la première implantation. Pour la réalisation d'un transistor de type N, des ions P et/ou As peuvent être utilisés.
Le silicium et le SiGe cristallins subissant cette implantation ionique deviennent des semi-conducteurs amorphes, l'épaisseur totale du semi-conducteur ainsi formé étant supérieure à celle de la première couche 104 (figure 10). Cette implantation ionique peut être mise en œuvre avec des paramètres similaires à ceux précédemment décrits pour le premier mode de réalisation.
Comme représenté sur la figure 11, une recristallisation du semi-conducteur amorphe des deuxièmes régions 116, 118 de la première couche 104 et des parties inférieures 124,126 des premières portions 120,122 et une activation des dopants implantés dans ce semi-conducteur amorphe par SPER sont ensuite réalisées via la mise en œuvre d'un recuit de l'ensemble de la structure et/ou une recristallisation locale par laser, comme précédemment décrit en liaison avec la figure 5. Outre le semi-conducteur des deuxièmes régions 116,118 de la première couche 104 et celui des parties inférieures 124, 126 des premières portions 120, 122 qui est devenu cristallin et dopé suite à la mise en œuvre de cette recristallisation et de cette activation par SPER, le semi-conducteur de la couche d'arrêt de gravure 202 est également recristallisé et devient du semi-conducteur dopé suite à la mise en œuvre de ces étapes.
Comme représenté sur la figure 12, les premières portions 120,122 sont ensuite retirées par gravure. Grâce à la présence de la couche d'arrêt de gravure 202, cette gravure est bien contrôlée et permet de ne pas détériorer les deuxièmes régions 116,118 de la première couche 104, et donc de bien contrôler l'épaisseur de semi-conducteur restant à côté de la première région 106.
Une deuxième gravure est ensuite mise en œuvre pour supprimer la couche d'arrêt de gravure 202. La structure obtenue à ce stade du procédé correspond à celle précédemment décrite en liaison avec la figure 6, avectoutefois les deuxièmes régions 116, 118 de la première couche 102 ayant des surfaces supérieures très régulières et non endommagées par la gravure mise en œuvre pour supprimer les premières portions 120, 122.
En variante, la couche d'arrêt de gravure 202 peut être conservée.
Le transistor 100 est ensuite achevé de manière analogue à celle précédemment décrite pour le premier mode de réalisation, en lien avec la figure 7, c'est-à-dire en formant le deuxième espaceur diélectrique 138 et en réalisant l'épitaxie formant les deuxièmes portions 140, 142 (sur les deuxièmes régions 116, 118 de la première couche 102 si la couche d'arrêt de gravure 202 est supprimée ou sur la couche d'arrêt de gravure 202 si celle-ci est conservée), achevant ainsi la réalisation des source et drain 144,146 du transistor 100.
Les différentes variantes de réalisation précédemment décrites pour le premier mode de réalisation peuvent s'appliquer également à ce deuxième mode de réalisation.
Les étapes d'un procédé de réalisation du transistor 100 selon un troisième mode de réalisation sont maintenant décrites en lien avec les figures 13 à 18.
Le transistor 100 est ici de type PMOS et est réalisé à partir d'un substrat de type semi-conducteur sur isolant, par exemple de type SGOl (silicium-germanium sur isolant) et comportant une couche épaisse de semi-conducteur (non visible sur les figures 13 à 18) sur laquelle est disposée une couche diélectrique enterrée 102, comportant par exemple du Si02 et dont l'épaisseur est par exemple de l'ordre de 25 nm, elle-même recouverte d'une première couche de semi-conducteur 104, comportant ici du SiGe et dont l'épaisseur est par exemple comprise entre environ 5 nm et 8 nm. Le SiGe de la première couche 104 peut être contraint en compression ou non, et avoir une proportion de germanium comprise entre environ 20 % et 60 % ou entre environ 20 % et 40 %.
La grille 112 et le premier espaceur 114 sont ensuite réalisés sur la première couche 104, comme précédemment décrit pour le premier mode de réalisation.
Comme dans le deuxième mode de réalisation, la couche d'arrêt de gravure 202 est ensuite réalisée sur la première couche 104, sur les deuxièmes régions 116, 118 (figure 14). La couche d'arrêt de gravure 202 peut comporter du SiGe, dopé ou non. Dans le cas d'une couche d'arrêt de gravure 202 de SiGe dopé, ce dopage est ici de type P (du fait que le transistor 100 est ici du type PMOS) et est obtenu par exemple par implantation d'ions bore. L'épaisseur de la couche d'arrêt de gravure 202 peut être comprise entre environ 1 nm et 5 nm, et la proportion de germanium dans le SiGe peut être comprise entre environ 10 % et 50 %. Lorsque la première couche 104 comporte du SiGe, comme c'est le cas ici, la couche d'arrêt de gravure 202 peut comporter du SiGe ayant une proportion en germanium supérieure d'au moins 5 % par rapport à la celle du SiGe de la première couche 104.
Comme représenté sur la figure 15, une première épitaxie est mise en oeuvre, comme précédemment décrit dans les deux précédents modes de réalisation, formant les première portions 120,122, ici composées de silicium. Le semi-conducteur des premières portions 120,122 peut être dopé de type P ou non dopé, et peut être contraint en compression.
Ensuite, comme précédemment décrit en lien avec les figures 4 et 10, une ou plusieurs étapes d'implantation ionique sont mises en œuvre telles que des dopants soient implantés dans toute l'épaisseur des deuxièmes régions 116, 118 de la première couche 104 (figure 16). Ici, les dopants sont également implantés dans la couche d'arrêt de gravure 202. Une première implantation d'ions Si^ ou Ge"^ suivie d'une deuxième implantation d'espèces dopantes de type B^ou Bp2^ sont par exemple mises en œuvre dans ce troisième mode de réalisation. Le semi-conducteur des deuxièmes régions 116,118 de la première couche 104 subissant cette implantation ionique devient un semi-conducteur amorphe. Cette implantation ionique peut être mise en œuvre avec des paramètres (énergie, dose, etc.) similaires à ceux précédemment décrits pour les premier et deuxième modes de réalisation, et adaptés en fonction des épaisseurs et des matériaux en présence. Les énergies et les doses d'implantation utilisées pour former le semi-conducteur amorphe peuvent être adaptées telles que le SiGe des deuxièmes régions 116, 118 de la première couche 104 et de la couche d'arrêt de gravure 202 soit amorphisé sélectivement par rapport au silicium des premières portions 120,122. Des exemples de mise en oeuvre d'une telle amorphisation sélective sont décrits par exemple dans le document de T.W. Simpson et al., « Amorphization threshold in Si-implanted strained SiGe alloy layers », Microstructure of Irradiated Materials, 1994, Meeting of the Materials Research Society.
Comme représenté sur la figure 17, une recristallisation du semi-conducteur amorphe des deuxièmes régions 116, 118 de la première couche 104 (et également de celui de la couche d'arrêt de gravure 202) et une activation des dopants implantés dans ce semi-conducteur amorphe sont ensuite réalisées via la mise en oeuvre d'un recuit de l'ensemble de la structure et/ou une recristallisation locale par laser, comme précédemment décrit en liaison avec les figures 5 et 11. Si le semi-conducteur cristallin des premières portions 120,122 est du silicium et que celui de la première couche 104 est du SiGe, le SiGe recristallisé des deuxièmes régions 116, 118 peut devenir alors au moins partiellement contraint en compression.
Comme représenté sur la figure 18, les premières portions 120,122 sont ensuite retirées par gravure. Grâce à la présence de la couche d'arrêt de gravure 202, cette gravure est bien contrôlée et permet de ne pas détériorer les deuxièmes régions 116,118 de la première couche 104, et donc de bien contrôler l'épaisseur de semi-conducteur restant à côté de la première région 106.
Une deuxième gravure est ensuite mise en oeuvre pour supprimer la couche d'arrêt de gravure 202.
Le transistor 100 est ensuite achevé de manière analogue à celle précédemment décrite pour le premier mode de réalisation, en lien avec la figure 7, c'est-à-dire en formant le deuxième espaceur diélectrique 138 et en réalisant une deuxième épitaxie formant les deuxièmes portions 140,142, achevant ainsi la réalisation des source et drain 144, 146 du transistor 100. Dans ce troisième mode de réalisation, le semi-conducteur des deuxièmes portions 140,142 est avantageusement du SiGe dopé de type P (par exemple par des ions bore) dont la proportion de germanium est comprise entre environ 20 % et 60 % telle que les source et drain 144,146 soient contraints en compression et qu'une contrainte en compression se retrouve dans le canal du transistor 100.
Les différentes variantes de réalisation précédemment décrites pour les premier et deuxième modes de réalisation peuvent s'appliquer également à ce deuxième mode de réalisation. De plus, ce troisième mode de réalisation peut être mis en oeuvre sans réaliser la couche d'arrêt de gravure 202.

Claims (15)

  1. REVENDICATIONS
    1. Procédé de réalisation d'un transistor (100) comprenant au moins les étapes suivantes : - réaliser, sur une première région (106) d'une première couche (104) de semi-conducteur cristallin destinée à former le canal du transistor (100), une grille (112) et un premier espaceur diélectrique (114) contre des parois latérales de la grille (112) ; - réaliser des premières portions (120, 122) de semi-conducteur cristallin sur des deuxièmes régions (116,118) de la première couche (104) destinées à faire partie des source et drain (144,146) du transistor (100) ; - rendre amorphe et doper au moins les deuxièmes régions (116, 118) de la première couche (104) ; - recristalliser au moins le semi-conducteur des deuxièmes régions (116, 118) de la première couche (104) et activer les dopants présents au moins dans le semi-conducteur des deuxièmes régions (116,118) de la première couche (104) ; - supprimer les premières portions (120,122) ; - réaliser un deuxième espaceur diélectrique (138) contre les parois latérales de la grille (112) tel que l'épaisseur du deuxième espaceur diélectrique (138) soit supérieure à celle du premier espaceur diélectrique (114) ; - réaliser des deuxièmes portions (140, 142) de semi-conducteur cristallin dopé sur les deuxièmes régions (116,118) de la première couche (104) telles qu'au moins lesdites deuxièmes portions (140, 142) et les deuxièmes régions (116, 118) de la première couche (104) forment ensemble les source et drain (144,146) du transistor (100).
  2. 2. Procédé selon la revendication 1, dans lequel la première couche (104) est la couche superficielle d'un substrat de type semi-conducteur sur isolant (102).
  3. 3. Procédé selon la revendication 2, dans lequel le transistor (100) est de type FDSOI et la première couche (104) comporte une épaisseur comprise entre environ 4 nm et 8 nm.
  4. 4. Procédé selon l'une des revendications précédentes, dans lequel l'épaisseur du premier espaceur diélectrique (114) est comprise entre environ 1 nm et 3 nm.
  5. 5. Procédé selon l'une des revendications précédentes, dans lequel la réalisation du deuxième espaceur diélectrique (138) comporte un dépôt de matériau diélectrique autour du premier espaceur diélectrique (114) tel que ledit matériau diélectrique et le premier espaceur diélectrique (114) forment ensemble le deuxième espaceur diélectrique (138), ou dans lequel la réalisation du deuxième espaceur diélectrique (138) comporte la mise en oeuvre d'une suppression du premier espaceur diélectrique (114) puis un dépôt de matériau diélectrique formant le deuxième espaceur diélectrique (138).
  6. 6. Procédé selon l'une des revendications précédentes, comportant en outre, entre la réalisation du deuxième espaceur diélectrique (138) et la réalisation des deuxièmes portions (140, 142), une étape de gravure d'une partie supérieure des deuxièmes régions (116,118) de la première couche (104) telle que les deuxièmes portions (140,142) soient réalisées sur des parties restantes des deuxièmes régions (116,118) de la première couche (104) et partiellement en regard de la première région (106) de la première couche (104).
  7. 7. Procédé selon l'une des revendications précédentes, dans lequel les premières et deuxièmes portions (120,122,140,142) sont réalisées par épitaxie.
  8. 8. Procédé selon l'une des revendications précédentes, dans lequel l'amorphisation et le dopage des deuxièmes régions (116,118) de la première couche (104) comportent la mise en oeuvre d'une seule implantation ionique d'espèces dopantes dans les deuxièmes régions (116,118) de la première couche (104).
  9. 9. Procédé selon l'une des revendications 1 à 7, dans lequel l'amorphisation et le dopage des deuxièmes régions (116,118) de la première couche (104) comportent la mise en oeuvre d'une première implantation ionique d'espèces non dopantes dans les deuxièmes régions (116, 118) de la première couche (104) et d'une deuxième implantation ionique d'espèces dopantes dans les deuxièmes régions (116,118) de la première couche (104).
  10. 10. Procédé selon l'une des revendications précédentes, dans lequel la recristallisation et l'activation des dopants comportent la mise en oeuvre d'un recuit sous atmosphère inerte et à une température comprise entre environ 500°C et 800°C, et/ou d'un chauffage localisé par laser du semi-conducteur comportant les dopants.
  11. 11. Procédé selon l'une des revendications précédentes, dans lequel : - l'amorphisation et le dopage sont mis en oeuvre tels qu'ils réalisent également une amorphisation et un dopage d'une partie inférieure (124, 126) des premières portions (120,122) et tels que le semi-conducteur d'une partie supérieure (128, 130) des premières portions (120,122) soit conservé dans un état cristallin, et - la recristallisation et l'activation des dopants sont mises en oeuvre telles que le semi-conducteur de la partie inférieure (124, 126) des premières portions (120,122) soit également recristallisé et que les dopants présents dans le semi-conducteur de la partie inférieure (124, 126) des premières portions (120, 122) soient également activés.
  12. 12. Procédé selon l'une des revendications précédentes, comportant en outre, entre la réalisation de la grille (112) et du premier espaceur diélectrique (114) et la réalisation des premières portions (120, 122), une étape de réalisation d'une couche d'arrêt de gravure (202) sur les deuxièmes régions (116,118) de la première couche (104), dans lequel l'étape de suppression des premières portions (120, 122) comporte une gravure des premières portions (120, 122) mise en oeuvre jusqu'à atteindre la couche d'arrêt de gravure (202).
  13. 13. Procédé selon la revendication 12, comportant en outre, entre la suppression des premières portions (120, 122) et la réalisation des deuxièmes portions (140,142), une étape de suppression de la couche d'arrêt de gravure (202).
  14. 14. Procédé selon l'une des revendications précédentes, dans lequel la première couche (104) comporte du silicium ou du SiGe comprenant une proportion de germanium comprise entre environ 20 % et 60 %.
  15. 15. Procédé selon l'une des revendications précédentes, dans lequel : - lorsque le transistor (100) est de type NMOS, les premières et/ou deuxièmes portions (120, 122, 140, 142) comportent du silicium dopé de type N et/ou contraint en tension, ou - lorsque le transistor (100) est de type PMOS, les premières portions (120, 122) comportent du silicium dopé de type P et/ou contraint en compression, et/ou les deuxièmes portions (140,142) comportent du SiGe dopé de type P dont la proportion de germanium est comprise entre environ 20 % et 60 %.
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