FR3015768A1 - Procede ameliore de modification de l'etat de contrainte d'un bloc de materiau semi-conducteur - Google Patents
Procede ameliore de modification de l'etat de contrainte d'un bloc de materiau semi-conducteur Download PDFInfo
- Publication number
- FR3015768A1 FR3015768A1 FR1363419A FR1363419A FR3015768A1 FR 3015768 A1 FR3015768 A1 FR 3015768A1 FR 1363419 A FR1363419 A FR 1363419A FR 1363419 A FR1363419 A FR 1363419A FR 3015768 A1 FR3015768 A1 FR 3015768A1
- Authority
- FR
- France
- Prior art keywords
- block
- semiconductor
- lower region
- annealing
- semiconductor material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 239000000463 material Substances 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000000137 annealing Methods 0.000 claims abstract description 37
- 238000001953 recrystallisation Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 230000000284 resting effect Effects 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 27
- 239000012212 insulator Substances 0.000 claims description 9
- 239000002344 surface layer Substances 0.000 claims description 4
- 238000004377 microelectronic Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 2
- 238000002513 implantation Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000006835 compression Effects 0.000 description 4
- 238000007906 compression Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000005280 amorphization Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910020776 SixNy Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 235000011007 phosphoric acid Nutrition 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7847—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate using a memorization technique, e.g. re-crystallization under strain, bonding on a substrate having a thermal expansion coefficient different from the one of the region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Recrystallisation Techniques (AREA)
Abstract
Procédé de modification de l'état de contrainte d'un bloc de matériau semi-conducteur comprenant des étapes : - d'amorphisation d'une région inférieure (12a, 22a, 32a) d'un bloc de matériau semi-conducteur reposant sur un substrat tandis que la structure cristalline d'une région inférieure (12b, 22b, 32b) du bloc et en contact avec la région supérieure est conservée, - de recuit de fluage selon un budget thermique adapté pour permettre le fluage de la région inférieure (12b, 22b, 32b) sans recristalliser le matériau de cette région inférieure, - de recuit de recristallisation de la région inférieure (12b, 22b, 32b).
Description
PROCEDE AMELIORE DE MODIFICATION DE L'ETAT DE CONTRAINTE D'UN BLOC DE MATERIAU SEMI-CONDUCTEUR DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR La présente description concerne le domaine des structures semi- conductrices, et plus particulièrement celui des procédés de réalisation de telles structures comprenant une ou plusieurs étapes visant à modifier l'état de contrainte d'un bloc de matériau semi-conducteur. Pour améliorer les performances de certains composants microélectroniques, en particulier les transistors, il peut être avantageux de prévoir de réaliser ces derniers en partie dans une couche de matériau semi-conducteur sur lequel une contrainte mécanique en tension ou en compression est appliquée. Une contrainte en tension appliquée par exemple sur un canal de transistor en silicium permet d'induire une augmentation de la vitesse des électrons, tandis que lorsqu'un canal de silicium subit une contrainte en compression, on augmente la vitesse de conduction par trous. Pour appliquer une contrainte sur un bloc de matériau semi-conducteur, il est connu de former sur ce bloc un matériau amorphe ayant une contrainte intrinsèque. Le document US2008/0169508 Al présente par exemple un procédé dans lequel un bloc de Si est mis en contrainte par le biais d'une couche de nitrure de silicium contraint en tension, tandis que sur un même substrat, un autre bloc de Si est contraint par l'intermédiaire d'une couche de nitrure de silicium contraint en compression. Une autre méthode pour contraindre un matériau semi-conducteur, consiste à lui imposer le paramètre de maille d'un autre matériau semi-conducteur.
Le document US 2012/0068267 Al présente par exemple un procédé dans lequel une telle méthode est utilisée : on effectue une implantation localisée d'un bloc de Si surmonté d'une zone de SiGe pour rendre amorphe une région inférieure du bloc de Si et relaxer cette région. La région supérieure du bloc de Si subit quant à elle une contrainte imposée par la zone de SiGe. On effectue ensuite une recristallisation de la région inférieure du bloc de Si en se servant de la région supérieure de ce bloc comme germe de départ. Le matériau contraint de la région supérieure impose alors son paramètre de maille à celui de la région inférieure. Dans certains cas, on peut également vouloir diminuer l'état de contrainte d'un bloc de matériau semi-conducteur. Par exemple, lorsqu'on réalise un dispositif avec des transistor de type N et de type P à partir d'une même couche semi-conductrice d'un substrat pré-contraint en tension, on peut chercher à vouloir relaxer localement certaines zones de la couche pré- contrainte afin d'y réaliser des transistors de type P. Il se pose le problème de trouver un nouveau procédé permettant de modifier l'état de contrainte d'un bloc semi-conducteur. EXPOSÉ DE L'INVENTION La présente invention concerne un procédé comprenant des étapes consistant à: a) rendre amorphe une région inférieure d'un bloc de matériau semi- conducteur reposant sur un substrat tandis que la structure cristalline d'une région supérieure du bloc et en contact avec la région supérieure est conservée, b) effectuer au moins un recuit de fluage selon une durée et une température adaptées pour permettre le fluage de la région inférieure sans recristalliser le matériau de cette région inférieure, c) effectuer au moins un recuit de recristallisation de la région inférieure.
Ainsi, selon l'invention, le recuit de fluage permet de davantage modifier l'état de contrainte du bloc de matériau semi-conducteur qu'un procédé dans lequel on effectue une recristallisation directement après avoir rendu amorphe la région inférieure de ce bloc.
Le procédé peut être mis en oeuvre pour relaxer un bloc de matériau semi-conducteur contraint, ou pour contraindre un bloc de matériau semi-conducteur non contraint ou relaxé, ou pour augmenter la contrainte d'un bloc de matériau semiconducteur contraint.
Ainsi, selon une première possibilité de mise en oeuvre du procédé, à l'étape a), le bloc de matériau semi-conducteur peut être contraint. Ce bloc semi-conducteur peut avoir été formé à partir de, ou peut appartenir à, une couche superficielle d'un substrat de type semi-conducteur sur isolant ou de type semi-conducteur sur isolant.
Selon une possibilité de mise en oeuvre du procédé, on forme des tranchées dans la couche isolante de part et d'autre du bloc semi-conducteur Cette étape peut être réalisée avant ou après l'amorphisation. Entre l'étape a) et l'étape b), une étape consistant à former une zone de mise en contrainte du bloc de matériau semi-conducteur peut être prévue.
La zone de mise en contrainte du bloc de matériau semi-conducteur peut être à base d'un matériau contraint amorphe tel que par exemple du nitrure de silicium contraint. Selon une possibilité de mise en oeuvre du procédé dans lequel ledit bloc semi-conducteur est à base de Si, le recuit de fluage à l'étape b) peut être effectué à une température comprise entre 300°C et 400°C. Un procédé tel que défini plus haut peut être mis en oeuvre dans le cadre de la fabrication d'un dispositif microélectronique à transistors. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - les figures 1A-1D illustrent un exemple de procédé visant à diminuer l'état de contrainte d'un bloc semi-conducteur contraint et dans lequel au moins un recuit de fluage suivant l'invention du bloc semi-conducteur est réalisé ; - la figure 2 illustre une variante de procédé dans laquelle le bloc semiconducteur repose sur une zone isolante gravée ; - les figures 3A-3E illustrent un autre exemple de procédé suivant l'invention visant à contraindre un bloc semi-conducteur contraint et dans lequel au moins un recuit de fluage suivant l'invention du bloc semi-conducteur est réalisé ; - les figures 4A-4E illustrent une variante de procédé suivant l'invention mise en oeuvre sur un substrat massif ; Comme cela est usuel dans la représentation des structures semi- conductrices, les diverses vues en coupe ne sont pas tracées à l'échelle. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles, les angles réalisés par les faces latérales des différentes couches servant notamment à illustrer les différents états de contrainte de ces couches. En outre, dans la description ci-après, des termes qui dépendent de l'orientation d'une structure, tels que « inférieure », « supérieure », s'appliquent en considérant que la structure est orientée de la façon illustrée dans les figures. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un premier exemple de procédé suivant l'invention, permettant de modifier l'état de contrainte d'un bloc semi-conducteur, va à présent être décrit en liaison avec les figures 1A-1D. Le matériau de départ de ce procédé est, dans cet exemple, un substrat de type semi-conducteur contraint sur isolant, par exemple de type sS01 (SOI pour « strained Silicon on insulator » ou « silicium contraint sur isolant »). Le substrat comprend ainsi une couche de support 10 par exemple semi-conductrice qui peut être à base de Si, ainsi qu'une couche isolante 11, par exemple à base d'oxyde de silicium, qui est située sur et en contact avec la couche de support 10, ainsi qu'une couche semi conductrice dite « superficielle » située sur et en contact avec ladite couche isolante 11 et qui est contrainte, par exemple en tension (figure 1A). La couche semi conductrice superficielle contrainte peut avoir une épaisseur comprise par exemple entre 10 nm et 200 nm, de préférence entre 15 nm et 40 nm. On effectue ensuite une implantation ionique (figure 1B) d'un bloc semiconducteur 12 de la couche superficielle qui peut avoir été obtenu par gravure de celle-ci.
L'implantation est effectuée de manière à rendre amorphe une région inférieure 12a du bloc semi-conducteur 12. Le profil d'implantation est tel que la région supérieure 12b conserve sa structure cristalline. La région supérieure reçoit une dose inférieure au seuil d'amorphisation qui est généralement de l'ordre de 10% d'atomes déplacés dans un cristal, soit environ 3.6E21 atomes.cm-3 dans le Si cristallin.
Dans cet exemple particulier, la région inférieure 12a rendue amorphe est en contact avec la couche isolante 12 du substrat, tandis qu'un germe cristallin est conservé en surface du bloc semi-conducteur 12. L'espèce ionique d'implantation est de préférence une espèce légère. L'implantation amorphisante peut être réalisée à l'aide d'une espèce inerte pour le matériau semi-conducteur implanté, par exemple des atomes de Si lorsque le matériau semi-conducteur qui subit l'implantation est du Si. Par « espèce inerte » on entend ici une espèce qui n'est pas destinée à modifier les propriétés de conduction du matériau semiconducteur implanté. Les conditions d'implantation amorphisante du bloc semi-conducteur 12 peuvent être définies à l'aide d'un outil de simulation tel que par exemple un logiciel de type C-TRIM (CTRIM pour « Crystal Transport of Ions in Matter ») utilisant des algorithmes de Monte Carlo. Dans un cas où l'on implante une région de 30 nm d'épaisseur d'un bloc 12 de Si, l'énergie d'implantation peut être par exemple comprise entre 15 keV et 30 keV, selon une dose d'implantation par exemple comprise entre 1E14 et 8E14 atomes/cm2. Pour une implantation d'un bloc de Si, une dose par exemple de l'ordre de 4E14 avec une énergie par exemple de l'ordre de 20 keV ou une dose par exemple de l'ordre de 3E14 avec une énergie par exemple de l'ordre de 30 keV permettent de réaliser un empilement comportant une région inférieure amorphe de l'ordre de 20 nm d'épaisseur surmontée d'une région supérieure cristalline de l'ordre de 10 nm d'épaisseur. Ensuite, on effectue un recuit de fluage (figure 1C). Le recuit de fluage est effectué à une température et selon une durée choisies de manière à permettre à la région inférieure 12a amorphe de fluer tout en empêchant une recristallisation de cette région. La température de ce recuit de fluage est ainsi choisie inférieure à la température de recristallisation du matériau semi-conducteur du bloc semi-conducteur 12, par exemple inférieure à 500°C lorsque le bloc semi-conducteur 12 est à base de Si.
Dans un cas, par exemple, d'un bloc 12 à base d'un autre matériau semi- conducteur, tel que du SixGel_x ou du Ge, on peut choisir la température de fluage en fonction par exemple de données de températures de recristallisation telles que dans le document de O. Hellman, Materials Science and Engineering: R: Reports Volume 16, Issue 1, 1996.
Le budget thermique du recuit de fluage est en outre prévu suffisamment important pour permettre une relaxation de la région inférieure 12b initialement contrainte du bloc semi-conducteur 12, et en particulier une relaxation telle que la région inférieure 12b du bloc semi-conducteur 12 subisse une variation de contrainte d'au moins 300 MPa.
Le document « viscosity and elastic constants of amorphous Si and Ge », de Witvrouw et al., Journal of Applied Physics 74,1993 donne par exemple des conditions de relaxation du Si. En se basant sur les données du document précédent, on peut déterminer un tableau donnant des résultats de mesures de contrainte en fonction d'une durée de recuit exercée sur un bloc de Si après que celui-ci ait subit un recuit de fluage à une température choisie de l'ordre de 350 °C. Pour relaxer ce bloc semi-conducteur de Si ayant une contrainte initiale par exemple de l'ordre de 1 GPa, une durée de recuit de fluage de l'ordre de 1 heure peut être prévue. 1000 999 ' 999 998 998 997 994 966 932 705 497 122 Un deuxième tableau ci-dessous donne une correspondance entre température de recuit d'un bloc de Si et durée de recuit nécessaire pour permettre un fluage, avec une valeur de viscosité associée. 15 200 1,3E+18 5E+07 225 1,5E+17 6E+06 250 2,1E416 9E+05 275 3,5E+15 1E+05 300 6,9E+14 3E+04 325 1,6E+14 7E+03 350 4,0E-F13 2E+03 20 375 1,2E+13 5E+02 400 3,6E+12 2E+02 425 1,2E+12 5E+01 450 4,5E+11 2E+01 475 1,8E+11 8E+00 500 3E+00 7,5E+10 525 3,3E+10 1E+00 550 1,5E+10 7E-01 25 575 7,6E+09 3E-01 600 3,8E+09 2E-01 625 2,0E+09 9E-02 650 14E409 5E-02, 5 10 60 120 600 1200 360010 Pour conserver une durée de recuit raisonnable par rapport à des contraintes de mise en oeuvre d'un point de vue industriel, une température de recuit d'au moins 300°C est de préférence prévue. Dans le cas où le bloc 12 est à base de Si, la température de recuit de fluage peut être ainsi choisie avantageusement entre 300°C et 400°C tandis que la durée peut être, quant à elle, fixée par exemple entre plusieurs dizaines de secondes et plusieurs heures. Ensuite, après avoir effectué le recuit de fluage, on réalise un recuit de recristallisation de la région inférieure 12a du bloc semi-conducteur 12, en se servant de la région supérieure 12b du bloc semi-conducteur comme zone de départ à un front de recristallisation (figure 1D). Pour effectuer la recristallisation du bloc semi-conducteur 12, lorsqu'il est à base de Si, le recuit est réalisé à une température de préférence supérieure à 500°C, qui peut être comprise par exemple entre 600°C et 1150°C. La durée de recuit peut être prévue par exemple supérieure à 2 min pour une température de recuit de l'ordre de 600°C. Un budget thermique élevé, donnant une meilleure recristallisation, un recuit à une température de l'ordre de 1100°C pendant une durée de 30 min peut être avantageusement mis en oeuvre. Selon une variante de réalisation donnée sur la figure 2, lors de la formation du bloc semi-conducteur 12 par gravure de la couche superficielle, on peut prolonger cette gravure dans la couche isolante 11 en s'arrêtant sur ou dans la couche de support 10. On forme ainsi des tranchées 17 de part et d'autre du bloc semi-conducteur 12, autour d'une zone 18 de la couche isolante du substrat sur laquelle repose ce bloc. Les bords de la zone isolante 18 sont ici situés dans le prolongement des flancs latéraux du bloc semi-conducteur. Cela peut permettre de modifier davantage les contraintes exercées sur le bloc semi-conducteur. En variante, on peut former ces tranchées après amorphisation. Dans ce cas, les conditions de gravure, et en particulier la température, sont prévues de manière à ne pas entrainer de cristallisation du bloc.
Un autre exemple de procédé suivant l'invention est donné sur les figures 3A-3E. Ce procédé vise cette fois à augmenter l'état de contrainte d'un bloc semiconducteur. Le matériau de départ est, dans cet exemple, un substrat de type semi- conducteur sur isolant, par exemple de type SOI (SOI pour « silicon on insulator » ou « silicium sur isolant ») qui diffère de celui de l'exemple précédent de par la couche semi conductrice superficielle 12 située sur et en contact avec la couche isolante 11 qui, cette fois, n'a pas de contrainte intrinsèque. Ensuite, par implantation ionique on rend amorphe une région inférieure 22a d'un bloc semi-conducteur 22 de la couche semi-conductrice superficielle tout en conservant la structure cristalline d'une région supérieure 22b de ce bloc (figure 3B). On forme ensuite une zone 24 de mise en contrainte sur la région supérieure 22b du bloc semi-conducteur. La zone 24 de mise en contrainte peut être à base d'un matériau contraint, amorphe, tel que par exemple du SiXNy. La zone 24 de mise en contrainte peut être par exemple à base de SixNy contraint en compression afin de contraindre en tension le bloc semi-conducteur 22. On réalise ensuite un recuit de fluage selon un budget thermique suffisant pour permettre à la région rendue amorphe 22b de fluer et prévu de sorte à ne pas recristalliser cette région (figure 3D). Ce recuit de fluage est réalisé à une température inférieure à la température de recristallisation du matériau semi-conducteur du bloc 12 et suffisamment importante pour permettre à ce matériau semi-conducteur de relaxer. Dans le cas d'un bloc semi-conducteur 12 à base de Si, le recuit de fluage peut être réalisé par exemple à une température comprise entre 300°C et 400°C, selon une durée comprise par exemple entre plusieurs secondes et plusieurs heures. On réalise ensuite un recuit de recristallisation de la région inférieure 22a du bloc semi-conducteur 22 à une température qui peut être comprise par exemple entre 500 °C et 1150°C et selon une durée par exemple supérieure à 2 minutes.
Puis, on retire la zone de mise en contrainte 24 (figure 3E). Dans le cas où cette zone est à base de SiXNV, ce retrait peut être réalisé par exemple par gravure à l'aide d'acide Ortho-phosphorique H3PO4, à température comprise par exemple entre 50°C et 100°C.
Une variante de réalisation prévoit de mettre en oeuvre le procédé qui vient d'être décrit à partir d'un substrat massif 30 (« bulk » selon la terminologie anglo-saxonne) par exemple sur lequel un bloc semi-conducteur 32 à base de Si est formé (figure 4A). On rend amorphe une région inférieure 32a du bloc semi-conducteur 32 tout en conservant la structure cristalline d'une région supérieure 32b de ce bloc (figure 4B). On forme ensuite une zone 34 de mise en contrainte sur la région supérieure 32b du bloc semi-conducteur (figure 4C). La zone 34 peut être par exemple une zone de mise en compression du bloc semi-conducteur 32 à base de nitrure de silicium. On réalise ensuite un recuit de fluage selon un couple température et durée adapté pour permettre à la région inférieure 32a amorphe de fluer sans recristalliser (figure 4D). Ainsi, le budget thermique est prévu suffisamment faible pour empêcher la recristallisation de la région inférieure 32a et suffisamment important pour permettre à ce matériau semi-conducteur de fluer, et de subir une variation de contrainte d'au moins 300 MPa. Dans le cas d'un bloc semi-conducteur 12 à base de Si, la température de ce recuit de fluage peut être prévue par exemple entre 300°C et 400°C, tandis que la durée du recuit peut être, quant à elle, prévue par exemple entre plusieurs dizaines de secondes et plusieurs heures. On effectue ensuite un recuit de recristallisation de la région inférieure 32a du bloc semi-conducteur 32 à une température qui peut être comprise par exemple entre 500°C et 1150°C selon une durée comprise par exemple entre 2 min et plusieurs heures.
Puis, on retire la zone de mise en contrainte 34 (figure 4E).
Claims (8)
- REVENDICATIONS1. Procédé de modification de l'état de contrainte d'un bloc de matériau semi-conducteur comprenant des étapes consistant à, dans cet ordre : a) rendre amorphe une région inférieure (12a, 22a, 32a) d'un bloc de matériau semi-conducteur reposant sur un substrat tandis que la structure cristalline d'une région supérieure (12b, 22b, 32b) du bloc et en contact avec la région supérieure est conservée, b) effectuer un recuit de fluage selon une durée et une température adaptées pour permettre le fluage de la région inférieure (12b, 22b, 32b) sans recristalliser le matériau de cette région inférieure, c) effectuer un recuit de recristallisation de la région inférieure (12b, 22b, 32b) du bloc semi-conducteur.
- 2. Procédé selon la revendication 1, dans lequel ledit bloc semi- conducteur dont la région inférieure est rendue amorphe à l'étape a) est un bloc de matériau semi-conducteur contraint.
- 3. Procédé selon la revendication 1 ou 2, dans lequel le substrat est un substrat de type semi-conducteur sur isolant comprenant une couche de support, une couche isolante reposant sur la couche de support et une couche semi-conductrice superficielle reposant sur la couche isolante, ledit bloc semi-conducteur appartenant à ladite couche superficielle.
- 4. Procédé selon la revendication 3, dans lequel on forme des tranchées dans la couche isolante de part et d'autre du bloc semi-conducteur.
- 5. Procédé selon l'une des revendications 1 à 4, comprenant en outre entre l'étape a) et l'étape b), une étape consistant à former une zone de mise en contrainte du bloc de matériau semi-conducteur.'55320 ALP-G 12
- 6. Procédé selon la revendication 5, la zone de mise en contrainte du bloc de matériau semi-conducteur étant à base d'un matériau contraint amorphe.
- 7. Procédé selon l'une des revendications 1 à 6, dans lequel ledit bloc semi-conducteur est à base de Si, le recuit de fluage à l'étape b) étant effectué à une température comprise entre 300°C et 400°C.
- 8. Procédé de réalisation d'un dispositif microélectronique à transistor(s) comprenant la mise en oeuvre d'un procédé selon l'une des revendications 1 à 7.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1363419A FR3015768B1 (fr) | 2013-12-23 | 2013-12-23 | Procede ameliore de modification de l'etat de contrainte d'un bloc de materiau semi-conducteur |
US14/575,329 US10879083B2 (en) | 2013-12-23 | 2014-12-18 | Method for modifying the strain state of a block of a semiconducting material |
US17/103,219 US20210098265A1 (en) | 2013-12-23 | 2020-11-24 | Method for modifying the strain state of a block of a semiconducting material |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1363419A FR3015768B1 (fr) | 2013-12-23 | 2013-12-23 | Procede ameliore de modification de l'etat de contrainte d'un bloc de materiau semi-conducteur |
Publications (2)
Publication Number | Publication Date |
---|---|
FR3015768A1 true FR3015768A1 (fr) | 2015-06-26 |
FR3015768B1 FR3015768B1 (fr) | 2017-08-11 |
Family
ID=50877378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR1363419A Active FR3015768B1 (fr) | 2013-12-23 | 2013-12-23 | Procede ameliore de modification de l'etat de contrainte d'un bloc de materiau semi-conducteur |
Country Status (2)
Country | Link |
---|---|
US (2) | US10879083B2 (fr) |
FR (1) | FR3015768B1 (fr) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR3023411B1 (fr) | 2014-07-07 | 2017-12-22 | Commissariat Energie Atomique | Generation localisee de contrainte dans un substrat soi |
FR3025654B1 (fr) | 2014-09-10 | 2016-12-23 | Commissariat Energie Atomique | Transistor finfet comportant des portions de sige d'orientation cristalline [111] |
FR3029012B1 (fr) | 2014-11-25 | 2017-12-22 | Commissariat Energie Atomique | Procede ameliore pour induire une contrainte dans un canal de transistor a l'aide de regions source/drain sacrificielles et d'un remplacement de grille |
FR3029011B1 (fr) | 2014-11-25 | 2018-04-13 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede ameliore de mise en contrainte d'une zone de canal de transistor |
FR3033081B1 (fr) | 2015-02-24 | 2017-03-31 | Commissariat Energie Atomique | Procede de modification de l'etat de contrainte d'une structure semi-conductrice a etages de canal de transistor |
FR3051970B1 (fr) | 2016-05-25 | 2020-06-12 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Realisation d'une structure de canal formee d'une pluralite de barreaux semi-conducteurs contraints |
FR3088480B1 (fr) | 2018-11-09 | 2020-12-04 | Commissariat Energie Atomique | Procede de collage avec desorption stimulee electroniquement |
FR3091620B1 (fr) | 2019-01-07 | 2021-01-29 | Commissariat Energie Atomique | Procédé de transfert de couche avec réduction localisée d’une capacité à initier une fracture |
FR3091619B1 (fr) | 2019-01-07 | 2021-01-29 | Commissariat Energie Atomique | Procédé de guérison avant transfert d’une couche semi-conductrice |
FR3108787B1 (fr) * | 2020-03-31 | 2022-04-01 | Commissariat Energie Atomique | Procédé basse température de transfert et de guérison d’une couche semi-conductrice |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090087971A1 (en) * | 2007-09-27 | 2009-04-02 | Chartered Semiconductor Manufacturing, Ltd. | Method for fabricating semiconductor devices with reduced junction diffusion |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4826737A (en) * | 1983-04-15 | 1989-05-02 | Mitsubishi Aluminum Kabushiki Kaisha | Method of using aluminum alloy as substrate for magnetic discs with enhanced magnetic recording density |
US6348715B1 (en) * | 1997-12-15 | 2002-02-19 | Lg Semicon Co., Ltd. | SOI (silicon on insulator) device |
US6197623B1 (en) * | 1998-10-16 | 2001-03-06 | Seungki Joo | Method for crystallizing amorphous silicon thin-film for use in thin-film transistors and thermal annealing apparatus therefor |
US7888197B2 (en) | 2007-01-11 | 2011-02-15 | International Business Machines Corporation | Method of forming stressed SOI FET having doped glass box layer using sacrificial stressed layer |
US7906384B2 (en) * | 2008-03-13 | 2011-03-15 | International Business Machines Corporation | Semiconductor devices having tensile and/or compressive stress and methods of manufacturing |
US8384122B1 (en) * | 2008-04-17 | 2013-02-26 | The Regents Of The University Of California | Tunneling transistor suitable for low voltage operation |
US8026573B2 (en) * | 2008-12-15 | 2011-09-27 | United Microelectronics Corp. | Electrical fuse structure |
US9461169B2 (en) | 2010-05-28 | 2016-10-04 | Globalfoundries Inc. | Device and method for fabricating thin semiconductor channel and buried strain memorization layer |
US8486776B2 (en) * | 2010-09-21 | 2013-07-16 | International Business Machines Corporation | Strained devices, methods of manufacture and design structures |
FR2974895B1 (fr) * | 2011-05-02 | 2013-06-28 | Commissariat Energie Atomique | Gyrometre a capacites parasites reduites |
FR2995137B1 (fr) | 2012-09-05 | 2015-12-11 | Commissariat Energie Atomique | Dispositif microelectronique a tranchees d'isolation debordant sous une zone active |
-
2013
- 2013-12-23 FR FR1363419A patent/FR3015768B1/fr active Active
-
2014
- 2014-12-18 US US14/575,329 patent/US10879083B2/en active Active
-
2020
- 2020-11-24 US US17/103,219 patent/US20210098265A1/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090087971A1 (en) * | 2007-09-27 | 2009-04-02 | Chartered Semiconductor Manufacturing, Ltd. | Method for fabricating semiconductor devices with reduced junction diffusion |
Non-Patent Citations (3)
Title |
---|
GALLON C ET AL: "Electrical analysis of mechanical stress induced by STI in short MOSFETs using externally applied stress", IEEE TRANSACTIONS ON ELECTRON DEVICES IEEE USA, vol. 51, no. 8, August 2004 (2004-08-01), pages 1254 - 1261, XP002730384, ISSN: 0018-9383 * |
VAVRUNKOVA V ET AL: "Study of Re-crystallization Processes in Amorphous Silicon Films", 2010 27TH INTERNATIONAL CONFERENCE ON MICROELECTRONICS (MIEL 2010) IEEE PISCATAWAY, NJ, USA, 2010, pages 257 - 260, XP002730481, ISBN: 978-1-4244-7200-0 * |
WITVROUW A ET AL: "Viscosity and elastic constants of amorphous Si and Ge", JOURNAL OF APPLIED PHYSICS USA, vol. 74, no. 12, 15 December 1993 (1993-12-15), pages 7154 - 7161, XP002730480, ISSN: 0021-8979 * |
Also Published As
Publication number | Publication date |
---|---|
US10879083B2 (en) | 2020-12-29 |
FR3015768B1 (fr) | 2017-08-11 |
US20210098265A1 (en) | 2021-04-01 |
US20150179474A1 (en) | 2015-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FR3015768A1 (fr) | Procede ameliore de modification de l'etat de contrainte d'un bloc de materiau semi-conducteur | |
EP2887384B1 (fr) | Procédé amélioré de réalisation de blocs semi-conducteurs contraints sur la couche isolante d'un substrat semi-conducteur sur isolant | |
EP2840594B1 (fr) | Recristallisation de blocs de source et de drain par le haut | |
JP5122130B2 (ja) | 格子整合されなかった基板上に応力緩和層構造を形成する方法 | |
EP3142152B1 (fr) | Procede de mise en tension d'un film semi-conducteur | |
JP2006522469A5 (fr) | ||
JP2009535850A (ja) | insituまたはexsitu熱処理と組み合わされた改良型電界効果トランジスタ向けのイオン注入(FETデバイスを製造する方法およびFETデバイス) | |
EP2835832A2 (fr) | Procede ameliore de realisation de zones dopees et/ou exercant une contrainte sous les espaceurs d'un transistor | |
FR3014244A1 (fr) | Procede ameliore de realisation d'un substrat semi-conducteur contraint sur isolant | |
EP3079168A1 (fr) | Procédé de dopage des régions de source et de drain d'un transistor à l'aide d'une amorphisation sélective | |
FR2898430A1 (fr) | Procede de realisation d'une structure comprenant au moins une couche mince en materiau amorphe obtenue par epitaxie sur un substrat support et structure obtenue suivant ledit procede | |
US9460923B2 (en) | Method of forming a strained silicon layer | |
EP3142151B1 (fr) | Procede de realisation d'une structure de canal de transistor en contrainte uni-axiale | |
FR2880988A1 (fr) | TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE | |
FR3023411A1 (fr) | Generation localisee de contrainte dans un substrat soi | |
FR3023972A1 (fr) | Procede de fabrication d'un transistor dans lequel le niveau de contrainte applique au canal est augmente | |
TWI596649B (zh) | 在應變鬆弛緩衝層上方形成具應變之磊晶半導體材料的方法 | |
FR3050569A1 (fr) | Fabrication amelioree de silicium contraint en tension sur isolant par amorphisation puis recristallisation | |
FR3048816A1 (fr) | Procede de fabrication d'un dispositif avec transistor nmos contraint en tension et transistor pmos contraint en compression uni-axiale | |
EP3026712B1 (fr) | Procede ameliore de mise en contrainte d'une zone de canal de transistor | |
FR3051972A1 (fr) | Procede de realisation d'un transistor comprenant des source et drain obtenus par recristallisation de semi-conducteur | |
JP2005268792A (ja) | 半導体デバイス製造方法、半導体デバイス、および装置 | |
EP3961721A1 (fr) | Procede ameliore d'enrichissement germanium autour du canal d'un transistor | |
EP3961720B1 (fr) | Enrichissement germanium autour du canal par blocs sureleves | |
EP4235765A2 (fr) | Procédé amélioré de fabrication d'un circuit intégré comportant un transistor nmos et un transistor pmos |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PLFP | Fee payment |
Year of fee payment: 3 |
|
PLFP | Fee payment |
Year of fee payment: 4 |
|
PLFP | Fee payment |
Year of fee payment: 5 |
|
PLFP | Fee payment |
Year of fee payment: 7 |
|
PLFP | Fee payment |
Year of fee payment: 8 |
|
PLFP | Fee payment |
Year of fee payment: 9 |
|
PLFP | Fee payment |
Year of fee payment: 10 |
|
PLFP | Fee payment |
Year of fee payment: 11 |