FR3059148A1 - Realisation d'elements d'interconnexions auto-alignes pour circuit integre 3d - Google Patents

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Abstract

Procédé de réalisation de transistors pour un circuit intégré 3D comprenant : a) former sur un niveau donné de transistors réalisés dans une première couche semi-conductrice : un empilement comprenant une première région d'une deuxième zone semi-conductrice adaptée pour accueillir un canal d'un transistor de type N et une deuxième région de la deuxième zone semi-conductrice adaptée pour accueillir un canal d'un transistor de type P d'un niveau supérieur au niveau donné, l'empilement comprenant en outre une couche (40) continue en matériau conducteur ou semi-conducteur dopé et appelée plan de masse, ainsi qu'une couche isolante entre la couche de plan de masse et la deuxième couche semi-conductrice, puis b) exposer à un laser (L) une ou plusieurs zones du circuit de sorte à effectuer au moins un recuit thermique, les zones exposées étant situées du côté d'une face supérieure de la couche continue de plan de masse, la couche continue de plan de masse étant configurée de sorte à protéger du laser une partie du circuit située du côté d'une face inférieure de la couche continue de plan de masse, puis c) effectuer une découpe de la couche (40) continue de plan de masse en au moins une première portion et au moins une deuxième portion disjointe de la première portion, la première portion étant configurée pour permettre de polariser la première région, la deuxième portion étant configurée pour permettre de polariser la deuxième région.

Description

Titulaire(s) : COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES Etablissement public.
Demande(s) d’extension
Mandataire(s) : BREVALEX Société à responsabilité limitée.
REALISATION D'ELEMENTS D'INTERCONNEXIONS AUTO-ALIGNES POUR CIRCUIT INTEGRE 3D.
FR 3 059 148 - A1 f5j> Procédé de réalisation de transistors pour un circuit intégré 3D comprenant:
a) former sur un niveau donné de transistors réalisés dans une première couche semi-conductrice: un empilement comprenant une première région d'une deuxième zone semi-conductrice adaptée pour accueillir un canal d'un transistor de type N et une deuxième région de la deuxième zone semi-conductrice adaptée pour accueillir un canal d'un transistor de type P d'un niveau supérieur au niveau donné, l'empilement comprenant en outre une couche (40) continue en matériau conducteur ou semi-conducteur dopé et appelée plan de masse, ainsi qu'une couche isolante entre la couche de plan de masse et la deuxième couche semiconductrice, puis
b) exposer à un laser (L) une ou plusieurs zones du circuit de sorte à effectuer au moins un recuit thermique, les zones exposées étant situées du côté d'une face supérieure de la couche continue de plan de masse, la couche continue de plan de masse étant configurée de sorte à protéger du laser une partie du circuit située du côté d'une face inférieure de la couche continue de plan de masse, puis
c) effectuer une découpe de la couche (40) continue de plan de masse en au moins une première portion et au moins une deuxième portion disjointe de la première portion, la première portion étant configurée pour permettre de polariser la première région, la deuxième portion étant configurée pour permettre de polariser la deuxième région.
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REALISATION D'ELEMENTS D'INTERCONNEXIONS AUTO-ALIGNES POUR
CIRCUIT INTEGRE 3D
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR
La présente demande concerne le domaine des circuits intégrés dotés de composants répartis sur plusieurs niveaux, en particulier des transistors. De tels dispositifs sont généralement qualifiés de circuits intégrés en 3 dimensions ou « 3D ».
D'une manière générale, dans le domaine des circuits intégrés, on cherche continuellement à augmenter la densité de transistors.
Pour cela, une solution consiste à répartir les transistors sur plusieurs niveaux de couches semi-conductrices superposées. De tels circuits comportent ainsi typiquement au moins deux couches semi-conductrices superposées et séparées entre elles par une couche isolante.
La réalisation du ou des étages de niveau supérieur peut impliquer des contraintes en termes de budget thermique. Dans certains cas, on cherche par exemple à limiter le budget thermique à 500°C. Une des raisons de cette limitation provient des éléments d'interconnexion inter-niveaux. Ces éléments sont généralement à base de métal tel que du W et peuvent avoir des propriétés de conduction électrique affectées lorsqu'ils sont soumis à des températures trop importantes.
Dans le même temps, certaines étapes de réalisation du ou des niveaux supérieurs telles que par exemple l'activation des dopants entraînent parfois des conditions de température élevées. Le recuit laser est une solution possible pour permettre de réaliser de tels recuits sans utiliser un budget thermique trop important. Toutefois, un phénomène de diffusion thermique dû au laser peut survenir dans le ou les étages inférieurs d'un circuit 3D en cours de réalisation.
Il se pose le problème de trouver un nouveau procédé pour circuit intégré 3D amélioré vis-à-vis d'inconvénients énoncés ci-dessus.
EXPOSÉ DE L'INVENTION
Un mode de réalisation de la présente invention prévoit un procédé de réalisation de transistors pour un circuit intégré doté de plusieurs niveaux superposés de transistors comprenant :
a) former sur un niveau donné doté d'un ou plusieurs transistors réalisés au moins partiellement dans une première couche semi-conductrice : un empilement comprenant au moins une première région d'une deuxième couche semi-conductrice adaptée pour accueillir un canal d'un transistor de type N et au moins une deuxième région de la deuxième couche semi-conductrice adaptée pour accueillir un canal d'un transistor de type P d'un niveau supérieur au niveau donné, l'empilement comprenant en outre une couche continue en matériau conducteur ou semi-conducteur dopé et appelée de plan de masse, ainsi qu'une couche isolante entre la couche de plan de masse et la deuxième couche semi-conductrice, puis
b) exposer à un laser une ou plusieurs zones du circuit de sorte à effectuer au moins un recuit thermique, les zones exposées étant situées du côté d'une face supérieure de la couche continue de plan de masse, la couche continue de plan de masse étant configurée de sorte à protéger du laser une partie du circuit située du côté d'une face inférieure de la couche continue de plan de masse, puis
c) effectuer une découpe de la couche continue de plan de masse en au moins une première portion et au moins une deuxième portion disjointe de la première portion, la première portion étant configurée pour permettre de polariser la première région, la deuxième portion étant configurée pour permettre de polariser la deuxième région.
La couche de plan de masse permet de jouer le rôle d'écran de protection lors de l'exposition au laser et empêcher un échauffement trop important du ou des niveaux inférieur(s) au niveau donné.
La découpe de la couche de plan de masse en au moins une première portion et au moins une deuxième portion permet de mettre en oeuvre des polarisations indépendantes et différentes. Par exemple, la première portion peut être prévue pour permettre de moduler la tension de seuil de transistors de type N tandis que la deuxième portion peut être configurée pour permettre de moduler la tension de seuil de transistors de type P.
Le fait de réaliser la découpe de la couche de plan de masse après l'exposition au laser permet de conserver lors de cet étape un écran de protection continu sur l'ensemble du ou des niveaux inférieur et d'avoir ainsi une protection améliorée de ce ou ces niveau(x) inférieur afin de pouvoir davantage limiter leur échauffement.
L'exposition au laser peut être réalisée en particulier pour mettre en oeuvre une activation dopants de la deuxième couche semi-conductrice et/ou de blocs semi-conducteurs formés sur la deuxième couche semi-conductrice.
Avantageusement la couche continue de plan de masse est à base de matériau semi-conducteur dopé, la première portion étant dopée N, la deuxième portion étant dopée P.
La formation de l'empilement peut comprendre une gravure de la deuxième couche semi-conductrice de sorte à former des îlots aptes à réaliser des zones actives de transistors. Dans ce cas, la couche de plan de masse n'est pas gravée ou tout au moins est conservée continue à l'issue de cette gravure afin de recouvrir au mieux le ou les niveaux inférieur(s) et lui permettre de jouer le rôle d'écran.
Selon une possibilité de mise en oeuvre, on peut former des grilles définitives pour les transistors du niveau donné, après avoir réalisé la découpe de la couche de plan de masse.
Dans ce cas, le procédé peut avantageusement comprendre préalablement à la découpe de la couche continue de plan de masse, la formation d'une première grille sacrificielle et d'une deuxième grille sacrificielle et d'un élément de liaison sacrificiel entre la première grille sacrificielle et la deuxième grille sacrificielle, puis réaliser la découpe de la couche continue de plan de masse en formant une tranchée entre la première grille sacrificielle et la deuxième grille sacrificielle, la tranchée traversant l'élément de liaison sacrificiel et la couche continue de plan de masse de sorte à séparer la première portion et la deuxième portion,
- boucher la tranchée à l'aide d'au moins un matériau isolant,
- retrait des grilles sacrificielles et leur remplacement respectivement par une première grille de remplacement, une deuxième grille de remplacement, et un élément de connexion reliant la première grille de remplacement et la deuxième grille de remplacement.
Selon un possibilité de mise en oeuvre du procédé le bouchage de la tranchée comprend le dépôt d'une couche d'un premier matériau isolant tapissant la tranchée et recouvrant la première grille sacrificielle et la deuxième grille sacrificielle puis d'une couche d'un deuxième matériau isolant sur le premier matériau isolant, de sorte à réaliser ledit bouchage puis, préalablement au retrait des grilles sacrificielles :
- planarisation de la couche du deuxième matériau isolant de sorte à retirer le deuxième matériau isolant en regard de la première grille sacrificielle et de la deuxième grille sacrificielle,
- formation de trous dans la couche du premier matériau isolant, les trous dévoilant la première grille sacrificielle et la deuxième grille sacrificielle.
La tranchée peut comporter une région principale de largeur Δ2 supérieure à la largeur L des grilles sacrificielles et une région rétrécie de largeur Δι<Δ2 des grilles sacrificielles, la région rétrécie séparant la première grille sacrificielle et la deuxième grille sacrificielle.
Selon une possibilité de mise en oeuvre, on peut former des grilles définitives pour les transistors du niveau donné puis réaliser la découpe de la couche de plan de masse.
Selon une possibilité de mise en oeuvre, la formation de l'empilement comprend la gravure de la deuxième couche semi-conductrice de sorte à former des îlots aptes à réaliser des zones actives de transistors, le procédé comprenant préalablement la découpe de la couche continue de plan de masse :
- formation d'une première grille sacrificielle et une deuxième grille sacrificielle et un élément de liaison sacrificiel, les îlots et grilles sacrificielles étant entourées d'une première couche d'encapsulation,
- retrait des grilles sacrificielles et leur remplacement respectivement par une première grille de remplacement, une deuxième grille de remplacement, et un élément de connexion reliant la première grille de remplacement et la deuxième grille de remplacement, puis
- retrait de la première couche d'encapsulation et remplacement par une deuxième couche d'encapsulation à base de HSQ, la deuxième couche d'encapsulation s'étendant autour des îlots et sous l'élément de connexion reliant une grille 85b d'un transistor de type P et une grille 85a d'un transistor de type N,
- exposer un bloc de la deuxième couche d'encapsulation s'étendant entre l'élément de connexion et la couche de plan de masse à un faisceau laser ou d'électrons,
- retirer ce bloc de sorte à former une tranchée entre la première grille de remplacement et la deuxième grille de remplacement, la tranchée traversant l'élément de connexion et la couche continue de plan de masse, la découpe de la couche continue de plan de masse en au moins une première portion et au moins une deuxième portion disjointe de la première portion, étant effectuée par gravure dans le prolongement de la tranchée.
Avec un tel procédé, on peut effectuer la tranchée sous l'élément de connexion reliant la première grille et la deuxième grille de remplacement, et ce sans détériorer cet élément de connexion.
Avantageusement, l'exposition est réalisée à l'aide d'un laser UV avec des impulsions courtes entre 40 ns et 160 ns. Dans un telle gamme de durée d'impulsion, la fonction protectrice de la couche de plan de masse est améliorée.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels :
- les figures 1, 2, 3A-3C, 4, 5, 6, 7, 8, 9,10, 11A-11B, 12, 13, 14,15, 16A16C, 17A-17B servent à illustrer un exemple de procédé de réalisation d'un circuit intégré 3D suivant un mode de réalisation de la présente invention ;
- les figures 18,19A-19B, 20, 21, 22A-22C servent à illustrer une variante de procédé de réalisation d'un circuit intégré 3D ;
- les figures 23, 24, 25, 26, 27, 28A-28B servent à illustrer une autre variante de procédé de réalisation d'un circuit intégré 3D ;
Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
En outre, dans la description ci-après, des termes qui dépendent de l'orientation de la structure tels que «sur», «au-dessus», «sous», par-dessous « latéral», «supérieur», « inférieur» s'appliquent en considérant que la structure est orientée de la façon illustrée dans les figures.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
Un exemple de procédé de réalisation d'un circuit intégré en 3 dimensions ou « 3D », va à présent être donné.
Le circuit peut être réalisé à partir d'un substrat comprenant une première couche semi-conductrice superficielle 11 dans laquelle un ou plusieurs composants d'un premier niveau Ni de composants électroniques sont prévus. Dans l'exemple illustré sur la figure 1, les composants sont des transistors Tu et T12, en particulier de type MOS (MOS pour « Métal Oxide Semi-conductor ») et ont des régions de canal respectives qui s'étendent dans la première couche semi-conductrice 11.
Une ou plusieurs zones conductrices 21 de connexion appartenant au premier niveau Ni sont également formées au-dessus des transistors Tu, T12 et connectées à ceux-ci. Les zones conductrices 21 de connexion sont typiquement en métal, par exemple du tungstène et agencées dans une couche 25 à base d'un matériau diélectrique. Ce matériau peut être de type communément appelé « low-k », autrement dit à faible permittivité diélectrique, tel que par exemple du SiOCH.
Après avoir formé le premier niveau Ni de composants, on réalise, sur ce premier niveau Ni, un empilement de couches recouvrant une ou plusieurs des zones de connexion 21.
Sur la figure 2, la couche isolante 25 dans laquelle les zones de connexion du premier niveau Ni sont disposées, est représentée de manière schématique au moyen d'un contour en trait discontinu.
L'empilement réalisé peut également comporter une fine couche 31 de protection prévue de sorte à protéger les zones de connexion du premier niveau Ni lors d'une ou plusieurs étape(s) ultérieure(s) de gravure. La fine couche 31 de protection peut être formée par exemple en Si N.
Sur la fine couche de protection 31, une couche isolante 33 est agencée et configurée pour réaliser une isolation entre le premier niveau Ni et un deuxième niveau N2 de composants. La couche isolante 33 est typiquement en un matériau isolant différent de celui de la fine couche 31 de protection, par exemple du S1O2.
La couche isolante 33 est recouverte d'une couche 40 dite « de plan de masse » destinée à réaliser une polarisation par-dessous de transistors d'un deuxième niveau N2 et pouvoir en particulier moduler la tension de seuil de transistors du deuxième niveau N2. Une telle couche 40 de plan de masse est prévue notamment lorsque le ou les transistors du deuxième niveau N2 sont formés selon une technologie de type SOI totalement désertée également appelée FDSOI (pour « Fully Depleted Silicon On Insulator »). La couche 40 dite « de plan de masse » s'étend en pleine plaque et forme une barrière continue entre le premier niveau Ni et le deuxième niveau N2. La couche 40 de plan de masse peut être à base d'un matériau semi-conducteur dopé ou destiné à être dopé.
Sur la couche 40 de plan de masse, une autre couche isolante 41 est disposée et sépare la couche 40 de plan de masse d'une deuxième couche semiconductrice 42. La couche isolante 41 séparant la couche 40 de plan de masse est configurée, en particulier en termes de matériau la composant et d'épaisseur, de sorte à permettre un couplage électrostatique entre la couche 40 de plan de masse et la deuxième couche semi-conductrice 42. La couche isolante 41 est par exemple en S1O2 et a une épaisseur comprise par exemple entre 5 nm et 20 nm. La couche isolante 41 peut être avantageusement une couche d'oxyde enterré (BOX pour « burried oxide ») d'un substrat semi-conducteur sur isolant dont la deuxième couche semi-conductrice 42 est la couche superficielle.
Dans cet exemple de réalisation, un ou plusieurs transistors de type N et ou plusieurs transistors de type P sont prévus dans le deuxième niveau N2 de composants. Les canaux de ces transistors du deuxième niveau N2 sont destinés à s'étendre dans la deuxième couche semi-conductrice 42.
Une méthode pour former cette deuxième couche semi-conductrice 42 peut consister à effectuer un report, par exemple suivant une technique de collage moléculaire, dans lequel un support comprenant la deuxième couche semi-conductrice 42 est reporté sur la couche isolante 41. Ce support peut être lui-même doté d'une couche isolante, par exemple à base d'oxyde de silicium (SiO2), que l'on met alors en contact avec la couche isolante 41 pour effectuer un collage de type oxyde-oxyde. Selon une variante, on peut reporter la deuxième couche semi-conductrice 42 directement sur la couche isolante 41 par collage moléculaire.
Pour pouvoir réaliser indépendamment une polarisation des transistors de type N et des transistors de type P à l'aide de la couche 40 de plan de masse, on prévoit de dédier une première portion 40a de cette couche 40 à une polarisation par l'arrière des transistors de type N et de dédier une deuxième portion 40b de cette couche conductrice 40 de plan de masse à une polarisation par l'arrière des transistors de type P.
Dans le cas où la couche 40 de plan de masse est semi-conductrice, on prévoit avantageusement la première portion 40a dopée N et la deuxième portion 40b dopée P.
Les figures 3A-3C illustrent (par le biais respectivement d'une vue selon une première coupe transversale AA', d'une vue de dessus, d'une deuxième vue en coupe transversale BB', le plan de coupe AA' étant parallèle au plan [O ; x ; z] d'un repère orthogonal [O ; x ; y ; z] indiqué sur chacune des figures, le plan de coupe BB' étant parallèle à un plan [O ; y ; z]) une définition de portion dopée 40a à l'aide par exemple d'au moins une implantation ionique. De même, la portion 40b peut être dopée par implantation.
Ensuite (vue dessus de la figure 4), on définit des îlots 42a, 42b, 42c, 42d dans la deuxième couche semi-conductrice 42 aptes à former des zones actives des transistors du deuxième niveau N2. Les îlots 42a, 42b, 42c, 42d sont réalisés par gravure de la deuxième couche semi-conductrice 42, par exemple une gravure sèche. Cette gravure est prolongée dans la couche isolante 41 et s'arrête lorsqu'on atteint la couche 40 de plan de masse. La couche 40 de plan de masse n'est donc à ce stade pas gravée et est conservée continue.
Puis, on forme des grilles sacrificielles sur les îlots 42a, 42b, 42c, 42d, par dépôt d'un matériau tel que du polysilicium qui peut être semblable à celui de la couche de plan de masse 40. Un masque dur 46, par exemple en SiN est ensuite typiquement réalisé.
Puis, on effectue des étapes de photolithographie puis de gravure de portions non -protégées par le masque dur 46. Un diélectrique de grille tel que par exemple du HfC>2 peut être déposé préalablement au dépôt de matériau 44 de grille sacrificiel.
Après réalisation de motifs de grille sacrificielle, on forme autour une couche isolante 43 d'encapsulation qui peut être de même type que les couches 41, 33, par exemple à base de S1O2. Une étape de planarisation ou polissage pour retirer une portion en excédant de la couche isolante 43 dépassant au-dessus des grilles sacrificielles est alors réalisée. A l'issue de cette étape, les faces supérieures ou sommets des grille sacrificielles sont dévoilées.
On peut prévoir de former un élément de liaison 45' entre une grille sacrificielle 45a d'un transistor de type N et une grille sacrificielle 45b d'un transistor de type P. Cet élément de liaison 45' est dans cet exemple réalisé par un bloc continu en regard des îlots 42a et 42b avec le même matériau 44 que les grilles sacrificielles 45a, 45b (figure 6 donnant une vue en coupe transversale BB').
Dans l'exemple de réalisation illustré sur la figure 7 (donnant une vue de dessus), d'autre transistors du deuxième niveau sont également pourvus de grilles sacrificielles 45c, 45d qui ne sont pas reliées entre elles.
On forme ensuite des espaceurs isolants 49, par exemple en nitrure de silicium, de part et d'autre des grilles sacrificielles contre les flancs latéraux de celles-ci.
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Puis, on fait croître des blocs semi-conducteurs 51, 52 de source et de drain de part et d'autre des grilles sacrificielles (figure 8 donnant une vue en coupe transversale AA'). Les blocs semi-conducteurs 51, 52 sont typiquement réalisés par épitaxie sur les îlots 42a, 42b, 42c, 42d issus de la deuxième couche semi-conductrice 42. Un dopage des blocs de source et de drain est effectué. Ce dopage est réalisé par exemple in situ, i.e. pendant la croissance du matériau semi-conducteur. En variante, le dopage des blocs 51, 52 de source et de drain est mis en œuvre par implantation. On effectue ensuite au moins un recuit d'activation de dopants de jonctions du deuxième niveau N2. Ce recuit est ici effectué à l'aide d'un laser L (figure 9 donnant une vue en coupe transversale AA'). Un laser UV est typiquement utilisé pour effectuer ce recuit. En particulier, on peut utiliser un laser qui émet à un longueur d'onde de 308 nm avec une puissance par exemple entre 0.15 J/cm2 et 0.3 J/cm2 pour une durée par exemple comprise entre 40 ns et 160 ns. De telles conditions d'exposition sont mises en œuvre pour des couche isolante 41, 33 d'oxyde de silicium d'épaisseur de 50 à 250 nm. On choisit une puissance d'autant plus faible que l'épaisseur totale d'oxyde est importante. Ces gammes de puissance et de durée dépendent également de l'épaisseur de la couche de nitrure qui peut être par exemple de l'ordre de 30nm.
Lors du recuit d'activation par laser L, la couche 40 de plan de masse qui est continue et s'étend de sorte à recouvrir l'ensemble du niveau Ni de composants, permet de servir de protection pour le premier niveau Ni et d'empêcher une diffusion de chaleur du côté de sa face inférieure, autrement dit dans le premier niveau Ni. Le fait d'avoir conservé continue la couche 40 de plan de masse sans jusqu'ici la graver ou tout du moins sans que celle-ci ne comporte de discontinuité permet de protéger l'ensemble du niveau Ni de composants et de limiter réchauffement du premier niveau Ni. On évite ainsi de dégrader les connexions métalliques 21 et une diffusion intempestive ou une désactivation de dopants des jonctions du premier niveau Ni ainsi qu'une dégradation de zones d'alliage de métal et de semi-conducteur du premier niveau Ni formées par exemple à base de siliciure pour réaliser des contacts. Pour permettre de limiter l'effet de diffusion de chaleur dans le niveau inférieur, on peut également adapter les épaisseurs des couches isolantes 33 et 41 afin d'augmenter la réflexion du laser.
On peut ensuite former des zones 53 d'alliage de métal et de semiconducteur sur les zones des régions semi-conductrices 51 de source et de drain 52. Pour cela on dépose un matériau métallique tel que du Ni ou du Pt ou du CO ou du Ti, puis, on effectue un recuit thermique, afin de former un siliciure lorsque régions semi-conductrices 51 et 52 sont en silicium (figure 10 donnant une vue en coupe transversale AA').
On réalise ensuite une découpe de la couche 40 continue de plan de masse en plusieurs portions. Dans l'exemple de réalisation illustré sur les figures 11A et 11B (donnant respectivement une vue de dessus et une vue en coupe transversale BB') on forme une séparation entre la première portion 40a qui est dopée N et la deuxième portion 40b qui est dopée P. La découpe est ici effectuée en formant au moins une tranchée 61 entre les grilles sacrificielles 45a, 45b. La tranchée 61 est formée ainsi à travers l'élément de liaison sacrificiel 45', la couche d'encapsulation 43, la couche 40 de plan de masse. Une telle tranchée 61 peut être réalisée par exemple par gravure sélective à l'aide de CH3F avec une détection de fin de gravure sur le polysilicium lorsque la couche 40 de plan de masse est en polysilicium. Une gravure sélective de la couche 40 de plan de masse à l'aide de HBr ou de HCl peut être ensuite réalisée. Un autre exemple de procédé de gravure, prévoit de réaliser la tranchée dans la couche 43 par gravure avec C4F8 lorsque celle-ci est en oxyde puis d'effectuer une gravure de la couche 40 de plan de masse avec du SF6.
Pour pouvoir ensuite effectuer un remplacement du matériau sacrificiel 44 des grilles sacrificielles par un autre matériau de grille on forme un masquage dont une partie bouche la tranchée 61.
Dans l'exemple de réalisation illustré sur la figure 12 (vue en coupe transversale selon l'axe BB'), le masquage est formé par dépôt d'un premier matériau isolant 71. Le dépôt est typiquement un dépôt conforme effectué de sorte à tapisser les parois et le fond de la tranchée 61 et recouvrir les grilles sacrificielles. Puis un deuxième matériau isolant 72, est réalisé de sorte à recouvrir le matériau isolant 71 et combler la tranchée 61. Le premier matériau isolant 71 est avantageusement choisi de sorte à pouvoir être gravé sélectivement vis-à-vis du premier matériau isolant. Par exemple, le premier matériau isolant 71 est en nitrure de silicium tandis que le matériau isolant 72 est en oxyde de silicium.
Une planarisation encore appelé polissage CMP (« Chemical Mechanical Planarization ») est ensuite réalisée afin de dévoiler des zones de premier matériau isolant 71 recouvrant les grilles sacrificielles (figure 13 donnant une vue selon la coupe transversale AA').
Puis, on forme des trous 75 dévoilant les grilles sacrificielles par exemple par photolithographie en utilisant un masque puis en effectuant une gravure du deuxième matériau isolant 72 puis du premier matériau isolant 71 (figure 14 donnant une vue selon la coupe transversale AA'). On retire ensuite le matériau sacrificiel 44. Dans le cas où le matériau sacrificiel 44 est à base de polySi, ce retrait peut être réalisé par exemple à l'aide d'une gravure isotrope par exemple à base de SF6 ou de HCl.
Le masquage isolant 71-72 protège l'empilement de cette gravure (figure 15 donnant une vue selon la coupe transversale AA').
On remplace ensuite le matériau sacrificiel 44 par un matériau conducteur 80 par exemple un matériau métallique tel que du TiN/W, ou du W, pour former des grilles 85a, 85b, 85c, 85d de remplacement (figures 16A, 16B, 16C donnant respectivement une vue en coupe suivant l'axe AA', une vue de dessus, et une vue en coupe suivant l'axe BB'). Le remplissage de matériau conducteur 80 peut être réalisé de manière à remplir les trous 75.
Dans l'exemple de réalisation des figures 16B-16C, une grille 85a de remplacement d'un transistor de type N et une grille 85b de remplacement d'un transistor de type P sont reliées par un élément 85' formé lors du dépôt de matériau conducteur 80 tandis que d'autres transistors de type N et P et qui sont juxtaposés ont des grilles 85c, 85d indépendantes. Les grilles de remplacement comportent des parties supérieures de forme élargie et qui correspondent aux trous remplis 75 de matériau conducteur 80.
On forme ensuite des contacts 87i, 872, 873, 89, 89' (figures 17A, 17B donnant respectivement une vue en coupe suivant l'axe AA', une vue de dessus).
Certains contacts 89, 89' sont connectés respectivement à la première portion 40a de plan de masse et à la deuxième portion 40b de plan de masse déconnectée de la première portion 40a. Les contacts 89, 89' associés aux portions 40a, 40b de plan de masse permettent la mise en œuvre d'une polarisation indépendante entre d'une part des transistors T21, T23 de type N et d'autre part des transistors T22, T24 de type P.
Parmi les contacts 87i, 872, 873 réalisés, un contact 87i est connecté aux grilles 85a, 85b qui sont reliées entre elles. D'autres contacts 872, 873 distincts sont connectés respectivement à une grille 85c et un autre grille 85d, les grilles 85c, 85d étant indépendantes.
Une variante de l'exemple de réalisation prévoit une manière différente de réaliser les grilles 85a, 85b et une approche permettant de réduire le nombre d'étapes de photolithographie pour réaliser ces grilles. On peut en particulier effectuer une seule étape de photolithographie pour former les grilles au lieu des deux étapes de l'exemple précédemment décrit. Cela permet de réduire les risques de désalignement. Un tel désalignement pourrait, dans certains cas, éventuellement entraîner une mise en connexion intempestive et non désirée de contacts avec la grille.
Par rapport au procédé qui vient d'être décrit, cette variante illustrée sur les figures 18, 19A-19B, 20, 21, 22A-22C peut permettre d'éviter une deuxième photolithographie de grille telle que décrite précédemment en liaison avec la figure 14.
On réalise tout d'abord une zone de séparation 140' entre la première portion 40a de plan de masse et la deuxième portion 40b de plan de masse avec un agencement particulier, afin notamment de limiter les risques de mise en connexion intempestive entre d'une part les grilles 85a, 85b qui sont reliées entre elles des transistors T21 et T22 et d'autre part les contacts de source et de drain.
Cette zone 140' de séparation peut être une zone non-dopée de la couche de plan et peut être sous forme d'une bande située entre la portion 40a dopée de type N et la portion 40b dopée de type P. La zone de séparation 140' comporte une région rétrécie 141 par rapport à une région 142 principale. La région rétrécie 141 et la région 142 principale ont des largeurs respectives Δι et Δ2 différentes (mesurées dans une direction parallèle au vecteur y du repère orthogonal [O ; x ; y ; z] donné sur la figure 18).
La largeur Δι est de préférence inférieure à la dimension critique L ou largeur L de grille prévue pour les transistors T21 et T22. La largeur Δ2 est supérieure à la dimension critique L ou largeur L de grille prévue pour les transistors T21 et T22, et de préférence choisie telle que Δ2> L + δ avec δ un espacement de sécurité déterminé. Cet espacement δ peut être prévu par exemple de l'ordre de 5 nm. La région rétrécie 141 s'étend par ailleurs sur une longueur (mesurée dans une direction parallèle au vecteur x) qui est sensiblement égale à L (i.e. la dimension critique ou longueur de grille).
Ensuite, on effectue des étapes telles que décrites précédemment en liaison avec les figures 4 à 10, et en particulier de découpe des îlots formant des zones actives de transistors, de réalisation des grilles sacrificielles, de formation de régions de source et de drain dopées.
Puis, on réalise le recuit d'activation à l'aide d'un laser. Comme dans l'exemple précédent, on se sert de la couche 40 de plan de masse non gravée et continue comme moyen de protection permettant de limiter réchauffement du niveau inférieur Ni lors du traitement laser.
On effectue ensuite un dépôt de matériau isolant 151 de protection, par exemple en nitrure de silicium.
Puis, on forme la tranchée 61 permettant de séparer les portions 40a, 40b de la couche de plan de masse. La tranchée 61 réalisée cette fois a un agencement particulier qui suit le même dessin que celui de la zone 140' décrite précédemment en liaison avec la figure 18. La tranchée 61 comporte ainsi dans cet exemple une région rétrécie 161 de largeur Δι par rapport à une région 162 plus large de largeur Δ2 (figures 19A-19B donnant respectivement une vue en coupe suivant l'axe AA' et une vue de dessus).
La partie rétrécie 161 de la tranchée 61 correspond à un espace formé entre les grilles sacrificielles 45a, 45b lors de la réalisation de la tranchée 61.
On dépose ensuite un matériau isolant 172 tel que par exemple du SiO2 permettant de combler la tranchée 61 (figure 20, donnant respectivement une vue en coupe suivant l'axe BB').
On réalise ensuite une planarisation CMP, de sorte à retirer une zone de matériau isolant 151 et à dévoiler les grilles sacrificielles 45a, 45b.
On grave ensuite le SiO2 pour obtenir une continuité entre les 2 grilles finales, puis on vient retirer les grilles sacrificielles.
Puis, on effectue un retrait des grilles sacrificielles 45a, 45b (figure 21 donnant une vue en coupe suivant l'axe BB').
La gravure des grilles sacrificielles 45a, 45b laisse place à des trous, que l'on remplit ensuite par un matériau conducteur 80 afin de former des grilles 85a, 85b, 85c, 85d de remplacement (figures 22A, 22B, 22C donnant respectivement une vue en coupe suivant l'axe AA', une vue de dessus, et une vue en coupe suivant l'axe BB').
Pour permettre de ne pas conserver de matériau conducteur 80 dans des régions situées en regard des îlots et situées de part et d'autre des espaceurs, on peut prévoir des règles de dessins particulières. La largeur d2 des îlots semi-conducteurs et une distance di entre un bord d'un îlot parallèle à un flanc latéral de la grille et ce même flanc latéral peuvent être prévus en fonction de la largeur L de la grille de remplacement tels que : di > L + δ et d2 > L + δ.
Selon un autre exemple de procédé suivant l'invention, on réalise la séparation des portions 40a, 40b du plan de masse après avoir formé les grilles de remplacement.
Pour cet autre exemple, on effectue tout d'abord des étapes telles que décrites précédemment en liaison avec les figures 1 à 10, et en particulier de formation d'un empilement comprenant la couche de plan de masse et la deuxième couche semiconductrice et des couches isolantes dont une couche isolante intercalée entre la couche de plan de masse et la deuxième couche semi-conductrice. On effectue ensuite la découpe des îlots pour définir les régions actives de transistors, de réalisation des grilles sacrificielles, de formation de régions de source et de drain dopées.
Puis, on effectue le recuit d'activation à l'aide d'un laser. Comme dans les exemples précédents, on se sert lors de ce recuit de la couche 40 de plan de masse non gravée et continue comme moyen de protection permettant de limiter réchauffement du niveau inférieur Ni lors du traitement laser permettant d'effectuer le recuit thermique.
On peut ensuite effectuer la siliciuration des régions de source et de drain.
Puis, on forme un masque isolant par dépôt d'une couche de matériau isolant 251, par exemple de l'oxyde de silicium (figure 23 donnant une vue en coupe suivant l'axe AA'). On effectue ensuite une planarisation CMP de sorte à retirer une épaisseur de cette couche de matériau isolant 251 et dévoiler la couche de masque dur 46 recouvrant les grilles sacrificielles 45a, 45b. Puis, on forme des trous 75 dévoilant les grilles sacrificielles.
On effectue ensuite une gravure du matériau 44 de grille sacrificiel (figure 24 donnant une vue en coupe suivant l'axe AA'). On retire ensuite le matériau sacrificiel 44.
Dans le cas où le matériau sacrificiel 44 est à base de polySi, ce retrait peut être réalisé par exemple à l'aide d'une gravure isotrope par exemple à base de SF6 ou de HCl.
On remplace ensuite le matériau 44 de grille sacrificiel par un autre matériau conducteur 80, déposé de sorte à combler les trous et emplacements vidés de matériau de grille sacrificiel (figure 25 donnant une vue en coupe suivant l'axe AA'). On réalise ensuite un polissage CMP pour planariserce matériau.
On effectue ensuite un retrait de la couche de matériau isolant 251 et de la couche d'encapsulation 43 entourant les îlots 42a, 42c. Ce retrait peut être sélectif vis-àvis du matériau de la couche isolante 41 sur laquelle reposent ces îlots 42a, 42c.
Par exemple lorsque la couche isolante 41 est un oxyde thermique, tandis que le matériau isolant 251 et le matériau de la couche d'encapsulation sont à base d'un diélectrique de type low-k, le retrait sélectif peut être réalisé par gravure humide. A l'issue de cette gravure sélective on conserve des zones 41a et 41c de la couche isolante 41 respectivement sous les îlots 42a, 42c (figure 26 donnant une vue en coupe suivant l'axe AA').
Puis, on réalise une couche d'encapsulation 253 de remplacement sur la couche de plan de masse 40. La couche d'encapsulation 253, s'étend autour des îlots 42a, 42b semi-conducteurs et notamment sous un élément de connexion 85' reliant une grille 85b d'un transistor de type P et une grille 85a d'un transistor de type N. La couche d'encapsulation est dans cet exemple de réalisation à base d'un dérivé de silsesquioxane RSiO3/2, tel que du HSQ (Hydrogen silsesquioxane) (figure 27 donnant une vue en coupe suivant l'axe BB'). Une couche d'encapsulation à base d'un tel matériau comporte peu de relief. L'emploi d'un tel matériau pour former la couche d'encapsulation 253 permet notamment d'éviter de devoir effectuer une étape de planarisation CMP.
On expose ensuite à un faisceau laser ou à un faisceau d'électrons suivant le motif de coupe du plan de masse une partie de la couche d'encapsulation 253 à base de
HSQ qui est disposée sous l'élément de connexion 85'. Cette partie s'étend jusqu'au plan de masse 40. On retire ensuite sélectivement la partie exposée de la couche 253 de HSQ de manière à former une tranchée 261 dévoilant la couche 40 continue de plan de masse.
Une découpe de la couche continue de plan de masse est ensuite effectuée en prolongeant la tranchée 261 (figure 28A donnant une vue en coupe suivant l'axe BB', figure 28B donnant une vue de dessus). Lorsque la couche 40 de plan de masse est en polysilicium, une gravure sélective à l'aide de HBr ou de HCl peut être ensuite réalisée.
Ensuite, un dépôt de matériau isolant tel que du SiO2 peut être réalisé pour combler des trous de la structure. Une planarisation de ce matériau isolant peut être ensuite mise en oeuvre. La suite du procédé peut être réalisée d'une manière telle que décrite précédemment en liaison avec les figures 17A-17B.
L'un ou l'autre des exemples de réalisation particuliers qui viennent d'être décrits concernent la mise en œuvre d'un circuit 3D doté d'un premier niveau de transistors et d'un deuxième niveau de transistors mais peut s'appliquer également à la
0 mise en œuvre d'un circuit 3D comportant plus de deux niveaux.
De même, dans le cas où le circuit 3D comporte plus de deux niveaux de transistors, la couche de plan de masse servant de protection lors d'une ou plusieurs étapes de traitement laser peut être prévue dans un niveau supérieur au deuxième niveau.

Claims (9)

  1. REVENDICATIONS
    1. Procédé de réalisation de transistors pour un circuit intégré doté de plusieurs niveaux (Ni, N2) superposés de transistors comprenant :
    a) former sur un niveau donné (Ni) doté d'un ou plusieurs transistors réalisés au moins partiellement dans une première couche semi-conductrice (11) : un empilement comprenant au moins une première région d'une deuxième zone semiconductrice adaptée pour accueillir un canal d'un transistor (T21) de type N et au moins une deuxième région de la deuxième zone semi-conductrice adaptée pour accueillir un canal d'un transistor (T22) de type P d'un niveau supérieur (N2) au niveau donné, l'empilement comprenant en outre une couche (40) continue en matériau conducteur ou semiconducteur dopé et appelée de plan de masse, ainsi qu'une couche isolante (41) entre la couche (40) de plan de masse et la deuxième couche semi-conductrice (44), puis
    b) exposer à un laser (L) une ou plusieurs zones du circuit de sorte à effectuer au moins un recuit thermique, les zones exposées étant situées du côté d'une face supérieure de la couche continue (40) de plan de masse, la couche continue (40) de plan de masse étant configurée de sorte à protéger du laser une partie du circuit située du côté d'une face inférieure de la couche continue (40) de plan de masse, puis
    c) effectuer une découpe de la couche continue (40) de plan de masse en au moins une première portion (40a) et au moins une deuxième portion disjointe de la première portion, la première portion étant configurée pour permettre de polariser la première région, la deuxième portion étant configurée pour permettre de polariser la deuxième région.
  2. 2. Procédé selon la revendication 1, dans lequel l'exposition au laser est adaptée pour effectuer une activation de zones dopées de la deuxième couche semiconductrice (40) et/ou de blocs semi-conducteurs (51, 52) formés sur la deuxième couche semi-conductrice.
  3. 3. Procédé selon l'une des revendications 1 ou 2, dans lequel la couche continue (40) de plan de masse est à base de matériau semi-conducteur dopé, la première portion (44a) étant dopée P, la deuxième portion (44b) étant dopée N.
  4. 4. Procédé selon l'une des revendications 1 à 3, dans lequel la formation de l'empilement comprend la gravure de la deuxième couche semi-conductrice (42) de sorte à former des îlots (42a, 42b, 42c, 42d) aptes à réaliser des zones actives de transistors, la couche (40) de plan de masse étant conservée continue à l'issue de cette gravure.
  5. 5. Procédé selon l'une des revendications 1 à 4, comprenant préalablement à la découpe de la couche (40) continue de plan de masse la formation d'une première grille sacrificielle (45a) et une deuxième grille sacrificielle (45b) et un élément de liaison sacrificiel (45') entre la première grille sacrificielle et la deuxième grille sacrificielle, puis
    - réaliser la découpe de la couche continue (40) de plan de masse en formant une tranchée (61) entre la première grille sacrificielle et la deuxième grille sacrificielle, la tranchée traversant l'élément de liaison sacrificiel (45') et la couche continue de plan de masse de sorte à séparer la première portion (40a) et la deuxième portion (40b),
    - boucher la tranchée (61) à l'aide d'au moins un matériau isolant (71,72),
    - retrait des grilles sacrificielles (45a, 45b) et leur remplacement respectivement par une première grille (85a) de remplacement, une deuxième grille (85b) de remplacement, et un élément de connexion (85') reliant la première grille de remplacement et la deuxième grille de remplacement.
  6. 6. Procédé selon la revendication 5, dans lequel le bouchage de la tranchée (61) comprend des étapes de :
    - dépôt d'une couche d'un premier matériau isolant (71) tapissant la tranchée et recouvrant la première grille sacrificielle et la deuxième grille sacrificielle puis d'une couche d'un deuxième matériau isolant (72) sur le premier matériau isolant (71), de sorte à réaliser ledit bouchage, le procédé comprenant en outre, préalablement au retrait des grilles sacrificielles (45a, 45b) :
    - planarisation de la couche du deuxième matériau isolant (72) de sorte à retirer le deuxième matériau isolant (72) en regard de la première grille sacrificielle (45a) et de la deuxième grille sacrificielle (45b),
    - formation de trous (75) dans la couche du premier matériau isolant (71), les trous (75) dévoilant la première grille sacrificielle (45a) et la deuxième grille sacrificielle (45b).
  7. 7. Procédé selon la revendication 5, dans lequel la tranchée (61) comporte une région principale (162) de largeur Δ2 supérieure à la largeur L des grilles sacrificielles (45a, 45b) et une région rétrécie (162) de largeurAi<A2 des grilles sacrificielles (45a, 45b), la région rétrécie séparant la première grille sacrificielle et la deuxième grille sacrificielle.
  8. 8. Procédé selon l'une des revendications 1 à 4, dans lequel la formation de l'empilement comprend la gravure de la deuxième couche semi-conductrice (42) de sorte à former des îlots (42a, 42b, 42c, 42d) aptes à réaliser des zones actives de transistors, le procédé comprenant préalablement la découpe de la couche (40) continue de plan de masse :
    -formation d'une première grille sacrificielle (45a) et une deuxième grille sacrificielle (45b) et un élément de liaison sacrificiel (45'), les îlots et grilles sacrificielles étant entourées d'une première couche d'encapsulation (43),
    - retrait des grilles sacrificielles et leur remplacement respectivement par une première grille (85a) de remplacement, une deuxième grille (85b) de remplacement, et un élément de connexion (85') reliant la première grille de remplacement et la deuxième grille de remplacement, puis
    - retrait de la première couche d'encapsulation (43) et remplacement par une deuxième couche d'encapsulation (253) à base d'un dérivé de silsesquioxane RS1O3/2 la deuxième couche d'encapsulation (253) s'étendant autour des îlots (42a, 42b) et sous l'élément de connexion (85') reliant une grille 85b d'un transistor de type P et une grille
    5 85a d'un transistor de type N,
    - exposer un bloc de la deuxième couche d'encapsulation (253) s'étendant entre l'élément de connexion (85') et la couche de plan de masse à un faisceau laser ou d'électrons,
    - retirer ce bloc de sorte à former une tranchée (261) entre la première 10 grille de remplacement et la deuxième grille de remplacement, la tranchée traversant l'élément de connexion et la couche continue de plan de masse, la découpe de la couche continue (40) de plan de masse en une première portion (40a) et au moins une deuxième portion disjointe de la première portion, étant effectuée par gravure dans le prolongement de la tranchée (261).
  9. 9. Procédé selon l'une des revendications 1 à 8, dans lequel l'exposition est réalisé à l'aide d'un laser UV avec des impulsions courtes entre 40 ns et 160 ns.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11139209B2 (en) 2018-12-19 2021-10-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives 3D circuit provided with mesa isolation for the ground plane zone

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11011411B2 (en) * 2019-03-22 2021-05-18 International Business Machines Corporation Semiconductor wafer having integrated circuits with bottom local interconnects

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4596604A (en) * 1983-10-22 1986-06-24 Agency Of Industrial Science And Technology Method of manufacturing a multilayer semiconductor device
US20130146953A1 (en) * 2011-12-12 2013-06-13 International Business Machines Corporation Method and Structure For Forming ETSOI Capacitors, Diodes, Resistors and Back Gate Contacts
US9023688B1 (en) * 2013-06-09 2015-05-05 Monolithic 3D Inc. Method of processing a semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1237894B (it) * 1989-12-14 1993-06-18 Sgs Thomson Microelectronics Processo per la fabbricazione di circuiti integrati comprendenti componenti elettronici di due tipi diversi aventi ciascuno coppie di elettrodi ricavati dagli stessi strati di silicio policristallino e separati da dielettrici diversi
JP2717237B2 (ja) * 1991-05-16 1998-02-18 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US5650338A (en) * 1991-08-26 1997-07-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming thin film transistor
US5545571A (en) * 1991-08-26 1996-08-13 Semiconductor Energy Laboratory Co., Ltd. Method of making TFT with anodic oxidation process using positive and negative voltages
JP2873660B2 (ja) * 1994-01-08 1999-03-24 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
KR100265179B1 (ko) * 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
US6162688A (en) * 1999-01-14 2000-12-19 Advanced Micro Devices, Inc. Method of fabricating a transistor with a dielectric underlayer and device incorporating same
JP2002184993A (ja) * 2000-12-11 2002-06-28 Sony Corp 半導体装置
FR2858876B1 (fr) 2003-08-12 2006-03-03 St Microelectronics Sa Procede de formation sous une couche mince d'un premier materiau de portions d'un autre materiau et/ou de zones de vide
JP4413573B2 (ja) * 2003-10-16 2010-02-10 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US8847315B2 (en) * 2012-05-07 2014-09-30 Qualcomm Incorporated Complementary metal-oxide-semiconductor (CMOS) device and method
WO2016110981A1 (fr) * 2015-01-08 2016-07-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Dispositif à semi-conducteur en colonne et son procédé de fabrication
US9356027B1 (en) * 2015-05-11 2016-05-31 International Business Machines Corporation Dual work function integration for stacked FinFET

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4596604A (en) * 1983-10-22 1986-06-24 Agency Of Industrial Science And Technology Method of manufacturing a multilayer semiconductor device
US20130146953A1 (en) * 2011-12-12 2013-06-13 International Business Machines Corporation Method and Structure For Forming ETSOI Capacitors, Diodes, Resistors and Back Gate Contacts
US9023688B1 (en) * 2013-06-09 2015-05-05 Monolithic 3D Inc. Method of processing a semiconductor device

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
GRENOUILLET L ET AL: "Ground plane optimization for 20nm FDSOI transistors with thin Buried Oxide", SOI CONFERENCE (SOI), 2012 IEEE INTERNATIONAL, IEEE, October 2012 (2012-10-01), pages 1 - 2, XP032299710, ISBN: 978-1-4673-2690-2, DOI: 10.1109/SOI.2012.6404363 *
WEBER O ET AL: "Work-function engineering in gate first technology for multi-V T dual-gate FDSOI CMOS on UTBOX", 2010 IEEE INTERNATIONAL ELECTRON DEVICES MEETING (IEDM 2010) : SAN FRANCISCO, CALIFORNIA, USA, 6 - 8 DECEMBER 2010, IEEE, PISCATAWAY, NJ, 6 December 2010 (2010-12-06), pages 3.4.1 - 3.4.4, XP031884902, ISBN: 978-1-4424-7418-5, DOI: 10.1109/IEDM.2010.5703289 *
Y-T LIU ET AL: "Thermal accumulation improvement for fabrication manufacturing of monolithic 3D integrated circuits", SOLID-STATE AND INTEGRATED-CIRCUIT TECHNOLOGY, 2008. ICSICT 2008. 9TH INTERNATIONAL CONFERENCE ON, IEEE, PISCATAWAY, NJ, USA, 20 October 2008 (2008-10-20), pages 1207 - 1210, XP031384483, ISBN: 978-1-4244-2185-5 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11139209B2 (en) 2018-12-19 2021-10-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives 3D circuit provided with mesa isolation for the ground plane zone

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