JP3017546B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3017546B2 JP3017546B2 JP3043707A JP4370791A JP3017546B2 JP 3017546 B2 JP3017546 B2 JP 3017546B2 JP 3043707 A JP3043707 A JP 3043707A JP 4370791 A JP4370791 A JP 4370791A JP 3017546 B2 JP3017546 B2 JP 3017546B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、素子分離用のメサ構造を
有する半導体装置及びその製造方法に関する。
造方法に関し、より詳しくは、素子分離用のメサ構造を
有する半導体装置及びその製造方法に関する。
【０００２】近年、ヘテロ接合を利用した素子開発が盛
んであるが、特にプレーナ技術で素子分離が困難な装置
においては、依然としてメサ構造による素子分離法が採
られている。
んであるが、特にプレーナ技術で素子分離が困難な装置
においては、依然としてメサ構造による素子分離法が採
られている。
【０００３】
【従来の技術】半導体層をメサ構造にして、ここに形成
される素子領域を他の素子領域から分離することが行わ
れている。
される素子領域を他の素子領域から分離することが行わ
れている。
【０００４】例えば、図３(A) に示すようなメサ構造の
ＨＥＭＴにおいては、i-InAlAs層ａの上にi-InGaAs層
ｂ、n-InAlAs層ｃを順にエピタキシャル成長し、その上
層部のn-InAlAs層ｃからi-InAlAs層ａ上層部までをメサ
状にエッチングして、i-InGaAs層ｂ及びn-InAlAs層ｃを
他から分離する。
ＨＥＭＴにおいては、i-InAlAs層ａの上にi-InGaAs層
ｂ、n-InAlAs層ｃを順にエピタキシャル成長し、その上
層部のn-InAlAs層ｃからi-InAlAs層ａ上層部までをメサ
状にエッチングして、i-InGaAs層ｂ及びn-InAlAs層ｃを
他から分離する。
【０００５】そして、n-InAlAs層ｃにショットキー接合
するゲート電極ａと、オーミック接触するソース電極ｓ
及びドレイン電極ｄを形成し、これによりＨＥＭＴが構
成される。
するゲート電極ａと、オーミック接触するソース電極ｓ
及びドレイン電極ｄを形成し、これによりＨＥＭＴが構
成される。
【０００６】
【発明が解決しようとする課題】しかし、メサ段を通し
てゲート電極ｇがi-InGaAs層ｃに接触するために、素子
特性が劣化する場合がある。
てゲート電極ｇがi-InGaAs層ｃに接触するために、素子
特性が劣化する場合がある。
【０００７】即ち、高移動度トランジスタ（ＨＥＭＴ）
の場合には、図３(B) に示すように、メサ段の斜面を通
るゲート電極ｇが、チャネルとなるバンドギャップの小
さなi-InGaAs層ｂに接触して、i-InGaAs層ｂ中のキャリ
アがゲート電極ｇに移動し、これによりリーク電流が増
大してゲート耐圧や伝達コンダクタンスが低下する等の
特性劣化が発生するといった問題がある。
の場合には、図３(B) に示すように、メサ段の斜面を通
るゲート電極ｇが、チャネルとなるバンドギャップの小
さなi-InGaAs層ｂに接触して、i-InGaAs層ｂ中のキャリ
アがゲート電極ｇに移動し、これによりリーク電流が増
大してゲート耐圧や伝達コンダクタンスが低下する等の
特性劣化が発生するといった問題がある。
【０００８】このような問題を解決するためには、メサ
段の側部にSi3N4 のような絶縁膜を形成して電極と半導
体層の接触を防止したり、エアブリッジによってこれら
の接触を回避する装置が提案されているが、これらの装
置によれば、電極が側方に突出するために素子領域が大
きくなる。しかも、この装置を形成する際には、成膜、
パターニング等の複数の工程を付加しなければならず、
半導体装置の製造工程が複雑化するといった不都合があ
る。
段の側部にSi3N4 のような絶縁膜を形成して電極と半導
体層の接触を防止したり、エアブリッジによってこれら
の接触を回避する装置が提案されているが、これらの装
置によれば、電極が側方に突出するために素子領域が大
きくなる。しかも、この装置を形成する際には、成膜、
パターニング等の複数の工程を付加しなければならず、
半導体装置の製造工程が複雑化するといった不都合があ
る。
【０００９】本発明はこのような問題に鑑みてなされた
ものであって、電極の突出量を抑えるとともに、チャネ
ルを有するメサ状半導体層の側部と電極との接触を簡単
に回避できる半導体装置及びその製造方法を提供するこ
とを目的とする。
ものであって、電極の突出量を抑えるとともに、チャネ
ルを有するメサ状半導体層の側部と電極との接触を簡単
に回避できる半導体装置及びその製造方法を提供するこ
とを目的とする。
【００１０】
【００１１】
【課題を解決するための手段】上記した課題は、図１に
例示するように、メサ状に形成されて素子分離される半
導体膜２，３，４のうちバンドギャップの大きな層に挟
まれたバンドギャップの小さな層を内方に窪ませて形成
した溝５と、メサ状の前記半導体膜２，３，４の側部を
通って前記溝５との間に空隙を形成する電極６とを有す
ることを特徴とする半導体装置によって解決される。
例示するように、メサ状に形成されて素子分離される半
導体膜２，３，４のうちバンドギャップの大きな層に挟
まれたバンドギャップの小さな層を内方に窪ませて形成
した溝５と、メサ状の前記半導体膜２，３，４の側部を
通って前記溝５との間に空隙を形成する電極６とを有す
ることを特徴とする半導体装置によって解決される。
【００１２】または、バンドギャップの大きな層に挟ま
れたバンドギャップの小さな層を内方に窪ませて形成し
た溝５を有するメサ状の半導体膜２，３，４と、前記半
導体膜２，３，４の側面を通って前記溝５との間に空隙
を形成するとともに、前記半導体膜２，３，４の最上層
にショットキー接合するゲート電極６と、前記ゲート電
極６の一側方にある前記半導体膜２，３，４の最上層に
抵抗接触するソース電極７と、前記ゲート電極６の他側
方にある前記半導体膜２，３，４の最上層に抵抗接触す
るドレイン電極８とから構成されたトランジスタを有す
ることを特徴とする半導体装置によって解決される。
れたバンドギャップの小さな層を内方に窪ませて形成し
た溝５を有するメサ状の半導体膜２，３，４と、前記半
導体膜２，３，４の側面を通って前記溝５との間に空隙
を形成するとともに、前記半導体膜２，３，４の最上層
にショットキー接合するゲート電極６と、前記ゲート電
極６の一側方にある前記半導体膜２，３，４の最上層に
抵抗接触するソース電極７と、前記ゲート電極６の他側
方にある前記半導体膜２，３，４の最上層に抵抗接触す
るドレイン電極８とから構成されたトランジスタを有す
ることを特徴とする半導体装置によって解決される。
【００１３】または、図２に例示するように、バンドギ
ャップの異なる複数の半導体層２，３，４を積層する工
程と、前記複数の半導体層２，３，４をメサ状に形成す
る工程と、メサ状の前記複数の半導体層２，３，４のう
ちバンドキャップの大きな半導体層２，４に挟まれたバ
ンドキャップの小さな半導体層３を内方に選択的にエッ
チングして、メサ状の前記複数の半導体層２，３，４の
側部に溝５を形成する工程と、メサ状に形成した前記複
数の半導体層２，３，４の側面及び最上面に電極６を形
成するとともに、該電極６と前記溝５によって空隙を形
成する工程とを有することを特徴とする半導体装置の製
造方法によって達成する。
ャップの異なる複数の半導体層２，３，４を積層する工
程と、前記複数の半導体層２，３，４をメサ状に形成す
る工程と、メサ状の前記複数の半導体層２，３，４のう
ちバンドキャップの大きな半導体層２，４に挟まれたバ
ンドキャップの小さな半導体層３を内方に選択的にエッ
チングして、メサ状の前記複数の半導体層２，３，４の
側部に溝５を形成する工程と、メサ状に形成した前記複
数の半導体層２，３，４の側面及び最上面に電極６を形
成するとともに、該電極６と前記溝５によって空隙を形
成する工程とを有することを特徴とする半導体装置の製
造方法によって達成する。
【００１４】
【００１５】
【００１６】なお、上記した図番、符号は、本発明の理
解を容易にするために引用されたものであって、本発明
はそれらに限定されない。
解を容易にするために引用されたものであって、本発明
はそれらに限定されない。
【作 用】第１の発明によれば、半導体層２，３，４の
うちバンドギャップの小さな層３を内方にエッチングし
てここに溝５を形成している。
うちバンドギャップの小さな層３を内方にエッチングし
てここに溝５を形成している。
【００１７】このため、バンドギャップの小さな層３で
発生するキャリアが電極６にリークすることはない。
発生するキャリアが電極６にリークすることはない。
【００１８】また、第２の発明によれば、バンドギャッ
プが小さくてトランジスタのチャネルとなる層３を内方
に窪ませている。
プが小さくてトランジスタのチャネルとなる層３を内方
に窪ませている。
【００１９】このため、半導体層２，３，４の側部を通
るゲート電極６がバンドギャップの小さな層３と接触す
ることはなく、ゲート電極６への電流のリークが防止さ
れ、コンダクタンス及びゲート耐圧の低下が抑制され
る。
るゲート電極６がバンドギャップの小さな層３と接触す
ることはなく、ゲート電極６への電流のリークが防止さ
れ、コンダクタンス及びゲート耐圧の低下が抑制され
る。
【００２０】また、第３の発明によれば、バンドギャッ
プが小さな層３を内方にエッチングして溝５を形成し、
この溝５と電極６との間に形成される空隙によってバン
ドギャップの小さな層３を絶縁するようにしている。
プが小さな層３を内方にエッチングして溝５を形成し、
この溝５と電極６との間に形成される空隙によってバン
ドギャップの小さな層３を絶縁するようにしている。
【００２１】このため、成膜、パターニング等の複数の
工程が不要となり、チャネルとなるバンドギャップの小
さな層３と電極６の接触を簡単に防止できることにな
る。
工程が不要となり、チャネルとなるバンドギャップの小
さな層３と電極６の接触を簡単に防止できることにな
る。
【００２２】
【実施例】（ａ）本発明の第１実施例の説明 図１は、本発明の一実施例を示す装置の正断面図及び側
断面図である。
断面図である。
【００２３】図において符号１は、半絶縁性のInP 基板
で、この上には、i-InAlAs層２、i-InGaAs層３及びn-In
AlAs層４がエピタキシャル法により積層されており、n-
InAlAs層４からi-InAlAs層２の上層部に到る層は選択的
にエッチングされて、素子形成領域でメサ状に残存し、
この領域のi-InGaAs層３及びn-InAlAs層４が他の素子形
成領域から分離するように構成されている。
で、この上には、i-InAlAs層２、i-InGaAs層３及びn-In
AlAs層４がエピタキシャル法により積層されており、n-
InAlAs層４からi-InAlAs層２の上層部に到る層は選択的
にエッチングされて、素子形成領域でメサ状に残存し、
この領域のi-InGaAs層３及びn-InAlAs層４が他の素子形
成領域から分離するように構成されている。
【００２４】また、メサ状に形成されたi-InGaAs層３
は、その上下の層２、４の周面よりも横方向に深くエッ
チングされており、これによりメサの斜面に横溝５が形
成されている。
は、その上下の層２、４の周面よりも横方向に深くエッ
チングされており、これによりメサの斜面に横溝５が形
成されている。
【００２５】そして、素子形成領域外方のi-InAlAs層２
からメサの斜面を通ってn-InAlAs層４上面に至る領域に
は、n-InAlAs層４とショットキー接合するゲート電極６
が形成され、このゲート電極６は、横溝５に完全に入り
込まないでi-InGaAs層３と接触しない状態となってい
る。
からメサの斜面を通ってn-InAlAs層４上面に至る領域に
は、n-InAlAs層４とショットキー接合するゲート電極６
が形成され、このゲート電極６は、横溝５に完全に入り
込まないでi-InGaAs層３と接触しない状態となってい
る。
【００２６】さらに、ゲート電極６の両側方では、AuGe
／Ni／Auの金属層よりなるソース電極７及びドレイン電
極８が形成され、これらがn-InAlAs層４上面に抵抗接触
しており、これらによりＨＥＭＴが構成される。
／Ni／Auの金属層よりなるソース電極７及びドレイン電
極８が形成され、これらがn-InAlAs層４上面に抵抗接触
しており、これらによりＨＥＭＴが構成される。
【００２７】このような実施例においては、図１(B) の
側断面図に示すように、ゲート電極６が、メサ状に形成
されたn-InAlAs層４からi-InAlAs層２に到る斜面を通る
ことになるが、チャネルとなるi-InGaAs層３の側部は横
溝５内方に入り込んで、この間に形成される空隙によっ
てゲート電極６と絶縁状態となっているために、n-InAl
As層４とi-InGaAs層３の界面に発生する二次元電子ガス
がゲート電極６にリークすることはなくなる。
側断面図に示すように、ゲート電極６が、メサ状に形成
されたn-InAlAs層４からi-InAlAs層２に到る斜面を通る
ことになるが、チャネルとなるi-InGaAs層３の側部は横
溝５内方に入り込んで、この間に形成される空隙によっ
てゲート電極６と絶縁状態となっているために、n-InAl
As層４とi-InGaAs層３の界面に発生する二次元電子ガス
がゲート電極６にリークすることはなくなる。
【００２８】この結果、ゲート耐圧及びコンダクタンス
は大きくなる。
は大きくなる。
【００２９】次に、上記した実施例の製造工程を簡単に
説明する。
説明する。
【００３０】まず、図２(A) に示すように、半絶縁性の
InP 基板１の上にi-InAlAs層２、i-InGaAs層３及びn-In
AlAs層４を順に３０００Å、５００Å、５００Åの厚さ
にエピタキシャル成長し、ついで、SiO2よりなるマスク
９を素子形成領域のn-InAlAs層４上に形成する。なお、
InGaAs層３のモル比を示すと、Inx Ga1-x As（但し、0.
2＜x ≦0.75）となる。
InP 基板１の上にi-InAlAs層２、i-InGaAs層３及びn-In
AlAs層４を順に３０００Å、５００Å、５００Åの厚さ
にエピタキシャル成長し、ついで、SiO2よりなるマスク
９を素子形成領域のn-InAlAs層４上に形成する。なお、
InGaAs層３のモル比を示すと、Inx Ga1-x As（但し、0.
2＜x ≦0.75）となる。
【００３１】この後に、過酸化水素水、硫酸を含有する
エッチング液をInP基板１の上から供給し、マスク９か
ら露出したn-InAlAs層４、i-InGaAs層３及びi-InAlAs層
２上層部を順にエッチングすると、素子形成領域にはこ
れらの層がメサ状に残存する（図２(B))。
エッチング液をInP基板１の上から供給し、マスク９か
ら露出したn-InAlAs層４、i-InGaAs層３及びi-InAlAs層
２上層部を順にエッチングすると、素子形成領域にはこ
れらの層がメサ状に残存する（図２(B))。
【００３２】次に、燐酸系のエッチング液を供給する
と、InGaAsのエッチング速度はInGaAsよりも極めて大き
く、i-InAlAs層２とn-InAlAs層４に挟まれたi-InGaAs層
３は周面から横方向に選択的にエッチングされるため
に、メサ斜面に横溝５が形成されることになる（図２
(C))。ついで、マスク９を緩衝弗酸により除去する。
と、InGaAsのエッチング速度はInGaAsよりも極めて大き
く、i-InAlAs層２とn-InAlAs層４に挟まれたi-InGaAs層
３は周面から横方向に選択的にエッチングされるため
に、メサ斜面に横溝５が形成されることになる（図２
(C))。ついで、マスク９を緩衝弗酸により除去する。
【００３３】この後に、リフトオフ法によって、アルミ
ニウムよりなるゲート電極６を素子形成領域のn-InAlAs
層４の上から外方に延出形成する。
ニウムよりなるゲート電極６を素子形成領域のn-InAlAs
層４の上から外方に延出形成する。
【００３４】さらに、ゲート電極６の両側方に一定間隔
をおいてAuGe／Ni／Auの金属膜よりなるソース電極７、
ドレイン電極８をリフトオフ法により形成する（図２
(D))。
をおいてAuGe／Ni／Auの金属膜よりなるソース電極７、
ドレイン電極８をリフトオフ法により形成する（図２
(D))。
【００３５】（ｂ）本発明の第２実施例の説明 なお、上記実施例では、i-InAlAs層２、i-InGaAs層３及
びn-InAlAs層４を順に成長してＨＥＭＴを形成する場合
について説明たが、半絶縁性のInP 基板１の上に形成す
る半導体層はこれらに限られるものではない。
びn-InAlAs層４を順に成長してＨＥＭＴを形成する場合
について説明たが、半絶縁性のInP 基板１の上に形成す
る半導体層はこれらに限られるものではない。
【００３６】即ち、InP 基板１の上に、i-AlGaSb層、i-
InAs層及びn-AlGaSb層をエピタキシャル成長し、これを
メサ状にエッチングし、n-InAlSb層の上にゲート電極、
ソース電極及びドレイン電極を形成してＨＥＭＴを構成
してもよい。
InAs層及びn-AlGaSb層をエピタキシャル成長し、これを
メサ状にエッチングし、n-InAlSb層の上にゲート電極、
ソース電極及びドレイン電極を形成してＨＥＭＴを構成
してもよい。
【００３７】この場合も、第１実施例と同様に、二次元
電子ガスを発生するInAs層を燐酸系のエッチング液によ
って横方向に選択的に除去して横溝を設け、ゲート電極
とInAs層とを接触しないようにする。
電子ガスを発生するInAs層を燐酸系のエッチング液によ
って横方向に選択的に除去して横溝を設け、ゲート電極
とInAs層とを接触しないようにする。
【００３８】なお、メサ状に形成した層は、上記した材
料の層に限定されるものではなく、また、チャネルを形
成する半導体層としては、i-InGaAs、InAsのみならず、
バンドギャップの小さな材料を用いればよいことにな
る。
料の層に限定されるものではなく、また、チャネルを形
成する半導体層としては、i-InGaAs、InAsのみならず、
バンドギャップの小さな材料を用いればよいことにな
る。
【００３９】
【発明の効果】以上述べたように第１の発明によれば、
半導体層のうちバンドギャップの小さな層を内方に窪ま
せて溝を形成し、その溝によって半導体層の側部を通る
電極との間に空隙を形成するようにしたので、バンドギ
ャップの小さな層の中のキャリアが電極にリークするこ
とを防止することができ、しかも、電極が半導体層の側
方に突出することを避けることができる。
半導体層のうちバンドギャップの小さな層を内方に窪ま
せて溝を形成し、その溝によって半導体層の側部を通る
電極との間に空隙を形成するようにしたので、バンドギ
ャップの小さな層の中のキャリアが電極にリークするこ
とを防止することができ、しかも、電極が半導体層の側
方に突出することを避けることができる。
【００４０】
【００４１】また、第２の発明によれば、バンドギャッ
プが小さくてトランジスタのチャネルとなる層を内方に
窪ませているので、半導体層の側部を通るゲート電極が
バンドギャップの小さな層と接触することはなくなり、
ゲート電極への電流のリークを防止し、コンダクタンス
及びゲート耐圧の低下を抑制することができる。
プが小さくてトランジスタのチャネルとなる層を内方に
窪ませているので、半導体層の側部を通るゲート電極が
バンドギャップの小さな層と接触することはなくなり、
ゲート電極への電流のリークを防止し、コンダクタンス
及びゲート耐圧の低下を抑制することができる。
【００４２】また、第３の発明によれば、バンドギャッ
プの小さな層を内方にエッチングして溝を形成し、この
溝と電極との間に形成される空隙によってバンドギャッ
プの小さな層を絶縁するようにしているので、成膜、パ
ターニング等の複雑な工程が不要となり、チャネルとな
るバンドギャップの小さな層と電極との接触を簡単な工
程によって防止できることになる。
プの小さな層を内方にエッチングして溝を形成し、この
溝と電極との間に形成される空隙によってバンドギャッ
プの小さな層を絶縁するようにしているので、成膜、パ
ターニング等の複雑な工程が不要となり、チャネルとな
るバンドギャップの小さな層と電極との接触を簡単な工
程によって防止できることになる。
【図１】本発明の一実施例装置を示す断面図である。
【図２】本発明の一実施例装置の製造工程を示す断面図
である。
である。
【図３】従来装置の一例を示す断面図である。
１ InP 基板 ２ i-InAlAs層 ３ i-InGaAs層 ４ n-InAlAs層 ５ 横溝 ６ ゲート電極 ７ ソース電極 ８ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/338 H01L 21/764 H01L 29/812
Claims (3)
- 【請求項１】メサ状に形成されて素子分離される半導体
膜のうちバンドギャップの大きな層に挟まれたバンドギ
ャップの小さな層を内方に窪ませて形成した溝と、 メサ状の前記半導体膜の側部を通って前記溝との間に空
隙を形成する電極とを有することを特徴とする半導体装
置。 - 【請求項２】バンドギャップの大きな層に挟まれたバン
ドギャップの小さな層を内方に窪ませて形成した溝を有
するメサ状の半導体膜と、 前記半導体膜の側面を通って前記溝との間に空隙を形成
するとともに、前記半導体膜の最上層にショットキー接
合するゲート電極と、 前記ゲート電極の一側方にある前記半導体膜の最上層に
抵抗接触するソース電極と、 前記ゲート電極の他側方にある前記半導体膜の最上層に
抵抗接触するドレイン電極とから構成されたトランジス
タを有することを特徴とする半導体装置。 - 【請求項３】バンドギャップの異なる複数の半導体層を
積層する工程と、 前記複数の半導体層をメサ状に形成する工程と、 メサ状の前記複数の半導体層のうちバンドギャップの大
きな半導体層に挟まれたバンドギャップの小さな半導体
層を内方に選択的にエッチングして、メサ状の前記複数
の半導体層の側部に溝を形成する工程と、 メサ状に形成した前記複数の半導体層の側面及び最上面
に電極を形成するとともに、該電極と前記溝によって空
隙を形成する工程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043707A JP3017546B2 (ja) | 1991-03-08 | 1991-03-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043707A JP3017546B2 (ja) | 1991-03-08 | 1991-03-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04280642A JPH04280642A (ja) | 1992-10-06 |
| JP3017546B2 true JP3017546B2 (ja) | 2000-03-13 |
Family
ID=12671288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3043707A Expired - Fee Related JP3017546B2 (ja) | 1991-03-08 | 1991-03-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3017546B2 (ja) |
-
1991
- 1991-03-08 JP JP3043707A patent/JP3017546B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04280642A (ja) | 1992-10-06 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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