KR970063789A - 반도체장치 - Google Patents

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야수노리 타테노
마사히꼬 타끼까와
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Abstract

본 발명은 이득, 출련전력의 저하를 억제한 인핸스먼트 모드(enhancement mode)의 MESFET를 제공한다. 지지기판과, 상기 지지기판상에 배치된 화합물반도체로 된 캐리어주행층과, 상기 캐리어주행층상의 일부 영역에 배치되고, 도전성재료로 된 게이트전극과, 상기 캐리어주행층상의 상기 게이트전극의 양측 영역에 각각 배치되고, 비 도프(non-dope)의 화합물반도체로 되며, 100nm이상의 두께를 갖는 캡층과, 상기 캐리어주행층과 저항접속(ohmic connection)한 전류전극을 갖는다.

Description

반도체장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 의한 MESFET의 단면도.

Claims (24)

  1. 지지기판과, 상기 지지기판상에 배치된 화합물반도체로 된 캐리어주행층과, 상기 캐리어주행층의 일부 영역위에 배치되는 도전성재료로 된 게이트전극과, 상기 캐리어주행층의 상기 게이트전극의 양측 영역위에 각각 배치되는 비 도프의 화합물반도체로 되며, 100nm 이상의 두께를 갖는 캡충과, 상기 캐리어주행층과 저항접속하는 전류전극을 갖는 반도체장치.
  2. 제1항에 있어서, 상기 캐리어주행층과 게리트전극 사이에 배치되고, 상기 캐리어주행층의 밴드갭보다도 큰 밴드갭을 갖는 화합물반도체로 된 게이트도전층을 더 갖는 반도체장치.
  3. 제2항에 있어서, 상기 2개의 전류전극이 상기 캡층상에 배치되어 있는 반도체장치.
  4. 제2항에 있어서, 상기 전류전극이 형성된 영역에 대응하여 상기 캡층의 상면으로부터 적어도 상기 캡층의 하면에 달하도록 형성된 오목부를 갖고, 상기 전류전극이 오목부내에 배치되어 있는 반도체장치.
  5. 제4항에 있어서, 상기 전류전극이 형성된 영역에 대응하여 상기 캡층의 상면으로부터 상기 게이트도전층의 하면에 달하도록 형성된 오목부를 갖고, 상기 전류전극이 오목부내에 배치되어 있는 반도체장치.
  6. 제2항에 있어서, 상기 게이트전극에 외부로부터 전압을 인가하지 않은 상태에서 상기 캐리어주행층의 상기 게이트전극 하방 영역의 전 두께가 공핍화되도록 상기 게이트 전극과 게이트 도전층 사이의 내장전위 및 상기 캐리어 주행층 두께와 불순물 농도가 선택되어 있는 반도체장치.
  7. 제2항에 있어서, 상기 게이트전극이 그 양측에 각각 형성된 상기 캡층의 각각에 대향하는 측면을 가지며, 상기 캡층이 상기 게이트전극의 측면에 접해 있는 반도체장치.
  8. 제2항에 있어서, 상기 2개의 전류전극의 간격이 4㎛ 이하인 반도체장치.
  9. 제2항에 있어서, 상기 캐리어주행층과 상기 게이트도전층 사이에 배치되는 상기 캐리어주행층과 동일 조성의 비 도프 화합물반도체로 된 완화층을 더 갖는 반도체장치.
  10. 제2항에 있어서, 상기 게이트도전층과 상기 캡층 사이에 배치되는, 비 도프의 화합물반도체로 된 공간층과, 상기 공간층과 상기 캡층 사이에 배치되는 상기 공간층 및 상기 캡층과 에칭내성이 다른 에칭정지층을 더 가지며, 상기 게이트전극이 상기 공간층에 접하도록 배치되어 있는 반도체장치.
  11. 제2항에 있어서, 상기 지지기판 및 상기 캡층이 비 도프의 GaAs로 형성되며, 상기 캐리어 주행층이 n형 불순물로 도프된 GaAs로 형성되며, 상기 게이트도전층이 비 도프의 AlGaAs로 형성되어 있는 반도체장치.
  12. 제11항에 있어서, 상기 게이트도전층의 Al의 조성비가 0.4~1.0인 반도체장치.
  13. 제9항에 있어서, 상기 지지기판, 상기 캡층 및 상기 완화층이 비 도프의 GaAs로 형성되며, 상기 캐리어 주행층이 n형 불순물로 도프된 GaAs로 형성되며, 상기 게이트도전층이 비도프의 AlGaAs로 형성되어 있는 반도체장치.
  14. 제10항에 있어서, 상기 지지기판, 상기 캡층 및 상기 공간층이 비 도프의 GaAs로 형성되며, 상기 캐리어주행층이 n형 불순물로 도프된 GaAs로 형성되며, 상기 게이트도전층 및 상기 에칭정지층이 비 도프의 AlGaAs로 형성되어 있는 반도체장치.
  15. 제2항에 있어서, 상기 지지기판 및 상기 캡층이 비 도프의 GaAs로 형성되며, 상기 캐리어주행층이 n형 불순물로 도프된 InGaAs로 형성되며, 상기 게이트도전층이 비 도프의 AlGaAs로 형성되어 있는 반도체장치.
  16. 제15항에 있어서, 상기 게이트도전층이 Al의 조성비가 0.4~1.0인 반도체 장치.
  17. 제9항에 있어서, 상기 지지기판, 상기 캡층이 비 도프의 GaAs로 형성되며, 상기 캐리어주행층이 n형 불순물로 도프된 InGaAs로 형성되며, 상기 게이트도전층이 비 도프의 AlGaAs로 형성되며, 상기 완화층이 비 도프의 InGaAs 또는 GaAs로 형성되어 있는 반도체장치.
  18. 제10항에 있어서, 상기 지지기판, 상기 캡층 및 상기 공간층이 비 도프의 GaAs로 형성되며, 상기 캐리어주행층이 n형 불순물로 도프된 InGaAs로 형성되며, 상기 게이트도전층 및 상기 에칭정지층이 비 도프의 AlGaAs로 형성되어 있는 반도체장치.
  19. 제2항에 있어서, 상기 지지기판 및 상기 캡층이 비 도프의 InP로 형성되며, 상기 캐리어 주행층이 n형 불순물로 도프된 InGaAs로 형성되며, 상기 게이트도전층이 비 도프의 AllnAs로 형성되어 있는 반도체장치.
  20. 제9항에 있어서, 상기 지지기판 및 상기 캡층이 비 도프의 InP로 형성되며, 상기 캐리어주행층이 n형 불순물로 도프된 InGaAs로 형성되며, 상기 게이트도전층이 비 도프의 AllnAs로 형성되며, 상기 완화층이 비 도프의 InGaAs로 형성되어 있는 반도체장치.
  21. 제10항에 있어서, 상기 지지기판 및 상기 캡층이 비 도프의 InP로 형성되며 상기 캐리어주행층이 n형 불순물로 도프된 InGaAs로 형성되며, 상기 공간층이 비도프된 InGaAs로 형성되며, 상기 게이트도전층 및 상기 에칭정지층이 비 도프의 AllnAs로 형성되어 있는 반도체장치.
  22. 지지기판과, 상기 지지기판상에 배치된 도전성을 부여하는 불순물을 함유한 화합물반도체로 된 캐리어주행층과, 상기 캐리어주행층상의 일부 영역에 배치되는 도전성재료로 된 게이트전극과, 상기 게이트전극의 양측에 상기 게이트전극으로부터 떨어져서 배치되는 상기 캐리어주행층에 전기적으로 접속한 소스, 드레인영역과, 상기 캐리어주행층상의 상기 게이트전극과 상기 소스, 드레인 영역 사이의 영역에 각각 배치된 화합물반도체로 구성되고, 그 표면으로부터 내면을 향하여 뻗는 표면 공핍층의 두께와 동등하거나, 또는 그것보다 큰 두께를 갖는 캡영역을 갖는 반도체장치.
  23. 제22항에 있어서, 상기 캐리어주행층과 상기 게이트전극 사이에 배치되는 상기 캐리어주행층의 밴드갭보다도 큰 밴드갭을 갖는 화합물반도체로 된 게이트도전층을 더 갖는 반도체장치.
  24. 제22항에 있어서, 상기 게이트전극에 외부로부터 전압을 인가하지 않은 상태에서 상기 캐리어주행층의 상기 게이트전극 하방의 전 두께가 공핍화되도록 상기 게이트 전극과 게이트 도전층 사이의 내장전위 및 상기 캐리어 주행층의 두께와 불순물 농도가 선택되어 있는 반도체장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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