JP2518397B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ゲート逆方向リーク電流を低減せしめた
電界効果トランジスタ（以下、FETと略す）に関するも
のである。
電界効果トランジスタ（以下、FETと略す）に関するも
のである。
第５図は従来のFETの断面構造図である。この図にお
いて、１は半絶縁性の半導体基板で、この半導体基板１
上に活性層２を設け、この上にオーム性接触のソース，
ドレイン電極3,4とショットキ接合のゲート電極５が形
成されFETが構成されている。ゲート領域には、活性層
２に溝を設けたリセス構造を有している。
いて、１は半絶縁性の半導体基板で、この半導体基板１
上に活性層２を設け、この上にオーム性接触のソース，
ドレイン電極3,4とショットキ接合のゲート電極５が形
成されFETが構成されている。ゲート領域には、活性層
２に溝を設けたリセス構造を有している。
このような構造のFETは、活性層２の表面（第５図の
斜線部）がさらされているため、その表面状態の変化に
よりFETの特性も経時変化を起こすという欠点があっ
た。このため、通常のFETでは表面を安定化させ、FET特
性を安定化させる目的で、第６図に示すように、パッシ
ベーション膜８と呼ばれるSiNやSiO2よりなる誘電体膜
を表面に形成している。
斜線部）がさらされているため、その表面状態の変化に
よりFETの特性も経時変化を起こすという欠点があっ
た。このため、通常のFETでは表面を安定化させ、FET特
性を安定化させる目的で、第６図に示すように、パッシ
ベーション膜８と呼ばれるSiNやSiO2よりなる誘電体膜
を表面に形成している。
しかしながら、このパッシベーション膜８と活性層２
がSiの場合は、SiO2によって再現性ある安定な界面が得
られるが、GaAsを素材とした場合は、いずれの材料にお
いても、再現性ある安定した界面を得ることは難しい。
したがって、パッシベーション膜８の形成条件によって
界面の状態が変化し、ひいてはFETの特性も変化してし
まう。特にこのFETの特性変化は、ゲートの逆方向リー
ク電流（以下、Igと略す）に現われる。Igは小信号低雑
音FETにおいては、雑音源として働くため、極力小さい
方が好ましく、大信号高出力FETにおいても、大振幅動
作させる上で信頼性や効率の観点からも少ない方が良
い。
がSiの場合は、SiO2によって再現性ある安定な界面が得
られるが、GaAsを素材とした場合は、いずれの材料にお
いても、再現性ある安定した界面を得ることは難しい。
したがって、パッシベーション膜８の形成条件によって
界面の状態が変化し、ひいてはFETの特性も変化してし
まう。特にこのFETの特性変化は、ゲートの逆方向リー
ク電流（以下、Igと略す）に現われる。Igは小信号低雑
音FETにおいては、雑音源として働くため、極力小さい
方が好ましく、大信号高出力FETにおいても、大振幅動
作させる上で信頼性や効率の観点からも少ない方が良
い。
しかし、従来の構造では界面の不安定性により、Igの
値にも大きな変化があり、高性能化だけでなく、再現性
や信頼性の点からも問題があった。
値にも大きな変化があり、高性能化だけでなく、再現性
や信頼性の点からも問題があった。
上記のように従来のFETは、パッシベーション膜８の
形成条件による界面状態の変化に起因し、FET特性、特
にゲート逆方向リーク電流の変動が生じ、FETの高性能
化・高信頼度の上で問題点となっていた。
形成条件による界面状態の変化に起因し、FET特性、特
にゲート逆方向リーク電流の変動が生じ、FETの高性能
化・高信頼度の上で問題点となっていた。
この発明は、上記のような問題点を解消するためにな
されたもので、パッシベーション膜の形成条件によら
ず、常に安定したゲートの逆方向リーク電流を低いレベ
ルに抑えることができる電界効果トランジスタを得るこ
とを目的とする。
されたもので、パッシベーション膜の形成条件によら
ず、常に安定したゲートの逆方向リーク電流を低いレベ
ルに抑えることができる電界効果トランジスタを得るこ
とを目的とする。
この発明に係る請求項（１）に記載の電界効果トラン
ジスタは、半導体基板上に形成された所望の厚さを有す
る活性層上にオーミック接触のソース電極およびドレイ
ン電極を備え、活性層に１段または複数段のリセスを形
成し、第１段目のリセスにゲート電極を形成し、ゲート
電極が形成されたリセス以外の露出部表面に厚さ1000Å
以下で、キャリア濃度が１×1017cm-3以下の低不純物濃
度の半導体層を形成したものである。
ジスタは、半導体基板上に形成された所望の厚さを有す
る活性層上にオーミック接触のソース電極およびドレイ
ン電極を備え、活性層に１段または複数段のリセスを形
成し、第１段目のリセスにゲート電極を形成し、ゲート
電極が形成されたリセス以外の露出部表面に厚さ1000Å
以下で、キャリア濃度が１×1017cm-3以下の低不純物濃
度の半導体層を形成したものである。
また、請求項（２）に記載の発明は、低不純物濃度の
半導体層を、活性層よりバンドギャップが大きく、しか
も活性層と良好な格子整合のとれる半導体からなる低不
純物濃度の半導体層を形成したものである。
半導体層を、活性層よりバンドギャップが大きく、しか
も活性層と良好な格子整合のとれる半導体からなる低不
純物濃度の半導体層を形成したものである。
また、この発明に係る請求項（３）に記載の電界効果
トランジスタは、半導体基板上に形成された所望の厚さ
を有する活性層上にキャリア濃度が１×1017cm-3以下
で、厚さが1000Å以下の第１の低不純物濃度の半導体層
を形成し、その上にキャリア濃度が３×1017cm-3以上の
高不純物濃度の半導体層を形成し、さらにその上に第１
の低不純物濃度の半導体層と同様の条件の第２の低不純
物濃度の半導体層を形成し、第１の低不純物濃度の半導
体層と活性層の界面より下にリセス底面を有するように
第１段目のリセスを形成し、第２段目のリセス表面を第
１の低不純物濃度の半導体層により覆い、高不純物濃度
の半導体層表面を前記第２の低不純物濃度の半導体層で
覆うとともに、活性層上にソース電極およびドレイン電
極をオーミック接触により形成し、第１段目のリセス底
部にゲート電極を形成したものである。
トランジスタは、半導体基板上に形成された所望の厚さ
を有する活性層上にキャリア濃度が１×1017cm-3以下
で、厚さが1000Å以下の第１の低不純物濃度の半導体層
を形成し、その上にキャリア濃度が３×1017cm-3以上の
高不純物濃度の半導体層を形成し、さらにその上に第１
の低不純物濃度の半導体層と同様の条件の第２の低不純
物濃度の半導体層を形成し、第１の低不純物濃度の半導
体層と活性層の界面より下にリセス底面を有するように
第１段目のリセスを形成し、第２段目のリセス表面を第
１の低不純物濃度の半導体層により覆い、高不純物濃度
の半導体層表面を前記第２の低不純物濃度の半導体層で
覆うとともに、活性層上にソース電極およびドレイン電
極をオーミック接触により形成し、第１段目のリセス底
部にゲート電極を形成したものである。
一般に高耐圧化が必要な高出力FETの活性層濃度は、F
ETの特性上の制約から、１×1017cm-3以上が使われる。
従って、この発明の低不純物濃度の表面半導体層は少な
くとも活性層濃度より低くなければ、その効果は期待で
きない。この点で濃度の上限がある。また、GaAs等の化
合物半導体の表面ポテンシャルVsは約0.6eVであり、１
×1017cm-3の時、約1000Åが空乏化され、伝導に寄与し
なくなる。この表面空乏層の厚さtsは （ｑは素電荷，εｓは比誘電率,Ndは濃度）で表し、Nd
が１×1017cm-3以下でtsが最小となるのはNd＝１×1017
cm-3の時でもts≒1000Åである。従ってこれ以上であれ
ば、全ての表面濃度でその層は空乏化しており伝導に寄
与しない。この点から表面伝導が抑えられ、この低不純
物濃度の半導体層による本目的が達成できる。
ETの特性上の制約から、１×1017cm-3以上が使われる。
従って、この発明の低不純物濃度の表面半導体層は少な
くとも活性層濃度より低くなければ、その効果は期待で
きない。この点で濃度の上限がある。また、GaAs等の化
合物半導体の表面ポテンシャルVsは約0.6eVであり、１
×1017cm-3の時、約1000Åが空乏化され、伝導に寄与し
なくなる。この表面空乏層の厚さtsは （ｑは素電荷，εｓは比誘電率,Ndは濃度）で表し、Nd
が１×1017cm-3以下でtsが最小となるのはNd＝１×1017
cm-3の時でもts≒1000Åである。従ってこれ以上であれ
ば、全ての表面濃度でその層は空乏化しており伝導に寄
与しない。この点から表面伝導が抑えられ、この低不純
物濃度の半導体層による本目的が達成できる。
更に、この低不純物濃度の半導体層を深い方のリセス
表面に形成する場合、構造上、ソース・ドレイン下の活
性層の中間にもこの層がサンドイッチされた構造となる
場合（後述の第３図）があり、この時1000Å以上の低不
純物濃度の半導体層が存在すると、ソースゲート間
（Rs），ゲート・ドレイン間（Rd）の寄生抵抗が大幅に
劣化し、FETの特性を劣化させる。
表面に形成する場合、構造上、ソース・ドレイン下の活
性層の中間にもこの層がサンドイッチされた構造となる
場合（後述の第３図）があり、この時1000Å以上の低不
純物濃度の半導体層が存在すると、ソースゲート間
（Rs），ゲート・ドレイン間（Rd）の寄生抵抗が大幅に
劣化し、FETの特性を劣化させる。
つまり、表面伝導の点から不活性にする厚さで、か
つ、Rs,Rdの劣化を最小に抑えるための上限が1000Åと
なる。
つ、Rs,Rdの劣化を最小に抑えるための上限が1000Åと
なる。
この発明の請求項（１），（２）に記載の発明におい
ては、ゲート電極が形成されたリセス以外の露出部表面
に低不純物濃度の半導体層を形成したことから、表面キ
ャリア濃度が従来より少ないので、パッシベーション膜
の形成条件にかかわらずFETの逆方向リーク電流を下げ
ることができる。
ては、ゲート電極が形成されたリセス以外の露出部表面
に低不純物濃度の半導体層を形成したことから、表面キ
ャリア濃度が従来より少ないので、パッシベーション膜
の形成条件にかかわらずFETの逆方向リーク電流を下げ
ることができる。
また、この発明の請求項（３）に記載の発明において
は、ゲート電極が形成されるリセスの底面を活性層と第
１の低不純物濃度の半導体層の界面より下に位置せし
め、活性層上に形成された第１の低不純物濃度の半導体
層の一部が第２のリセス表面を覆い、第１の低不純物濃
度の半導体層上に形成された高不純物濃度の半導体層表
面を第２の低不純物濃度の半導体層で覆ったことから、
低ソース寄生抵抗，高耐圧の特徴を有し、かつ低リーク
電流化が実現できる。
は、ゲート電極が形成されるリセスの底面を活性層と第
１の低不純物濃度の半導体層の界面より下に位置せし
め、活性層上に形成された第１の低不純物濃度の半導体
層の一部が第２のリセス表面を覆い、第１の低不純物濃
度の半導体層上に形成された高不純物濃度の半導体層表
面を第２の低不純物濃度の半導体層で覆ったことから、
低ソース寄生抵抗，高耐圧の特徴を有し、かつ低リーク
電流化が実現できる。
（実施例１〕 以下、この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示す電界効果トランジ
スタの断面図である。この図で、１〜５は第５図と同じ
ものであり、6aは前記活性層２の表面に形成した厚さが
1000Å以下で、キャリア濃度が１×1017cm-3以下の低不
純物濃度の半導体層である。この低不純物濃度の半導体
層6aのキャリア濃度はノンドープでも、また、活性層２
とは逆の極性のものでもよい。また、第１図の構造にお
いて、オーミック接触のソース・ドレイン電極3,4は少
なくともこの低不純物濃度の半導体層6aをエッチオフし
た下の活性層２と接触せしめた方が、オーミックの接触
抵抗低減の点より好ましい。このような第１図の構造に
した場合、活性層２の表面は、低不純物濃度の半導体層
6aで覆われているか、低不純物濃度あるいはノンドープ
のため、キャリアが従来に比べて少ない。このため、こ
の上にパッシベーション膜を形成し、低不純物濃度の半
導体層6aとの界面状態は多少変動しても、もともと低不
純物濃度の半導体層6aにはキャリアが少ないため、その
界面でのリーク電流も生じにくい。したがって、このよ
うな構造にすればゲート逆方向リーク電流を安定に小さ
く抑えることができる。しかも、ソース・ドレイン電極
3,4やゲート電極５の直下の構造は、従来の構造を継承
できるため、FETの特性そのものを変えずに余分な表面
リーク電流のみ減らすことができる。
スタの断面図である。この図で、１〜５は第５図と同じ
ものであり、6aは前記活性層２の表面に形成した厚さが
1000Å以下で、キャリア濃度が１×1017cm-3以下の低不
純物濃度の半導体層である。この低不純物濃度の半導体
層6aのキャリア濃度はノンドープでも、また、活性層２
とは逆の極性のものでもよい。また、第１図の構造にお
いて、オーミック接触のソース・ドレイン電極3,4は少
なくともこの低不純物濃度の半導体層6aをエッチオフし
た下の活性層２と接触せしめた方が、オーミックの接触
抵抗低減の点より好ましい。このような第１図の構造に
した場合、活性層２の表面は、低不純物濃度の半導体層
6aで覆われているか、低不純物濃度あるいはノンドープ
のため、キャリアが従来に比べて少ない。このため、こ
の上にパッシベーション膜を形成し、低不純物濃度の半
導体層6aとの界面状態は多少変動しても、もともと低不
純物濃度の半導体層6aにはキャリアが少ないため、その
界面でのリーク電流も生じにくい。したがって、このよ
うな構造にすればゲート逆方向リーク電流を安定に小さ
く抑えることができる。しかも、ソース・ドレイン電極
3,4やゲート電極５の直下の構造は、従来の構造を継承
できるため、FETの特性そのものを変えずに余分な表面
リーク電流のみ減らすことができる。
（実施例２） 第２図はこの発明の他の実施例を示す電界効果トラン
ジスタの断面図である。この第２図の構造のFETは、第
１図の構造のFETのソース寄生抵抗を大きく劣化させる
ことなく耐圧を向上させる目的で、ゲート領域の溝（リ
セス）を多段にした場合のもので、第２図は２段リセス
の場合を示す。３段以上の場合もこれに準ずる。第２図
の実施例では、第１図の実施例から新たに発生した第２
段目のリセス表面を同様に低濃度層6bで覆ったものであ
る。
ジスタの断面図である。この第２図の構造のFETは、第
１図の構造のFETのソース寄生抵抗を大きく劣化させる
ことなく耐圧を向上させる目的で、ゲート領域の溝（リ
セス）を多段にした場合のもので、第２図は２段リセス
の場合を示す。３段以上の場合もこれに準ずる。第２図
の実施例では、第１図の実施例から新たに発生した第２
段目のリセス表面を同様に低濃度層6bで覆ったものであ
る。
この第２図の構造を得るための製造方法としては、ま
ず、活性層２上に低不純物濃度の半導体層6aを形成し、
開口幅の広い方（２段目）のリセスを形成した後、図示
のように、リセス表面に低不純物濃度の半導体層6bをエ
ピタキシャル成長させるか、あるいはイオン注入を用い
て形成した後、ゲート電極が形成される１段目のリセス
を形成し、低不純物濃度の半導体層6bが除去されたリセ
ス底面にゲート電極５を形成すれば得られる。このよう
な構造にすれば多段リセスの特徴である低ソース抵抗と
高耐圧を有し、しかも第１図の実施例で示した低リーク
電流の特徴を有したFETを実現できる。
ず、活性層２上に低不純物濃度の半導体層6aを形成し、
開口幅の広い方（２段目）のリセスを形成した後、図示
のように、リセス表面に低不純物濃度の半導体層6bをエ
ピタキシャル成長させるか、あるいはイオン注入を用い
て形成した後、ゲート電極が形成される１段目のリセス
を形成し、低不純物濃度の半導体層6bが除去されたリセ
ス底面にゲート電極５を形成すれば得られる。このよう
な構造にすれば多段リセスの特徴である低ソース抵抗と
高耐圧を有し、しかも第１図の実施例で示した低リーク
電流の特徴を有したFETを実現できる。
（実施例３） ところで、第２図の実施例の構造を得るには、２段目
のリセスを形成した後にエピタキシャル成長やイオン注
入等を行う必要があるため、製造難度が高い。この製造
難度を解消する一実施例を第３図について説明する。
のリセスを形成した後にエピタキシャル成長やイオン注
入等を行う必要があるため、製造難度が高い。この製造
難度を解消する一実施例を第３図について説明する。
第３図はこの発明の第２の発明の一実施例を示すもの
で、所望の厚さを有する活性層２上にキャリア濃度が１
×1017cm-3以下で、厚がさ1000Å以下の第１の低不純物
濃度の半導体層6aを形成し、その上にキャリア濃度が３
×1017cm-3以上ある高不純物濃度の半導体層７を設け、
さらにその上に第１図の条件と同じ第２の低不純物濃度
の半導体層6bを設けた構造のエピタキシャルウエハを用
い、第1,第２の低不純物濃度の半導体層6a,6bのない従
来構造で２段リセスを得るために用いていた製造方法に
より、２段リセスFETを形成したものである。なお、活
性層２と第１の低不純物濃度の半導体層6aの界面は１段
目のリセス底面より上に位置し、その厚さは厚くとも10
00Å以下が特性上好ましい。この場合、２段リセスの効
果は第２図の場合と同様である。また、第1,第２の低不
純物濃度の半導体層6a,6bの表面リーク電流低減効果も
第２図と同様である。しかし、第１の低不純物濃度の半
導体層6aというキャリアの少ない層が第２図とは異な
り、リセス以外の領域、すなわち高不純物濃度の半導体
層７の下にもあるため、この部分でゲート・ソースおよ
びゲート・ドレインの寄生抵抗Rs,Rdを増加させる恐れ
がある。しかし、第３図の構造では、その部分での第１
の低不純物濃度の半導体層6aによりキャリアの減少分を
高不純物濃度の半導体層７が補うため、寄生抵抗Rs,Rd
の増加を招く恐れがない。したがって、第３図の構造に
よれば、２段リセスの低ソース寄生抵抗，高耐圧という
特徴を有し、しかも製造上容易に、低リーク電流化が実
現できる。
で、所望の厚さを有する活性層２上にキャリア濃度が１
×1017cm-3以下で、厚がさ1000Å以下の第１の低不純物
濃度の半導体層6aを形成し、その上にキャリア濃度が３
×1017cm-3以上ある高不純物濃度の半導体層７を設け、
さらにその上に第１図の条件と同じ第２の低不純物濃度
の半導体層6bを設けた構造のエピタキシャルウエハを用
い、第1,第２の低不純物濃度の半導体層6a,6bのない従
来構造で２段リセスを得るために用いていた製造方法に
より、２段リセスFETを形成したものである。なお、活
性層２と第１の低不純物濃度の半導体層6aの界面は１段
目のリセス底面より上に位置し、その厚さは厚くとも10
00Å以下が特性上好ましい。この場合、２段リセスの効
果は第２図の場合と同様である。また、第1,第２の低不
純物濃度の半導体層6a,6bの表面リーク電流低減効果も
第２図と同様である。しかし、第１の低不純物濃度の半
導体層6aというキャリアの少ない層が第２図とは異な
り、リセス以外の領域、すなわち高不純物濃度の半導体
層７の下にもあるため、この部分でゲート・ソースおよ
びゲート・ドレインの寄生抵抗Rs,Rdを増加させる恐れ
がある。しかし、第３図の構造では、その部分での第１
の低不純物濃度の半導体層6aによりキャリアの減少分を
高不純物濃度の半導体層７が補うため、寄生抵抗Rs,Rd
の増加を招く恐れがない。したがって、第３図の構造に
よれば、２段リセスの低ソース寄生抵抗，高耐圧という
特徴を有し、しかも製造上容易に、低リーク電流化が実
現できる。
（実施例４） 上記実施例１〜３では、低不純物濃度の半導体層6a,6
bは活性層２と同一の半導体の場合であり、したがっ
て、活性層２と低不純物濃度の半導体層6aはホモ接合を
考えたものであった。この実施例は上記低不純物濃度の
半導体層6a,6bを活性層２よりバンドキャップが大きく
（電子親和力が小さく）、活性層２と良好な格子整合が
とれる半導体（例えば活性層２がGaAsなら低不純物濃度
の半導体層6aおよび6bがAlGaAsのような素材）にした場
合を考える。この時の低不純物濃度の半導体層6aの表面
および低不純物濃度の半導体層6a−活性層２間のエネル
ギーバンド図を第４図に示す。この時、低不純物濃度の
半導体層6aにある電子は電子親和力の大きい活性層２の
方へ移るため、低不純物濃度の半導体層6aの厚さとキャ
リア濃度を最適化することにより、低不純物濃度の半導
体層6aは完全に空乏化（キャリアなしの状態に）させる
ことができるため、低不純物濃度の半導体層6aの表面で
のリーク電流も激減させることができる。また、活性層
２がGaAsの場合のAlGaAsの低不純物濃度の半導体6a,6b
の組合せのように、活性層２の素材より、本質的に表面
準位の少ない素材を低不純物濃度の半導体層6a,6bに選
ぶことが可能である。このような素材を第１図〜第３図
の低不純物濃度の半導体層6aおよび6bに用いることによ
り、FETの特性を変えることなく、余分な表面リーク電
流をより一層低減できる。
bは活性層２と同一の半導体の場合であり、したがっ
て、活性層２と低不純物濃度の半導体層6aはホモ接合を
考えたものであった。この実施例は上記低不純物濃度の
半導体層6a,6bを活性層２よりバンドキャップが大きく
（電子親和力が小さく）、活性層２と良好な格子整合が
とれる半導体（例えば活性層２がGaAsなら低不純物濃度
の半導体層6aおよび6bがAlGaAsのような素材）にした場
合を考える。この時の低不純物濃度の半導体層6aの表面
および低不純物濃度の半導体層6a−活性層２間のエネル
ギーバンド図を第４図に示す。この時、低不純物濃度の
半導体層6aにある電子は電子親和力の大きい活性層２の
方へ移るため、低不純物濃度の半導体層6aの厚さとキャ
リア濃度を最適化することにより、低不純物濃度の半導
体層6aは完全に空乏化（キャリアなしの状態に）させる
ことができるため、低不純物濃度の半導体層6aの表面で
のリーク電流も激減させることができる。また、活性層
２がGaAsの場合のAlGaAsの低不純物濃度の半導体6a,6b
の組合せのように、活性層２の素材より、本質的に表面
準位の少ない素材を低不純物濃度の半導体層6a,6bに選
ぶことが可能である。このような素材を第１図〜第３図
の低不純物濃度の半導体層6aおよび6bに用いることによ
り、FETの特性を変えることなく、余分な表面リーク電
流をより一層低減できる。
以上説明したように、この発明の請求項（１）に記載
の発明は、半導体基板上に形成された所望の厚さを有す
る活性層上にオーミック接触のソース電極およびドレイ
ン電極を備え、活性層に１段または複数段のリセスを形
成し、第１段目のリセスにゲート電極を形成し、ゲート
電極が形成さたリセス以外の露出部表面に厚さ1000Å以
下で、キャリア濃度が１×1017cm-3以下の低不純物濃度
の半導体層を形成したものであり、また、請求項（２）
に記載のように、活性層よりバンドギャップが大きく、
しかも活性層と良好な格子整合のとれる半導体からなる
低不純物濃度の半導体層を形成したので、FETの特性を
変えずに余分な表面リーク電流が低減できる効果があ
る。
の発明は、半導体基板上に形成された所望の厚さを有す
る活性層上にオーミック接触のソース電極およびドレイ
ン電極を備え、活性層に１段または複数段のリセスを形
成し、第１段目のリセスにゲート電極を形成し、ゲート
電極が形成さたリセス以外の露出部表面に厚さ1000Å以
下で、キャリア濃度が１×1017cm-3以下の低不純物濃度
の半導体層を形成したものであり、また、請求項（２）
に記載のように、活性層よりバンドギャップが大きく、
しかも活性層と良好な格子整合のとれる半導体からなる
低不純物濃度の半導体層を形成したので、FETの特性を
変えずに余分な表面リーク電流が低減できる効果があ
る。
また、この発明の請求項（３）に記載の発明は、半導
体基板上に形成された所望の厚さを有する活性層上にキ
ャリア濃度が１×1017cm-3以下で、厚さが1000Å以下の
第１の低不純物濃度の半導体層を形成し、その上にキャ
リア濃度が３×1017cm-3以上の高不純物濃度の半導体層
を形成し、さらにその上に第１の低不純物濃度の半導体
層と同様の条件の第２の低不純物濃度の半導体層を形成
し、第１の低不純物濃度の半導体層と活性層の界面より
下にリセス底面を有するように第１段目のリセスを形成
し、第２段目のリセス表面を第１の低不純物濃度の半導
体層により覆い、高不純物濃度の半導体層表面を第２の
低不純物濃度の半導体層で覆うとともに、活性層上にソ
ース電極およびドレイン電極をオーミック接触により形
成するとともに、第１段目のリセス底部にゲート電極を
形成したもので、さらに容易に低寄生抵抗，高耐圧，低
リーク電流を達成できる効果がある。
体基板上に形成された所望の厚さを有する活性層上にキ
ャリア濃度が１×1017cm-3以下で、厚さが1000Å以下の
第１の低不純物濃度の半導体層を形成し、その上にキャ
リア濃度が３×1017cm-3以上の高不純物濃度の半導体層
を形成し、さらにその上に第１の低不純物濃度の半導体
層と同様の条件の第２の低不純物濃度の半導体層を形成
し、第１の低不純物濃度の半導体層と活性層の界面より
下にリセス底面を有するように第１段目のリセスを形成
し、第２段目のリセス表面を第１の低不純物濃度の半導
体層により覆い、高不純物濃度の半導体層表面を第２の
低不純物濃度の半導体層で覆うとともに、活性層上にソ
ース電極およびドレイン電極をオーミック接触により形
成するとともに、第１段目のリセス底部にゲート電極を
形成したもので、さらに容易に低寄生抵抗，高耐圧，低
リーク電流を達成できる効果がある。
第１図，第２図はこの発明の一実施例をそれぞれ示すFE
Tの断面図、第３図はこの発明の他の実施例を示すFETの
断面図、第４図はこの発明の活性層と低濃度層のエネル
ギーバンドを示す図、第５図，第６図は従来のFETの断
面図を各々示す。 図において、１は半導体基板、２は活性層、3,4,5は各
々ソース，ドレイン，ゲートの電極、6a,6bは低不純物
濃度の半導体層、７は高不純物濃度の半導体層である。 なお、各図中の同一符号は同一または相当部分を示す。
Tの断面図、第３図はこの発明の他の実施例を示すFETの
断面図、第４図はこの発明の活性層と低濃度層のエネル
ギーバンドを示す図、第５図，第６図は従来のFETの断
面図を各々示す。 図において、１は半導体基板、２は活性層、3,4,5は各
々ソース，ドレイン，ゲートの電極、6a,6bは低不純物
濃度の半導体層、７は高不純物濃度の半導体層である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】半導体基板上に形成された活性層上にオー
ミック接触のソース電極およびドレイン電極を備え、前
記活性層に１段または複数段のリセスを形成し、第１段
目のリセスにゲート電極を形成し、前記ゲート電極が形
成されたリセス以外の露出部表面に厚さ1000Å以下で、
キャリア濃度が１×1017cm-3以下の低不純物濃度の半導
体層を形成したことを特徴とする電界効果トランジス
タ。 - 【請求項２】低不純物濃度の半導体層は活性層よりバン
ドギャップが大きく、かつ前記活性層と良好な格子整合
がとれる半導体からなることを特徴とする請求項（１）
に記載の電界効果トランジスタ。 - 【請求項３】半導体基板上に形成された活性層上にキャ
リア濃度が１×1017cm-3以下で、厚さが1000Å以下の第
１の低不純物濃度の半導体層を形成し、その上にキャリ
ア濃度が３×1017cm-3以上の高不純物濃度の半導体層を
形成し、さらにその上に前記第１の低不純物濃度の半導
体層と同様の条件の第２の低不純物濃度の半導体層を形
成し、前記第１の低不純物濃度の半導体層と活性層の界
面より下にリセス底面を有するように第１段目のリセス
を形成し、第２段目のリセス表面を前記第１の低不純物
濃度の半導体層により覆い、前記高不純物濃度の半導体
層表面を前記第２の低不純物濃度の半導体層で覆うとと
もに、前記高不純物濃度の半導体層上にソース電極およ
びドレイン電極をオーミック接触により形成し、前記第
１段目のリセス底部にゲート電極を形成したことを特徴
とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1141785A JP2518397B2 (ja) | 1989-06-02 | 1989-06-02 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1141785A JP2518397B2 (ja) | 1989-06-02 | 1989-06-02 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036834A JPH036834A (ja) | 1991-01-14 |
| JP2518397B2 true JP2518397B2 (ja) | 1996-07-24 |
Family
ID=15300107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1141785A Expired - Lifetime JP2518397B2 (ja) | 1989-06-02 | 1989-06-02 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518397B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449626A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 電界効果トランジスタ |
| JP3616447B2 (ja) * | 1996-02-27 | 2005-02-02 | 富士通株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59177970A (ja) * | 1983-03-28 | 1984-10-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS60130864A (ja) * | 1983-12-20 | 1985-07-12 | Fujitsu Ltd | 電界効果半導体装置 |
-
1989
- 1989-06-02 JP JP1141785A patent/JP2518397B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036834A (ja) | 1991-01-14 |
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Legal Events
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