JPS60130864A - 電界効果半導体装置 - Google Patents
電界効果半導体装置Info
- Publication number
- JPS60130864A JPS60130864A JP23894983A JP23894983A JPS60130864A JP S60130864 A JPS60130864 A JP S60130864A JP 23894983 A JP23894983 A JP 23894983A JP 23894983 A JP23894983 A JP 23894983A JP S60130864 A JPS60130864 A JP S60130864A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- active layer
- gate
- drain
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 230000005669 field effect Effects 0.000 title claims description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 13
- 238000000034 method Methods 0.000 abstract description 13
- 239000007772 electrode material Substances 0.000 abstract description 5
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 abstract description 4
- 238000000206 photolithography Methods 0.000 abstract description 4
- 230000004888 barrier function Effects 0.000 abstract description 2
- 238000001704 evaporation Methods 0.000 abstract 1
- 239000002904 solvent Substances 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、化合物半導体層上にショットキ接合ゲート電
極が形成されている構成の電界効果半導体装置の改良に
関する。
極が形成されている構成の電界効果半導体装置の改良に
関する。
従来技術と問題点
一般に、この種の電界効果半導体装置では、活性層の不
純物濃度がゲート電極の逆方向耐圧に大きな影響を与え
ている。
純物濃度がゲート電極の逆方向耐圧に大きな影響を与え
ている。
通常、前記のような電界効果半導体装置に於いて、逆方
向耐圧を高くする為には活性層の不純物濃度は低くしな
ければならないが、これに反し、大きなドレイン電流を
採り出す為には不純物濃度を高くする必要があり、従っ
て、二律背反的な要求がなされることになる。
向耐圧を高くする為には活性層の不純物濃度は低くしな
ければならないが、これに反し、大きなドレイン電流を
採り出す為には不純物濃度を高くする必要があり、従っ
て、二律背反的な要求がなされることになる。
耐圧の向上に関しては、所謂、ゲート電極をソース方向
にオフセットさせることが行われているが、これも効果
上から見ると充分とは言えず、成る程度の効果を得よう
とすると大型化する虞があり、しかも、半導体装置を製
造する面から見ると高精度の位置合わせを必要となるな
ど種々の困難が存在する。
にオフセットさせることが行われているが、これも効果
上から見ると充分とは言えず、成る程度の効果を得よう
とすると大型化する虞があり、しかも、半導体装置を製
造する面から見ると高精度の位置合わせを必要となるな
ど種々の困難が存在する。
発明の目的
本発明は、極めて簡単な構成で、前記電界効果半導体装
置に於けるゲート電極の逆方向耐圧を向上すると共に大
きなドレイン電流を採り出すことが可能であるようにす
る。
置に於けるゲート電極の逆方向耐圧を向上すると共に大
きなドレイン電流を採り出すことが可能であるようにす
る。
発明の構成
本発明の電界効果半導体装置は、−導電型の活性層と、
該活性層上に形成されたソース電極及びゲート電極及び
ドレイン電極と、前記ゲート電極及びドレイン電極の間
に形成された抵抗値が高い半導３１Ｆ、層とを備える構
成になっているので、ゲート電極とドレイン電極との間
に生ずる電界は小さくすることが可能であり、従って、
ゲート耐圧は向上し、しかも、大きなドレイン電流を取
り出すことができる。
該活性層上に形成されたソース電極及びゲート電極及び
ドレイン電極と、前記ゲート電極及びドレイン電極の間
に形成された抵抗値が高い半導３１Ｆ、層とを備える構
成になっているので、ゲート電極とドレイン電極との間
に生ずる電界は小さくすることが可能であり、従って、
ゲート耐圧は向上し、しかも、大きなドレイン電流を取
り出すことができる。
発明の実施例
第１図乃至第６図は本発明一実施例を製造する場合につ
いて解説する為の工程要所に於ける半導体装置の要部切
断側面図であり、以下、これ等の図を参照しつつ説明す
る。
いて解説する為の工程要所に於ける半導体装置の要部切
断側面図であり、以下、これ等の図を参照しつつ説明す
る。
第１図参照
■ 半絶縁性ＧａＡｓｗ板１上基板型ＧａＡｓ活性層２
を成長させたウェハをエツチングして活性層２及び基板
１の一部をメサ状に形成する。
を成長させたウェハをエツチングして活性層２及び基板
１の一部をメサ状に形成する。
第２図参照
■ 通常のフォト・リソグラフィ技術を適用することに
依り、チャネル領域となるべき活性層２の部分をエツチ
ングしリセス２Ａを形成する。
依り、チャネル領域となるべき活性層２の部分をエツチ
ングしリセス２Ａを形成する。
前記のエツチングに依り、ソース・ドレイン間電流の調
整を行うことは云うまでもないが、この２．チングとし
ては活性層２の厚さが所定値になると停止される、所謂
、セルフ・ストップ方式を適用することが好ましい。
整を行うことは云うまでもないが、この２．チングとし
ては活性層２の厚さが所定値になると停止される、所謂
、セルフ・ストップ方式を適用することが好ましい。
第３図参照
■ 例えばＭＢＥ （ｍｏｌｅｃｕｌａｒ ｂｅａｍ
ｅｐｉｔａｘｙ）法或いはＭＯＣＶＤ （ｍｅｔａｌ−
ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌｖａｐｏｕｒ ｄｅ
ｐｏｓｉｔｉｏｎ）法を適用することに竺り、ｐ型Ｇａ
Ａｓ半導体層３を厚さ５００〔人〕以上に成長介せる。
ｅｐｉｔａｘｙ）法或いはＭＯＣＶＤ （ｍｅｔａｌ−
ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌｖａｐｏｕｒ ｄｅ
ｐｏｓｉｔｉｏｎ）法を適用することに竺り、ｐ型Ｇａ
Ａｓ半導体層３を厚さ５００〔人〕以上に成長介せる。
尚、教生、導体層３に於ける不純物濃度は例えばｌＸｌ
０”（ｃｍ −’ ）程度とする。尚、この半導体層３
は真性半導体層に代替することも可能である。
０”（ｃｍ −’ ）程度とする。尚、この半導体層３
は真性半導体層に代替することも可能である。
第４図参照
■ 通常のフォト・リソグラフィ技術を適用することに
依り、半導体層３のバターニングを行って、メサの頂部
以外の部分及びメナの頂部に於けるソース電極及びドレ
イン電極の各形成予定部分のそれぞれの上に在る半導体
層３を除去する。
依り、半導体層３のバターニングを行って、メサの頂部
以外の部分及びメナの頂部に於けるソース電極及びドレ
イン電極の各形成予定部分のそれぞれの上に在る半導体
層３を除去する。
■ 蒸着法及びリフト・オフ法を適用してソース電極４
及びドレイン電極５を形成する。尚、このとき形成する
オーミック電極材料膜の厚さは０．３〔μｍ〕程度で良
い。
及びドレイン電極５を形成する。尚、このとき形成する
オーミック電極材料膜の厚さは０．３〔μｍ〕程度で良
い。
第５図参照
■ 通常のフォト・リソグラフィ技術を適用することに
依り、半導体層３のバターニングを行ってゲート電極形
成予定部分に開口３Ａを形成する。
依り、半導体層３のバターニングを行ってゲート電極形
成予定部分に開口３Ａを形成する。
この開口３Ａの位置は、リセス２Ａ内のソース電極４寄
りとする。尚、記号６はフォト・レジスト膜を指示して
いる。
りとする。尚、記号６はフォト・レジスト膜を指示して
いる。
第６図参照
■ 例えば蒸着法を適用することに依り、ショットキ電
極材料膜を厚さ例えば０．５〔μｍ〕程度に形成する。
極材料膜を厚さ例えば０．５〔μｍ〕程度に形成する。
■ 全体を例えばアセトン中に浸漬してフォト・レジス
ト膜６の熔解除去を行うことに依り、前記ショットキ電
極材料膜をリフト・オフ法でバターニングしてゲート電
極７を形成する。
ト膜６の熔解除去を行うことに依り、前記ショットキ電
極材料膜をリフト・オフ法でバターニングしてゲート電
極７を形成する。
このようにして製造された電界効果半導体装置では、ｎ
型ＧａＡｓ活性層２とｐ型ＧａＡｓ半導体層３とで構成
されるｐｎ接合の障壁高さの方がＧａＡｓ表面のそれよ
りも大きいことから、さらに空乏層が延び出ることにな
り、電子が流れる活性層厚が薄くなり、ゲート・ドレイ
ン間は実質的に抵抗値が高い状態となる。
型ＧａＡｓ活性層２とｐ型ＧａＡｓ半導体層３とで構成
されるｐｎ接合の障壁高さの方がＧａＡｓ表面のそれよ
りも大きいことから、さらに空乏層が延び出ることにな
り、電子が流れる活性層厚が薄くなり、ゲート・ドレイ
ン間は実質的に抵抗値が高い状態となる。
第７図は本発明の他の実施例を説明する為の要部切断側
面図であり、第１図乃至第６図に関して説明した部分と
同部分は同記号で指示しである。
面図であり、第１図乃至第６図に関して説明した部分と
同部分は同記号で指示しである。
この実施例では、ｎ型ＧａＡｓ活性層２と反対導電型で
あるｐ型ＧａＡｓ半導体層３を形成する代わりにゲート
電極７とドレイン電極５との間にｐ型不純物となるイオ
ンを打ち込んでｐ型土導体層３′を形成したものであり
、このようにしてもゲート・ドレイン間のチャネル領域
に空乏層が延び出ることになるから、先の実施例と同じ
効果を奏することができる。
あるｐ型ＧａＡｓ半導体層３を形成する代わりにゲート
電極７とドレイン電極５との間にｐ型不純物となるイオ
ンを打ち込んでｐ型土導体層３′を形成したものであり
、このようにしてもゲート・ドレイン間のチャネル領域
に空乏層が延び出ることになるから、先の実施例と同じ
効果を奏することができる。
また、更に他の実施例として、ゲート電極７及びトレイ
ン電極５間に露出されている活性層２の表面のみに適当
なイオンを注入して結晶を破壊することに依り高抵抗化
するようにしても良い。
ン電極５間に露出されている活性層２の表面のみに適当
なイオンを注入して結晶を破壊することに依り高抵抗化
するようにしても良い。
発明の効果
本発明の電界効果半導体装置は、−導電型の活性層と、
該活性層上に形成されたソース電極及びゲート電極及び
ドレイン電極と、前記ゲート電極及びトレイン電極の間
に形成された抵抗値が高い半導体層とを備えてなる構成
を有しているので、活性層の不純物濃度或いはゲート電
極のオフセソ１−の程度などに依存することなく、ゲー
Ｉ・電極の逆方向耐圧を充分に高く、しかも、ソース側
の不純物濃度を低くする必要がない為、大きなドレイン
電流を採り出すことが可ｔｍとなるものである。
該活性層上に形成されたソース電極及びゲート電極及び
ドレイン電極と、前記ゲート電極及びトレイン電極の間
に形成された抵抗値が高い半導体層とを備えてなる構成
を有しているので、活性層の不純物濃度或いはゲート電
極のオフセソ１−の程度などに依存することなく、ゲー
Ｉ・電極の逆方向耐圧を充分に高く、しかも、ソース側
の不純物濃度を低くする必要がない為、大きなドレイン
電流を採り出すことが可ｔｍとなるものである。
第１図乃至第６図は本発明一実施例を製造する場合につ
いて説明する為の工程要所に於ける半導体装置の要部切
断側面図、第７図は本発明の他の実施例を説明する為の
要部切断側面図をそれぞれ表している。 図に於いて、１は半絶縁性ＧａＡｓ裁板、２はｎ型Ｇａ
Ａｓ活性層、３ばｐ型ＧａＡｓ半導体層、３Ａは開口、
４はソース電極、５はトレイン電極、６はフォト・レジ
スト膜、７はゲート電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第４図 ｔ″７Ｊ５図 第６図 第７図
いて説明する為の工程要所に於ける半導体装置の要部切
断側面図、第７図は本発明の他の実施例を説明する為の
要部切断側面図をそれぞれ表している。 図に於いて、１は半絶縁性ＧａＡｓ裁板、２はｎ型Ｇａ
Ａｓ活性層、３ばｐ型ＧａＡｓ半導体層、３Ａは開口、
４はソース電極、５はトレイン電極、６はフォト・レジ
スト膜、７はゲート電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第４図 ｔ″７Ｊ５図 第６図 第７図
Claims (1)
- 一導電型の活性層と、該活性層上に形成されたソース電
極及びゲート電極及びドレイン電極と、前記ゲート電極
及びドレイン電極の間に形成された抵抗値が高い半導体
層とを備えてなることを特徴とする電界効果半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23894983A JPS60130864A (ja) | 1983-12-20 | 1983-12-20 | 電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23894983A JPS60130864A (ja) | 1983-12-20 | 1983-12-20 | 電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60130864A true JPS60130864A (ja) | 1985-07-12 |
Family
ID=17037678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23894983A Pending JPS60130864A (ja) | 1983-12-20 | 1983-12-20 | 電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036834A (ja) * | 1989-06-02 | 1991-01-14 | Mitsubishi Electric Corp | 電界効果トランジスタ |
-
1983
- 1983-12-20 JP JP23894983A patent/JPS60130864A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036834A (ja) * | 1989-06-02 | 1991-01-14 | Mitsubishi Electric Corp | 電界効果トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930011174B1 (ko) | 헤테로 접합 바이폴라 트랜지스터 | |
| US4829347A (en) | Process for making indium gallium arsenide devices | |
| US4389768A (en) | Self-aligned process for fabricating gallium arsenide metal-semiconductor field effect transistors | |
| US5057883A (en) | Permeable base transistor with gate fingers | |
| US4156879A (en) | Passivated V-gate GaAs field-effect transistor | |
| EP0194197A1 (en) | Heterojunction bipolar transistor and process for fabricating same | |
| US4193182A (en) | Passivated V-gate GaAs field-effect transistor and fabrication process therefor | |
| US5877047A (en) | Lateral gate, vertical drift region transistor | |
| CA1271850A (en) | Method for fabricating a field-effect transistor with a self-aligned gate | |
| KR100548047B1 (ko) | 전계효과트랜지스터 | |
| US5483089A (en) | Electrically isolated MESFET | |
| JPS60130864A (ja) | 電界効果半導体装置 | |
| JP2541228B2 (ja) | 高電子移動度トランジスタ | |
| JPH0359579B2 (ja) | ||
| US5274257A (en) | Floating channel field effect transistor and a fabricating method thereof | |
| US4665416A (en) | Semiconductor device having a protection breakdown diode on a semi-insulative substrate | |
| JP2721513B2 (ja) | 化合物半導体装置の製造方法 | |
| KR940010557B1 (ko) | 반도체장치 | |
| US5629215A (en) | Method of fabricating and contacting ultra-small three terminal semiconductor devices | |
| JPH0496274A (ja) | 高速半導体装置 | |
| EP0082325B1 (en) | Semiconductor device comprising a metallic conductor | |
| GB2140616A (en) | Shallow channel field effect transistor | |
| JPS6122873B2 (ja) | ||
| JP3767759B2 (ja) | 電界効果型半導体素子 | |
| GB2151078A (en) | Semiconductor devices |