JPH02192737A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH02192737A JPH02192737A JP1237289A JP1237289A JPH02192737A JP H02192737 A JPH02192737 A JP H02192737A JP 1237289 A JP1237289 A JP 1237289A JP 1237289 A JP1237289 A JP 1237289A JP H02192737 A JPH02192737 A JP H02192737A
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Landscapes
- Recrystallisation Techniques (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速動作可能な半導体装置、特に電界効果トラ
ンジスタに関する。
ンジスタに関する。
電界効果トランジスタ（ＦＥ’ｌ’）の高性能化には、
基本的にゲート長を短縮化することが非常に有効であり
、近年のりソグラフィ技術の進歩とあいまって、今日で
は０．１μｍ程度のゲート長を有するＦＥＴｔ＋試作さ
れるに到っている。しかしながら、ゲート長が１層４μ
ｍ以下になってくると、ゲート長に対するチャンネル厚
みの比が大きくなり、ゲート電圧でチャンネル電荷を制
御できなくなる、いわゆるショートチャンネル効果が顕
著となる。したがって、これを抑制する手段としては、
例えば電子チャンネルに対しては、電子チャンネルを形
成する半導体層よりも電子親和力の小さな半導体層をバ
ッファ層として用いる、いわゆるペテロ構造バフファ層
を用いて電子を層内に閉じ込めることが一般的である。
基本的にゲート長を短縮化することが非常に有効であり
、近年のりソグラフィ技術の進歩とあいまって、今日で
は０．１μｍ程度のゲート長を有するＦＥＴｔ＋試作さ
れるに到っている。しかしながら、ゲート長が１層４μ
ｍ以下になってくると、ゲート長に対するチャンネル厚
みの比が大きくなり、ゲート電圧でチャンネル電荷を制
御できなくなる、いわゆるショートチャンネル効果が顕
著となる。したがって、これを抑制する手段としては、
例えば電子チャンネルに対しては、電子チャンネルを形
成する半導体層よりも電子親和力の小さな半導体層をバ
ッファ層として用いる、いわゆるペテロ構造バフファ層
を用いて電子を層内に閉じ込めることが一般的である。
第２図（ａ）は、ヘテロ構造バッファ層を用いた電界効
果トランジスクを説明するための主要部の構造断面図を
示し、第２図（ｂ）は、第２図（ａ）に相当する熱平衡
時のゲート直下のエネルギーバンド図であり、Ｅ、はフ
ェルミレベルを示している。
果トランジスクを説明するための主要部の構造断面図を
示し、第２図（ｂ）は、第２図（ａ）に相当する熱平衡
時のゲート直下のエネルギーバンド図であり、Ｅ、はフ
ェルミレベルを示している。
第２図（ａ）の構造は、例えば分子線エピタキシ法によ
り、（１００）半絶縁性１ｎＰ基板１上に、Ａｌ、−ｙ
Ｉｎ、Ａｓバッファ層２．Ｇａ、−、Ｉｎ、Ａｓチャン
ネル層３．Ｎ−Ａｌ１−、Ｉｎ、ＡＳ層４゜Ｎ”−Ｇａ
、、、ＸＩ ｎｘＡｓ層５が順次積層されてなる選択ド
ープ構造であり、成長後、ソース電極６゜ドレイン電極
７．ゲート電極８が形成される。
り、（１００）半絶縁性１ｎＰ基板１上に、Ａｌ、−ｙ
Ｉｎ、Ａｓバッファ層２．Ｇａ、−、Ｉｎ、Ａｓチャン
ネル層３．Ｎ−Ａｌ１−、Ｉｎ、ＡＳ層４゜Ｎ”−Ｇａ
、、、ＸＩ ｎｘＡｓ層５が順次積層されてなる選択ド
ープ構造であり、成長後、ソース電極６゜ドレイン電極
７．ゲート電極８が形成される。
Ａｉｒ−ｙｌ ｎ、Ａｓ、Ｇａ＋−，１ｎｘＡＳはＩｎ
Ｐに格子整合するように、１ｌｌＪ常ＩｎＭｉ成ｘ ＝
０．５３゜ｙ＝０．５２が用いられることが多い。ここ
ではＡｉｒ−ｙｌｎｙＡｓバッファ層２が、Ｇａ＋−ｘ
ｒｎｘＡｓチャンネル層３に対してペテロ構造バッファ
層として用いられている。なお図中、９はアロイ領域を
示している。
Ｐに格子整合するように、１ｌｌＪ常ＩｎＭｉ成ｘ ＝
０．５３゜ｙ＝０．５２が用いられることが多い。ここ
ではＡｉｒ−ｙｌｎｙＡｓバッファ層２が、Ｇａ＋−ｘ
ｒｎｘＡｓチャンネル層３に対してペテロ構造バッファ
層として用いられている。なお図中、９はアロイ領域を
示している。
しかしながら、Ａｊ２．−、Ｉｎ、八Ｓは、現状技術で
は未だ結晶性が充分でなく、多くの深い単位を含むため
、電界効果トランジスタの不安定な動作を引き起こすこ
とが多い。また一般にＡｌを含む化合物半導体上のへテ
ロ構造界面、従って従来例の場合では、／Ｉｌ、−ｙＩ
ｎ、Ａｓパンフ１層２上のＧａ１−ＸＩｎＸＡｓヂャン
ネル層３の界面は、平坦性が無いことが知られている。
は未だ結晶性が充分でなく、多くの深い単位を含むため
、電界効果トランジスタの不安定な動作を引き起こすこ
とが多い。また一般にＡｌを含む化合物半導体上のへテ
ロ構造界面、従って従来例の場合では、／Ｉｌ、−ｙＩ
ｎ、Ａｓパンフ１層２上のＧａ１−ＸＩｎＸＡｓヂャン
ネル層３の界面は、平坦性が無いことが知られている。
これが走行する電子に対する散乱要因になることが考え
られる。
られる。
さらにプロセス的には、オーミック電極を形成する場合
、アロイ領域９がＧａ＋−８ＩｎｘＡｓチャンネル層３
を突き抜け、Ａ ｌ ＋−ｙ Ｉ ｎ ｙＡ ｓパフ２
ァ層２まで達し、良好なオーミック性が得られないこと
が多い。
、アロイ領域９がＧａ＋−８ＩｎｘＡｓチャンネル層３
を突き抜け、Ａ ｌ ＋−ｙ Ｉ ｎ ｙＡ ｓパフ２
ァ層２まで達し、良好なオーミック性が得られないこと
が多い。
本発明の目的は、従来のこのような問題点を除去し、シ
ョートチャンネル効果の抑制された高性能の半導体装置
を提供することにある。
ョートチャンネル効果の抑制された高性能の半導体装置
を提供することにある。
本発明は、化合物半導体基板＜１１１）面上に形成され
ている化合物半導体電界効果トランジスタにおいて、 ｍｍ電型チヤンネル層を形成する半導体層中に、少なく
とも一層の、内部応力を有する歪半導３体層を用いるこ
とを特徴とする。
ている化合物半導体電界効果トランジスタにおいて、 ｍｍ電型チヤンネル層を形成する半導体層中に、少なく
とも一層の、内部応力を有する歪半導３体層を用いるこ
とを特徴とする。
ｍ−ｖ族生導体の（１１１）面上に基板やエビ層と格子
定数の異なる材料を積層した場合、歪によるピエゾ効果
により歪層内に大きな内部電界が生じることが知られて
いる。例えばスミス（Ｓｍｉｔｈ）により、「ソリッド
ステート、コミュニイケーションズ、第５７巻、ページ
９１９．１０００年、 （Ｓｏｌｉｄ ５ｔａｔｅ
Ｃｏｍｏ＋ｕｎｉｃａｔｉｏｎｓ、 ｖｏｌ、５７＋
ｐ、９１９＋ １９８６） Ｊに報告されている如く、
例えば（１１１） ８面基板上に、これより格子定数の
大きな材料を積層した場合、この膜厚が格子不整による
転移の発生する臨界膜厚以下ならば、この層には圧縮応
力が働く。この応力によるピエゾ効果により、基板から
表面側に向かう内部電界が生じる。逆に格子定数が小さ
な材料を積層した場合、歪層には引っ張り応力が働き、
内部電界の方向は逆になる。また（１１１）Ａ面を用い
た時は、（１１１） ８面を用いた場合と、格子定数と
電界の方向の関係は逆となる。この内部電界は通常用い
られる（１００）面上においては生じない。
定数の異なる材料を積層した場合、歪によるピエゾ効果
により歪層内に大きな内部電界が生じることが知られて
いる。例えばスミス（Ｓｍｉｔｈ）により、「ソリッド
ステート、コミュニイケーションズ、第５７巻、ページ
９１９．１０００年、 （Ｓｏｌｉｄ ５ｔａｔｅ
Ｃｏｍｏ＋ｕｎｉｃａｔｉｏｎｓ、 ｖｏｌ、５７＋
ｐ、９１９＋ １９８６） Ｊに報告されている如く、
例えば（１１１） ８面基板上に、これより格子定数の
大きな材料を積層した場合、この膜厚が格子不整による
転移の発生する臨界膜厚以下ならば、この層には圧縮応
力が働く。この応力によるピエゾ効果により、基板から
表面側に向かう内部電界が生じる。逆に格子定数が小さ
な材料を積層した場合、歪層には引っ張り応力が働き、
内部電界の方向は逆になる。また（１１１）Ａ面を用い
た時は、（１１１） ８面を用いた場合と、格子定数と
電界の方向の関係は逆となる。この内部電界は通常用い
られる（１００）面上においては生じない。
本発明の主旨は、この原理に基づき、（１１１）面上に
形成された歪層チャンネルを用いることにより生じる内
部電界により、キャリアを閉じ込めることにある。
形成された歪層チャンネルを用いることにより生じる内
部電界により、キャリアを閉じ込めることにある。
本発明の実施例における主要部の構造断面図を第１図（
ａ）に示し、これに対応する熱平衡時のゲート直下のエ
ネルギーバンド図を第１図（ｂ）に示す。
ａ）に示し、これに対応する熱平衡時のゲート直下のエ
ネルギーバンド図を第１図（ｂ）に示す。
本実施例の構造は、分子線エピタキシ法により以下のよ
うに順次形成される。まず半絶縁性ＩｎＰ基板１０の（
１１１） ８面上に、ＩｎＰ基板１０よりも格子定数の
わずかに大きいノンドープＧ”＋−ｘｌｎｇＡｓをバッ
ファ層１１として５０００人成長し、次に電子チャンネ
ルとなる、ＩｎＰＦＪ板１０よりも格子定数のわずかに
小さいノンドープＧａ、−、Ｉｎ、Ａｓをチャンネル層
として１０００人成長し、次にチャンネルへの電子供給
層となる、ＩｎＰに格子整合するＮＡｌｆｎＡｓ層１３
を２５０人成長する。この時、ドーピングはＳｔを用い
、その濃度は２Ｘ１０”ｃｍ弓とした。
うに順次形成される。まず半絶縁性ＩｎＰ基板１０の（
１１１） ８面上に、ＩｎＰ基板１０よりも格子定数の
わずかに大きいノンドープＧ”＋−ｘｌｎｇＡｓをバッ
ファ層１１として５０００人成長し、次に電子チャンネ
ルとなる、ＩｎＰＦＪ板１０よりも格子定数のわずかに
小さいノンドープＧａ、−、Ｉｎ、Ａｓをチャンネル層
として１０００人成長し、次にチャンネルへの電子供給
層となる、ＩｎＰに格子整合するＮＡｌｆｎＡｓ層１３
を２５０人成長する。この時、ドーピングはＳｔを用い
、その濃度は２Ｘ１０”ｃｍ弓とした。
次にゲート耐圧を増加させるため、ＩｎＰに格子整合す
るノンドープＡｌｒｎＡｓ層１４を１００人成長し、最
後に４Ｘ１０”ｃｍ弓ドープのＩｎＰに格子整合するＮ
”−Ｇａ ＩｎＡｓ層１５を５００人成長する。その後
、電子ビーム露光法を用い、バタ−ユングを施し、オー
ミック電極であるソース電極６．ドレイン電極７．ゲー
ト電極８を形成し、第１図に示した電界効果トランジス
タが得られる。
るノンドープＡｌｒｎＡｓ層１４を１００人成長し、最
後に４Ｘ１０”ｃｍ弓ドープのＩｎＰに格子整合するＮ
”−Ｇａ ＩｎＡｓ層１５を５００人成長する。その後
、電子ビーム露光法を用い、バタ−ユングを施し、オー
ミック電極であるソース電極６．ドレイン電極７．ゲー
ト電極８を形成し、第１図に示した電界効果トランジス
タが得られる。
なお、ゲート電極直下は、電極形成前にエツチングを施
し、リセス構造とした。
し、リセス構造とした。
本実施例では、電子チャンネルとなるＧ ａ １−ｙＩ
ｎ、Ａｓ層１２のＩｎ組成を例えばｙ＝０．４９とした
。この場合、チャンネル層１２には格子不整により引っ
張り応力が働き、第１図（ｂ）に示すように成長表面か
ら基板に向かう内部電界が生じ、そのためバンドは、２
次元電子をヘテロ界面に閉じ込める方向に電位差を生じ
る。電界強度は格子不整１％に対し、約１００ｋＶ／ｃ
ｍにも達する。従ってチャンネル層にはＩＪＩＩ成ｙ＝
０．４９に対応するわずかな格子不整Δａ ／ ａ ＝
−０，３％にも拘わらす３０ｋＶ／ｃｏ＋の電界強度を
発生し、１０００人のチャンネル層内において約０．３
ｅνのエネルギー差に相当する電子の閉じ込め効果が得
られる。この値は、２次元電子をヘテロ界面に閉じ込め
、ショートチャンネル効果を抑制するのに充分な値であ
る。
ｎ、Ａｓ層１２のＩｎ組成を例えばｙ＝０．４９とした
。この場合、チャンネル層１２には格子不整により引っ
張り応力が働き、第１図（ｂ）に示すように成長表面か
ら基板に向かう内部電界が生じ、そのためバンドは、２
次元電子をヘテロ界面に閉じ込める方向に電位差を生じ
る。電界強度は格子不整１％に対し、約１００ｋＶ／ｃ
ｍにも達する。従ってチャンネル層にはＩＪＩＩ成ｙ＝
０．４９に対応するわずかな格子不整Δａ ／ ａ ＝
−０，３％にも拘わらす３０ｋＶ／ｃｏ＋の電界強度を
発生し、１０００人のチャンネル層内において約０．３
ｅνのエネルギー差に相当する電子の閉じ込め効果が得
られる。この値は、２次元電子をヘテロ界面に閉じ込め
、ショートチャンネル効果を抑制するのに充分な値であ
る。
また格子不整Δａ ／ ａ ＝ −０，３％程度であれ
ば、転移の発生が起こる臨界膜厚は１０００Å以上ある
ため、チャンネル層は良好な結晶性が保たれる歪層とな
っている。
ば、転移の発生が起こる臨界膜厚は１０００Å以上ある
ため、チャンネル層は良好な結晶性が保たれる歪層とな
っている。
またバッファ層となるＱａ、−、Ｉｎ、Ａｓ層１１のＩ
ｎｔＪ１成はｘ＝０．５４とした。これは格子不整Δａ
／ ａ ＝０．０６％に相当し、従って圧縮応力により
約６ ｋＶ／ｃｏ＋の内部電界が基板から成長表面方向
に生じ、５０００人の膜厚で、電子チャンネル層１２に
おける電位勾配を相殺している。またバッファ層の厚さ
も転移の発生ずる臨界膜厚より充分に小さい。
ｎｔＪ１成はｘ＝０．５４とした。これは格子不整Δａ
／ ａ ＝０．０６％に相当し、従って圧縮応力により
約６ ｋＶ／ｃｏ＋の内部電界が基板から成長表面方向
に生じ、５０００人の膜厚で、電子チャンネル層１２に
おける電位勾配を相殺している。またバッファ層の厚さ
も転移の発生ずる臨界膜厚より充分に小さい。
試作した電界効果トランジスタにおいては、１／４μｍ
以下のゲート長においても、ショートチャンネル効果は
充分に抑制され、Ｉ Ｓ／ｍｍの良好な伝達特性を示し
た。
以下のゲート長においても、ショートチャンネル効果は
充分に抑制され、Ｉ Ｓ／ｍｍの良好な伝達特性を示し
た。
なお本実施例では、チャンネル層に引っ張り応力を用い
る場合を述べたが、（１１１）Ａ面上に素子を形成する
場合は、チャンネル層のＩｎＭＬ成をｙ＝０．５３より
大きくし、圧縮応力により同様な効果が得られることは
、本発明の原理から容易に理解できる。
る場合を述べたが、（１１１）Ａ面上に素子を形成する
場合は、チャンネル層のＩｎＭＬ成をｙ＝０．５３より
大きくし、圧縮応力により同様な効果が得られることは
、本発明の原理から容易に理解できる。
また、上記実施例では、ＩｎＰ基板上のＡ／１ｎ Ａ
ｓ ／ Ｇ ａ Ｉ ｎ Ａ ｓ系結晶のみを例にとり
説明したが、材料系は、これに限られることはなく、閃
亜鉛鉱構造をとるすべての０１−Ｖ族化合物半導体に適
用できることは明白である。
ｓ ／ Ｇ ａ Ｉ ｎ Ａ ｓ系結晶のみを例にとり
説明したが、材料系は、これに限られることはなく、閃
亜鉛鉱構造をとるすべての０１−Ｖ族化合物半導体に適
用できることは明白である。
また、デバイス構造も、上記実施例の選択ドープ電界効
果トランジスタに限らず、ずべ゛この電界効果トランジ
スタに本発明は適用可能である。
果トランジスタに限らず、ずべ゛この電界効果トランジ
スタに本発明は適用可能である。
また、チャンネル電荷として電子のみならず正孔を用い
る電界効果トランジスタにおい°Ｃも適用可能である。
る電界効果トランジスタにおい°Ｃも適用可能である。
本発明によれば、ヘテロ構造バッファ層を用いることな
く、ピエゾ効果による内部電界のみでキャリアの閉じ込
めが可能であるため、ヘテロ構造バッファ層に基因する
種々の問題を回避でき、１／４μｍ以下のゲート長にお
いても、高性能を発揮できる電界効果トランジスタが得
られる。
く、ピエゾ効果による内部電界のみでキャリアの閉じ込
めが可能であるため、ヘテロ構造バッファ層に基因する
種々の問題を回避でき、１／４μｍ以下のゲート長にお
いても、高性能を発揮できる電界効果トランジスタが得
られる。
第１図は本発明の一実施例を説明するための主要部の構
造断面図とそれに対応するエネルギーバンド図、 第２図は従来例を説明するための構造断面図とそれに対
応するエネルギーバンド図である。 １・・・・・半絶縁性１ｎＰ基板 ２・・ ・ ・・Ａｌｌ−７■ＸＩＶＡｓバッファ層３
＝ ・・−−Ｇａ＋−ＸＩ ｎｘＡｓチャンネル層４
・・・・・Ｎ−Ａｌ１．、、■ｎｙＡＳ層５・・・・・
Ｎ９−Ｇａ６．、．１ＩｎＸＡＳ層６・・・・・ソース
電極 ７・・・・・ドレイン電極 ８・・・・・ゲート電極 １０・・・・・ （１１１）半絶縁性ＩｎＰ基板１！
・ ・ ・ ・Ｇａ、−、ＩｎｘＡｓバッフｙＮ１２
・・・・・Ｇａ１−ｙＩｎｙＡｓチャンネル層１３・・
・・・Ｎ−へ／ｒｎＡｓ層 １４・・・・・Ａ７！ＩｎＡｓ層 １５・・・・・Ｎ＋−ＧａＩｎＡｓ層 （（］） （ｂ） （ｂ）
造断面図とそれに対応するエネルギーバンド図、 第２図は従来例を説明するための構造断面図とそれに対
応するエネルギーバンド図である。 １・・・・・半絶縁性１ｎＰ基板 ２・・ ・ ・・Ａｌｌ−７■ＸＩＶＡｓバッファ層３
＝ ・・−−Ｇａ＋−ＸＩ ｎｘＡｓチャンネル層４
・・・・・Ｎ−Ａｌ１．、、■ｎｙＡＳ層５・・・・・
Ｎ９−Ｇａ６．、．１ＩｎＸＡＳ層６・・・・・ソース
電極 ７・・・・・ドレイン電極 ８・・・・・ゲート電極 １０・・・・・ （１１１）半絶縁性ＩｎＰ基板１！
・ ・ ・ ・Ｇａ、−、ＩｎｘＡｓバッフｙＮ１２
・・・・・Ｇａ１−ｙＩｎｙＡｓチャンネル層１３・・
・・・Ｎ−へ／ｒｎＡｓ層 １４・・・・・Ａ７！ＩｎＡｓ層 １５・・・・・Ｎ＋−ＧａＩｎＡｓ層 （（］） （ｂ） （ｂ）
Claims (1)
- （１）化合物半導体基板（１１１）面上に形成されてい
る化合物半導体電界効果トランジスタにおいて、一導電
型チャンネル層を形成する半導体層中に、少なくとも一
層の、内部応力を有する歪半導体層を用いることを特徴
とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237289A JPH02192737A (ja) | 1989-01-20 | 1989-01-20 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237289A JPH02192737A (ja) | 1989-01-20 | 1989-01-20 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192737A true JPH02192737A (ja) | 1990-07-30 |
Family
ID=11803436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1237289A Pending JPH02192737A (ja) | 1989-01-20 | 1989-01-20 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192737A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02275619A (ja) * | 1989-04-17 | 1990-11-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体結晶層の形成法 |
| EP0558011A2 (en) * | 1992-02-25 | 1993-09-01 | Sony Corporation | High electron mobility transistor |
| JP2001085674A (ja) * | 1999-09-03 | 2001-03-30 | Motorola Inc | 電子部材とその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423576A (en) * | 1987-07-20 | 1989-01-26 | Nippon Telegraph & Telephone | Mis type field-effect transistor |
| JPH0817240A (ja) * | 1994-06-30 | 1996-01-19 | Nec Home Electron Ltd | コードケース及び吊下げ形照明器具 |
-
1989
- 1989-01-20 JP JP1237289A patent/JPH02192737A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423576A (en) * | 1987-07-20 | 1989-01-26 | Nippon Telegraph & Telephone | Mis type field-effect transistor |
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| JP2001085674A (ja) * | 1999-09-03 | 2001-03-30 | Motorola Inc | 電子部材とその製造方法 |
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