JP3369464B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 78
- 230000004888 barrier function Effects 0.000 claims abstract description 69
- 125000005842 heteroatom Chemical group 0.000 claims abstract description 28
- 150000001875 compounds Chemical class 0.000 abstract description 3
- 108091006146 Channels Proteins 0.000 description 32
- 230000000694 effects Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 15
- 239000010408 film Substances 0.000 description 13
- 230000005669 field effect Effects 0.000 description 10
- 230000005685 electric field effect Effects 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- 240000002329 Inga feuillei Species 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ構造チャネ
ルを有する超高出力・超高耐圧の高速高周波用の化合物
半導体よりなる電界効果トランジスタに関する。
ルを有する超高出力・超高耐圧の高速高周波用の化合物
半導体よりなる電界効果トランジスタに関する。
【０００２】
【従来の技術】ＡｌXＧａ1-XＮ／ＧａＮヘテロ構造を有
する高電子移動度トランジスタ（ＨＥＭＴ）「ＡｌXＧ
ａ1-XＮ／ＧａＮ ＨＥＭＴ」は、ＡｌXＧａ1-XＮ／Ｇａ
Ｎヘテロ構造における大きな伝導帯不連続（Ａｌ組成Ｘ
＝１.０で約２.１ｅＶ）によって高い２次元電子濃度が
得られ、かつ、チャネル層となるＧａＮの衝突電離エネ
ルギーが高い（約５.３ｅＶ）ため、ＧａＡｓ系ＨＥＭ
Ｔを凌駕する高出力・高耐圧動作が可能である。ここに
おいて、ＡｌXＧａ1-XＮ／ＧａＮヘテロ構造において
は、ＡｌXＧａ1-XＮ層とＧａＮ層との間の格子不整合に
起因する非常に大きなピエゾ電界効果が存在する。この
ため、ＡｌXＧａ1-XＮ／ＧａＮ ＨＥＭＴのさらなる高
性能化のためには、デバイス設計においてピエゾ電界効
果を考慮することが不可欠であり、また、この効果を利
用した新しいＨＥＭＴデバイス構造の実現が必要とされ
ている。
する高電子移動度トランジスタ（ＨＥＭＴ）「ＡｌXＧ
ａ1-XＮ／ＧａＮ ＨＥＭＴ」は、ＡｌXＧａ1-XＮ／Ｇａ
Ｎヘテロ構造における大きな伝導帯不連続（Ａｌ組成Ｘ
＝１.０で約２.１ｅＶ）によって高い２次元電子濃度が
得られ、かつ、チャネル層となるＧａＮの衝突電離エネ
ルギーが高い（約５.３ｅＶ）ため、ＧａＡｓ系ＨＥＭ
Ｔを凌駕する高出力・高耐圧動作が可能である。ここに
おいて、ＡｌXＧａ1-XＮ／ＧａＮヘテロ構造において
は、ＡｌXＧａ1-XＮ層とＧａＮ層との間の格子不整合に
起因する非常に大きなピエゾ電界効果が存在する。この
ため、ＡｌXＧａ1-XＮ／ＧａＮ ＨＥＭＴのさらなる高
性能化のためには、デバイス設計においてピエゾ電界効
果を考慮することが不可欠であり、また、この効果を利
用した新しいＨＥＭＴデバイス構造の実現が必要とされ
ている。
【０００３】
【発明が解決しようとする課題】本発明の目的は、Ａｌ
XＧａ1-XＮ／ＧａＮヘテロ構造を有するＨＥＭＴにおい
て、該ヘテロ構造に付随して生じる大きなピエゾ電界効
果をデバイス設計において考慮し、この効果を有効に利
用した新しいデバイス構造によって、ヘテロ構造チャネ
ルを有する超高出力・超高耐圧の高速高周波用の化合物
半導体よりなる電界効果トランジスタの高性能化をはか
るところにある。
XＧａ1-XＮ／ＧａＮヘテロ構造を有するＨＥＭＴにおい
て、該ヘテロ構造に付随して生じる大きなピエゾ電界効
果をデバイス設計において考慮し、この効果を有効に利
用した新しいデバイス構造によって、ヘテロ構造チャネ
ルを有する超高出力・超高耐圧の高速高周波用の化合物
半導体よりなる電界効果トランジスタの高性能化をはか
るところにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は特許請求の範囲に記載のような構成とする
ものである。すなわち、本発明は、請求項１に記載のよ
うに、基板上に作製したＡｌXＧａ1-XＮからなる基板側
の障壁層、ＧａＮもしくはＩｎＧａＮからなるチャネル
層、およびＡｌXＧａ1-XＮからなる基板表面側の障壁層
を含んで構成されるダブルヘテロ構造を有する高電子移
動度トランジスタにおいて、上記基板表面側の障壁層の
Ａｌ組成を、上記基板側の障壁層のＡｌ組成よりも大き
く構成した半導体装置とするものである。このように本
発明は、ダブル・ヘテロ構造における基板表面側および
基板側の双方のＡｌXＧａ1-XＮ／ＧａＮ、またはＡｌX
Ｇａ1-XＮ／ＩｎＧａＮヘテロ界面におけるピエゾ効果
を用いて、ＧａＮまたはＩｎＧａＮチャネル内の２次元
電子分布幅を有効に縮小し、かつ、基板表面側のＡｌX
Ｇａ1-XＮ層のＡｌ組成Ｘを増大することによって、上
記チャネル幅の縮小に伴う電子濃度の減少を阻止あるい
は電子濃度を増大させることができるので、その結果、
電子分布幅の小さい高濃度２次元電子を有するＨＥＭＴ
が実現でき、アスペクト比が高く、相互コンダクタンス
（ｇm）の高い高性能ＨＥＭＴが得られる効果がある。
また、本発明は請求項２に記載のように、請求項１にお
いて、チャネル層および基板表面側の障壁層の膜厚は格
子緩和を生じない範囲とした半導体装置とするものであ
る。このように、チャネル層および基板表面側の障壁層
の膜厚を格子緩和が生じない膜厚に設定することによ
り、ピエゾ電荷の効果が効果的に得られ、高性能ＨＥＭ
Ｔを実現できる効果がある。また、本発明は請求項３に
記載のように、請求項１または請求項２において、基板
表面側の障壁層のＡｌ組成と、基板側の障壁層のＡｌ組
成との組成差と、上記基板表面側の障壁層の膜厚との組
合せ条件が、図１１に示される線Ａ、線Ｂ、線Ｃ、線Ｄ
および曲線Ｅで囲まれる範囲の層構造条件領域内にある
半導体装置とするものである。このように、図１１に示
される層構造条件領域を用いることにより、アスペクト
比が高く、相互コンダクタンス（ｇm）の高い高性能Ｈ
ＥＭＴを容易に高歩留まりで作製できる効果がある。
に、本発明は特許請求の範囲に記載のような構成とする
ものである。すなわち、本発明は、請求項１に記載のよ
うに、基板上に作製したＡｌXＧａ1-XＮからなる基板側
の障壁層、ＧａＮもしくはＩｎＧａＮからなるチャネル
層、およびＡｌXＧａ1-XＮからなる基板表面側の障壁層
を含んで構成されるダブルヘテロ構造を有する高電子移
動度トランジスタにおいて、上記基板表面側の障壁層の
Ａｌ組成を、上記基板側の障壁層のＡｌ組成よりも大き
く構成した半導体装置とするものである。このように本
発明は、ダブル・ヘテロ構造における基板表面側および
基板側の双方のＡｌXＧａ1-XＮ／ＧａＮ、またはＡｌX
Ｇａ1-XＮ／ＩｎＧａＮヘテロ界面におけるピエゾ効果
を用いて、ＧａＮまたはＩｎＧａＮチャネル内の２次元
電子分布幅を有効に縮小し、かつ、基板表面側のＡｌX
Ｇａ1-XＮ層のＡｌ組成Ｘを増大することによって、上
記チャネル幅の縮小に伴う電子濃度の減少を阻止あるい
は電子濃度を増大させることができるので、その結果、
電子分布幅の小さい高濃度２次元電子を有するＨＥＭＴ
が実現でき、アスペクト比が高く、相互コンダクタンス
（ｇm）の高い高性能ＨＥＭＴが得られる効果がある。
また、本発明は請求項２に記載のように、請求項１にお
いて、チャネル層および基板表面側の障壁層の膜厚は格
子緩和を生じない範囲とした半導体装置とするものであ
る。このように、チャネル層および基板表面側の障壁層
の膜厚を格子緩和が生じない膜厚に設定することによ
り、ピエゾ電荷の効果が効果的に得られ、高性能ＨＥＭ
Ｔを実現できる効果がある。また、本発明は請求項３に
記載のように、請求項１または請求項２において、基板
表面側の障壁層のＡｌ組成と、基板側の障壁層のＡｌ組
成との組成差と、上記基板表面側の障壁層の膜厚との組
合せ条件が、図１１に示される線Ａ、線Ｂ、線Ｃ、線Ｄ
および曲線Ｅで囲まれる範囲の層構造条件領域内にある
半導体装置とするものである。このように、図１１に示
される層構造条件領域を用いることにより、アスペクト
比が高く、相互コンダクタンス（ｇm）の高い高性能Ｈ
ＥＭＴを容易に高歩留まりで作製できる効果がある。
【０００５】図１１は、本発明のＡｌ X1 Ｇａ 1-X1 Ｎ／Ｇ
ａＮ／Ａｌ X2 Ｇａ 1-X2 Ｎ ＨＥＭＴの層構造（０＜Ｘ 2 ＜
Ｘ 1 ≦１）における層構造条件領域を示すものであっ
て、縦軸に基板表面側のＡｌ X1 Ｇａ 1-X1 Ｎ障壁層のＡｌ
組成Ｘ 1 と、基板側のＡｌ X2 Ｇａ 1-X2 Ｎ障壁層のＡｌ組
成Ｘ 2 とのＡｌ組成差（Ｘ 1 −Ｘ 2 ）をとり、横軸に基板
表面側のＡｌ X1 Ｇａ 1-X1 Ｎ障壁層の層厚（ｄ B1 ）をとっ
た直角座標系において、縦軸のＡｌ組成差（Ｘ 1 −Ｘ 2 ）
０.９と横軸の障壁層の層厚（ｄ B1 ）１００Åとの交差
点（ａ）までの線分Ａと、上記交差点（ａ）から、縦軸
のＡｌ組成差（Ｘ 1 −Ｘ 2 ）０.２と横軸の障壁層の層厚
（ｄ B1 ）５００Åとの交差点（ｂ）までの上記障壁層の
層厚（ｄ B1 ）の格子緩和の限界を示す曲線Ｅと、上記交
差点（ｂ）から横軸上までの垂直の線分Ｄと、縦軸の
０.９までの線分Ｂおよび横軸の５００Åまでの線分Ｃ
で囲まれる層構造条件領域内に存在する構造を用いるも
のである。
ａＮ／Ａｌ X2 Ｇａ 1-X2 Ｎ ＨＥＭＴの層構造（０＜Ｘ 2 ＜
Ｘ 1 ≦１）における層構造条件領域を示すものであっ
て、縦軸に基板表面側のＡｌ X1 Ｇａ 1-X1 Ｎ障壁層のＡｌ
組成Ｘ 1 と、基板側のＡｌ X2 Ｇａ 1-X2 Ｎ障壁層のＡｌ組
成Ｘ 2 とのＡｌ組成差（Ｘ 1 −Ｘ 2 ）をとり、横軸に基板
表面側のＡｌ X1 Ｇａ 1-X1 Ｎ障壁層の層厚（ｄ B1 ）をとっ
た直角座標系において、縦軸のＡｌ組成差（Ｘ 1 −Ｘ 2 ）
０.９と横軸の障壁層の層厚（ｄ B1 ）１００Åとの交差
点（ａ）までの線分Ａと、上記交差点（ａ）から、縦軸
のＡｌ組成差（Ｘ 1 −Ｘ 2 ）０.２と横軸の障壁層の層厚
（ｄ B1 ）５００Åとの交差点（ｂ）までの上記障壁層の
層厚（ｄ B1 ）の格子緩和の限界を示す曲線Ｅと、上記交
差点（ｂ）から横軸上までの垂直の線分Ｄと、縦軸の
０.９までの線分Ｂおよび横軸の５００Åまでの線分Ｃ
で囲まれる層構造条件領域内に存在する構造を用いるも
のである。
【０００６】本発明のＡｌXＧａ1-XＮ／ＧａＮ ＨＥＭ
Ｔにおいて、さらなる高性能化のためには、チャネル内
の２次元電子ガスの分布幅を縮小することにより、アス
ペクト比を向上し、相互コンダクタンス（ｇm）を増大
することが有効であり、そのためには幅の狭いＧａＮチ
ャネル層を、２つのＡｌXＧａ1-XＮ障壁層で挾み込んだ
ダブル・ヘテロ構造を用いることが有利である。しか
し、チャネル幅の縮小は、一般にチャネルに誘起可能な
２次元電子濃度の減少を導いてしまうので、ＧａＮチャ
ネル幅の縮小を行う際には、ＡｌXＧａ1-XＮ障壁層のＡ
ｌ組成Ｘを増大することによりヘテロ界面の伝導帯不連
続をより大きくすることによって、上記電子濃度の減少
を阻止あるいは電子濃度の増大をはかることが有効であ
る。一方、ＡｌXＧａ1-XＮ／ＧａＮヘテロ構造において
は、ＡｌXＧａ1-XＮ層とＧａＮ層との間の格子歪に起因
する非常に大きなピエゾ電界効果が存在し、格子緩和が
全く生じていない場合には、Ａｌ組成Ｘ＝１.０におい
て３×１０13／ｃｍ2という極めて大きな正あるいは負
のピエゾ電荷がヘテロ界面に生じる。このため、ＡｌX
Ｇａ1-XＮ／ＧａＮ ＨＥＭＴの設計を行う際には、通常
のシングル・ヘテロ構造ＨＥＭＴの場合っであっても、
上記のダブル・ヘテロ構造ＨＥＭＴの場合であっても、
いずれの場合でもピエゾ電界効果を考慮に入れることが
不可欠である。本発明は、ダブル・ヘテロ構造における
基板表面側および基板側の双方のＡｌXＧａ1-XＮ／Ｇａ
Ｎヘテロ界面におけるピエゾ効果を用いて、ＧａＮチャ
ネル内の２次元電子分布幅を有効に縮小し、かつ、基板
表面側のＡｌXＧａ1-XＮ層のＡｌ組成Ｘを増大すること
によって、ＧａＮチャネル幅の縮小に伴う電子濃度の減
少を阻止あるいは電子濃度を増大し、その結果、電子分
布幅の小さい高濃度２次元電子を有する高性能ＡｌXＧ
ａ1-XＮ／ＧａＮ ＨＥＭＴを実現し、上記課題を解決す
るものである。
Ｔにおいて、さらなる高性能化のためには、チャネル内
の２次元電子ガスの分布幅を縮小することにより、アス
ペクト比を向上し、相互コンダクタンス（ｇm）を増大
することが有効であり、そのためには幅の狭いＧａＮチ
ャネル層を、２つのＡｌXＧａ1-XＮ障壁層で挾み込んだ
ダブル・ヘテロ構造を用いることが有利である。しか
し、チャネル幅の縮小は、一般にチャネルに誘起可能な
２次元電子濃度の減少を導いてしまうので、ＧａＮチャ
ネル幅の縮小を行う際には、ＡｌXＧａ1-XＮ障壁層のＡ
ｌ組成Ｘを増大することによりヘテロ界面の伝導帯不連
続をより大きくすることによって、上記電子濃度の減少
を阻止あるいは電子濃度の増大をはかることが有効であ
る。一方、ＡｌXＧａ1-XＮ／ＧａＮヘテロ構造において
は、ＡｌXＧａ1-XＮ層とＧａＮ層との間の格子歪に起因
する非常に大きなピエゾ電界効果が存在し、格子緩和が
全く生じていない場合には、Ａｌ組成Ｘ＝１.０におい
て３×１０13／ｃｍ2という極めて大きな正あるいは負
のピエゾ電荷がヘテロ界面に生じる。このため、ＡｌX
Ｇａ1-XＮ／ＧａＮ ＨＥＭＴの設計を行う際には、通常
のシングル・ヘテロ構造ＨＥＭＴの場合っであっても、
上記のダブル・ヘテロ構造ＨＥＭＴの場合であっても、
いずれの場合でもピエゾ電界効果を考慮に入れることが
不可欠である。本発明は、ダブル・ヘテロ構造における
基板表面側および基板側の双方のＡｌXＧａ1-XＮ／Ｇａ
Ｎヘテロ界面におけるピエゾ効果を用いて、ＧａＮチャ
ネル内の２次元電子分布幅を有効に縮小し、かつ、基板
表面側のＡｌXＧａ1-XＮ層のＡｌ組成Ｘを増大すること
によって、ＧａＮチャネル幅の縮小に伴う電子濃度の減
少を阻止あるいは電子濃度を増大し、その結果、電子分
布幅の小さい高濃度２次元電子を有する高性能ＡｌXＧ
ａ1-XＮ／ＧａＮ ＨＥＭＴを実現し、上記課題を解決す
るものである。
【０００７】図１および図２に、本発明によるダブル・
ヘテロ構造ＨＥＭＴのポテンシャル構造の概念図を示
す。図１は、本発明によるダブル・ヘテロ構造ＨＥＭＴ
「ＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／ＡｌX2Ｇａ1-X2Ｎ ＨＥ
ＭＴ」（０＜Ｘ1、Ｘ2≦１）のポテンシャル構造の概念
図である。図１のポテンシャル構造の基本的な特徴は、
ＧａＮチャネル層が隣接する２つの障壁層界面のいずれ
においても格子歪による大きなピエゾ電界効果が存在す
る点、および、基板表面側のＡｌX1Ｇａ1-X1Ｎ障壁層の
Ａｌ組成Ｘ1が基板側のＡｌX2Ｇａ1-X2Ｎ障壁層のＡｌ
組成Ｘ2よりも大きい点、である。図２は、本発明によ
るダブル・ヘテロ構造ＨＥＭＴ「ＡｌX1Ｇａ1-X1Ｎ／Ｉ
ｎYＧａ1-YＮ／ＡｌX2Ｇａ1-X2Ｎ ＨＥＭＴ」（０＜
Ｘ1、Ｘ2≦１、０＜Ｙ≦１）のポテンシャル構造の概念
図で、図１に示した本発明を、チャネル層としてＩｎY
Ｇａ1-YＮ（０＜Ｙ≦１）を用いた場合に適用したもの
である。図２のポテンシャル構造の基本的特徴は、図１
のポテンシャル構造の基本的特徴と全く同じである。上
記図１および図２で示した本発明によるポテンシャル構
造の作用を、図３〜図８を用いて説明する。まず、本発
明におけるピエゾ電界効果の作用を、図３および図４を
用いて説明する。図３は、仮想的にピエゾ電界効果が全
く存在しないとした場合のダブル・ヘテロ構造ＡｌXＧ
ａ1-XＮ／ＧａＮ／ＡｌXＧａ1-XＮ ＨＥＭＴのポテンシ
ャル形状と２次元電子の分布の様子を模式的に示したも
のである。図３には、チャネル層幅の縮小によって電子
分布幅が縮小されうるという点で、ダブル・ヘテロ構造
ＨＥＭＴが通常のシングル・ヘテロ構造ＨＥＭＴに比べ
て有利である様子が示されている。図４は、ＧａＮチャ
ネル層が隣接する２つの障壁層界面のいずれにおいても
格子歪による大きなピエゾ電界効果が存在する場合のダ
ブル・ヘテロ構造ＡｌXＧａ1-XＮ／ＧａＮ／ＡｌXＧａ
1-XＮ ＨＥＭＴのポテンシャル形状と２次元電子の分布
の様子を模式的に示したものである。図４には、基板表
面側ヘテロ界面に生じた正のピエゾ電荷および基板側ヘ
テロ界面に生じた負のピエゾ電荷の双方による強い電界
によって、電子が基板表面側に引き寄せられる結果、電
子分布幅が縮小される様子が示されている。このよう
に、ダブル・ヘテロ構造によりピエゾ電界効果を効果的
に用いることによって、２次元電子の分布幅の縮小を促
進することが可能である。基板に対し格子不整合が存在
する薄膜を形成する場合に、膜厚を増大させると、いわ
ゆる臨界膜厚を境にしてそれ以上で基板と薄膜の界面に
ミスフィット転位が発生し、格子緩和が生じるが、一般
に格子緩和は不完全に進行し、一定の格子歪が残存す
る。したがって、臨界膜厚を越えた膜厚を採用しても、
本願発明の技術思想に基づいてピエゾ電荷の効果を得る
ことができるが、より効果的には、チャネル層および基
板表面側の障壁層の膜厚を、臨界膜厚以下に抑えること
が望ましい。次に、本発明における基板表面側ＡｌXＧ
ａ1-XＮ障壁層の障壁効果の作用を、図５および図６を
用いて示す。図５は、ピエゾ電界効果が存在する場合の
シングル・ヘテロ構造ＡｌXＧａ1-XＮ／ＧａＮ ＨＥＭ
Ｔにおいて、ＡｌXＧａ1-XＮ障壁層のＡｌ組成Ｘを増大
した時のポテンシャル形状の変化を模式的に示したもの
で、Ａｌ組成Ｘの増大によって、より高濃度の２次元電
子が誘起可能なようにＡｌXＧａ1-XＮ障壁を高くするこ
とができる様子が示されている。図５においては、Ａｌ
XＧａ1-XＮ障壁層のＡｌ組成Ｘが、臨界値Ｘ＝ＸHSまで
はＡｌXＧａ1-XＮ／ＧａＮヘテロ界面にミスフィット転
位が導入されることなく増加可能であるとしている。図
６は、ダブル・ヘテロ構造ＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／
ＡｌX2Ｇａ1-X2ＮＨＥＭＴにおいて、基板表面側のＡｌ
X1Ｇａ1-X1Ｎ障壁層のＡｌ組成ＸをＸ1＝Ｘ2＝ＸLから
Ｘ1＝ＸHDまで図５における臨界値Ｘ＝ＸHS（ＸHS＜Ｘ
HD）を経て増大させた時のポテンシャル形状の変化を模
式的に示したものである。図６には、ダブル・ヘテロ構
造におけるＧａＮ層の結晶格子が基板側のＡｌX2Ｇａ
1-X2Ｎ層によって歪んでいるために、基板表面側のＡｌ
X1Ｇａ1-X1Ｎ障壁層のＡｌ組成Ｘ1を図５のシングル・
ヘテロ構造における臨界値Ｘ＝ＸHSよりも大きくしてＸ
2＝ＸHD＞ＸHSのようにすることが可能である様子が示
されている。このように、ダブル・ヘテロ構造において
基板表面側のＡｌX1Ｇａ1-X1Ｎ障壁層のＡｌ組成Ｘ1を
基板側のＡｌX2Ｇａ1-X2Ｎ障壁層のＡｌ組成Ｘ2より大
きくすることによって、ＧａＮチャネル層の２次元電子
に対するより高い障壁効果を実現することが可能であ
る。加えて、ダブル・ヘテロ構造を用いることにより、
シングル・ヘテロ構造に比べ、チャネル層に対して基板
側および基板表面側両方のピエゾ電荷を利用して、電子
をチャネル層に閉じ込めることが可能となり、電子分布
幅を有効に縮小できるという効果も有する。なお、格子
定数の大小関係に依存して、基板表面側障の壁層および
チャネル層の界面と、基板側の障壁層およびチャネル層
の界面とで、誘起されるピエゾ電荷の符号が逆であるこ
とから、両者の大小関係により、電子が引き寄せられて
電子分布が局在する場所が、基板表面側か基板側かの違
いが生じてしまう。そして、電子分布を基板表面側によ
り局在させてゲート電極による制御を、より効果的な範
囲に保つためには、基板表面側のピエゾ電荷を大きく保
つことが重要である。そのためには、基板表面側の障壁
層のＡｌ組成（Ｘ1）と基板側の障壁層のＡｌ組成
（Ｘ2）との組成差（Ｘ1−Ｘ2）が正であることが必要
である。図７は、本発明によるダブル・ヘテロ構造ＨＥ
ＭＴ「ＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／ＡｌX2Ｇａ1-X2Ｎ
ＨＥＭＴ」（０＜Ｘ2＜Ｘ1≦１）のポテンシャル構造の
作用を、上記議論に基づいて示したものである。図７に
は、基板表面側および基板側の双方のヘテロ界面に生じ
たピエゾ電荷による強い電界の作用によって電子が基板
表面側に引き寄せられる結果、電子分布幅が縮小され、
かつ、基板表面側の高い障壁効果によってより高濃度の
２次元電子がチャネル誘起可能になっている様子が示さ
れている。したがって、図１の本発明によるダブル・ヘ
テロ構造ＨＥＭＴ「ＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／ＡｌX2
Ｇａ1-X2Ｎ ＨＥＭＴ」（０＜Ｘ1、Ｘ2≦１）のポテン
シャル構造を用いることによって、アスペクト比を向上
し、相互コンダクタンス（ｇm）を増大することが可能
となり、高性能なＡｌXＧａ1-XＮ／ＧａＮ ＨＥＭＴの
実現が可能となる。上記議論の結果は、チャネル層とし
てＧａＮの代わりにＩｎYＧａ1-YＮ（０＜Ｙ≦１）を用
いた場合にも、そのまま適用することが可能である。図
８は、本発明によるダブル・ヘテロ構造ＨＥＭＴ「Ａｌ
X1Ｇａ1-X1Ｎ／ＩｎYＧａ1-YＮ／ＡｌX2Ｇａ1-X2Ｎ Ｈ
ＥＭＴ」（０＜Ｘ2＜Ｘ1≦１、０＜Ｙ≦１）のポテンシ
ャル構造の作用を示したもので、その作用は図７に示さ
れた作用と全く同じである。図７および図８に示された
本発明によるポテンシャル構造の作用が実現されるため
の層構造条件については、以下の発明の実施の形態で説
明する。
ヘテロ構造ＨＥＭＴのポテンシャル構造の概念図を示
す。図１は、本発明によるダブル・ヘテロ構造ＨＥＭＴ
「ＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／ＡｌX2Ｇａ1-X2Ｎ ＨＥ
ＭＴ」（０＜Ｘ1、Ｘ2≦１）のポテンシャル構造の概念
図である。図１のポテンシャル構造の基本的な特徴は、
ＧａＮチャネル層が隣接する２つの障壁層界面のいずれ
においても格子歪による大きなピエゾ電界効果が存在す
る点、および、基板表面側のＡｌX1Ｇａ1-X1Ｎ障壁層の
Ａｌ組成Ｘ1が基板側のＡｌX2Ｇａ1-X2Ｎ障壁層のＡｌ
組成Ｘ2よりも大きい点、である。図２は、本発明によ
るダブル・ヘテロ構造ＨＥＭＴ「ＡｌX1Ｇａ1-X1Ｎ／Ｉ
ｎYＧａ1-YＮ／ＡｌX2Ｇａ1-X2Ｎ ＨＥＭＴ」（０＜
Ｘ1、Ｘ2≦１、０＜Ｙ≦１）のポテンシャル構造の概念
図で、図１に示した本発明を、チャネル層としてＩｎY
Ｇａ1-YＮ（０＜Ｙ≦１）を用いた場合に適用したもの
である。図２のポテンシャル構造の基本的特徴は、図１
のポテンシャル構造の基本的特徴と全く同じである。上
記図１および図２で示した本発明によるポテンシャル構
造の作用を、図３〜図８を用いて説明する。まず、本発
明におけるピエゾ電界効果の作用を、図３および図４を
用いて説明する。図３は、仮想的にピエゾ電界効果が全
く存在しないとした場合のダブル・ヘテロ構造ＡｌXＧ
ａ1-XＮ／ＧａＮ／ＡｌXＧａ1-XＮ ＨＥＭＴのポテンシ
ャル形状と２次元電子の分布の様子を模式的に示したも
のである。図３には、チャネル層幅の縮小によって電子
分布幅が縮小されうるという点で、ダブル・ヘテロ構造
ＨＥＭＴが通常のシングル・ヘテロ構造ＨＥＭＴに比べ
て有利である様子が示されている。図４は、ＧａＮチャ
ネル層が隣接する２つの障壁層界面のいずれにおいても
格子歪による大きなピエゾ電界効果が存在する場合のダ
ブル・ヘテロ構造ＡｌXＧａ1-XＮ／ＧａＮ／ＡｌXＧａ
1-XＮ ＨＥＭＴのポテンシャル形状と２次元電子の分布
の様子を模式的に示したものである。図４には、基板表
面側ヘテロ界面に生じた正のピエゾ電荷および基板側ヘ
テロ界面に生じた負のピエゾ電荷の双方による強い電界
によって、電子が基板表面側に引き寄せられる結果、電
子分布幅が縮小される様子が示されている。このよう
に、ダブル・ヘテロ構造によりピエゾ電界効果を効果的
に用いることによって、２次元電子の分布幅の縮小を促
進することが可能である。基板に対し格子不整合が存在
する薄膜を形成する場合に、膜厚を増大させると、いわ
ゆる臨界膜厚を境にしてそれ以上で基板と薄膜の界面に
ミスフィット転位が発生し、格子緩和が生じるが、一般
に格子緩和は不完全に進行し、一定の格子歪が残存す
る。したがって、臨界膜厚を越えた膜厚を採用しても、
本願発明の技術思想に基づいてピエゾ電荷の効果を得る
ことができるが、より効果的には、チャネル層および基
板表面側の障壁層の膜厚を、臨界膜厚以下に抑えること
が望ましい。次に、本発明における基板表面側ＡｌXＧ
ａ1-XＮ障壁層の障壁効果の作用を、図５および図６を
用いて示す。図５は、ピエゾ電界効果が存在する場合の
シングル・ヘテロ構造ＡｌXＧａ1-XＮ／ＧａＮ ＨＥＭ
Ｔにおいて、ＡｌXＧａ1-XＮ障壁層のＡｌ組成Ｘを増大
した時のポテンシャル形状の変化を模式的に示したもの
で、Ａｌ組成Ｘの増大によって、より高濃度の２次元電
子が誘起可能なようにＡｌXＧａ1-XＮ障壁を高くするこ
とができる様子が示されている。図５においては、Ａｌ
XＧａ1-XＮ障壁層のＡｌ組成Ｘが、臨界値Ｘ＝ＸHSまで
はＡｌXＧａ1-XＮ／ＧａＮヘテロ界面にミスフィット転
位が導入されることなく増加可能であるとしている。図
６は、ダブル・ヘテロ構造ＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／
ＡｌX2Ｇａ1-X2ＮＨＥＭＴにおいて、基板表面側のＡｌ
X1Ｇａ1-X1Ｎ障壁層のＡｌ組成ＸをＸ1＝Ｘ2＝ＸLから
Ｘ1＝ＸHDまで図５における臨界値Ｘ＝ＸHS（ＸHS＜Ｘ
HD）を経て増大させた時のポテンシャル形状の変化を模
式的に示したものである。図６には、ダブル・ヘテロ構
造におけるＧａＮ層の結晶格子が基板側のＡｌX2Ｇａ
1-X2Ｎ層によって歪んでいるために、基板表面側のＡｌ
X1Ｇａ1-X1Ｎ障壁層のＡｌ組成Ｘ1を図５のシングル・
ヘテロ構造における臨界値Ｘ＝ＸHSよりも大きくしてＸ
2＝ＸHD＞ＸHSのようにすることが可能である様子が示
されている。このように、ダブル・ヘテロ構造において
基板表面側のＡｌX1Ｇａ1-X1Ｎ障壁層のＡｌ組成Ｘ1を
基板側のＡｌX2Ｇａ1-X2Ｎ障壁層のＡｌ組成Ｘ2より大
きくすることによって、ＧａＮチャネル層の２次元電子
に対するより高い障壁効果を実現することが可能であ
る。加えて、ダブル・ヘテロ構造を用いることにより、
シングル・ヘテロ構造に比べ、チャネル層に対して基板
側および基板表面側両方のピエゾ電荷を利用して、電子
をチャネル層に閉じ込めることが可能となり、電子分布
幅を有効に縮小できるという効果も有する。なお、格子
定数の大小関係に依存して、基板表面側障の壁層および
チャネル層の界面と、基板側の障壁層およびチャネル層
の界面とで、誘起されるピエゾ電荷の符号が逆であるこ
とから、両者の大小関係により、電子が引き寄せられて
電子分布が局在する場所が、基板表面側か基板側かの違
いが生じてしまう。そして、電子分布を基板表面側によ
り局在させてゲート電極による制御を、より効果的な範
囲に保つためには、基板表面側のピエゾ電荷を大きく保
つことが重要である。そのためには、基板表面側の障壁
層のＡｌ組成（Ｘ1）と基板側の障壁層のＡｌ組成
（Ｘ2）との組成差（Ｘ1−Ｘ2）が正であることが必要
である。図７は、本発明によるダブル・ヘテロ構造ＨＥ
ＭＴ「ＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／ＡｌX2Ｇａ1-X2Ｎ
ＨＥＭＴ」（０＜Ｘ2＜Ｘ1≦１）のポテンシャル構造の
作用を、上記議論に基づいて示したものである。図７に
は、基板表面側および基板側の双方のヘテロ界面に生じ
たピエゾ電荷による強い電界の作用によって電子が基板
表面側に引き寄せられる結果、電子分布幅が縮小され、
かつ、基板表面側の高い障壁効果によってより高濃度の
２次元電子がチャネル誘起可能になっている様子が示さ
れている。したがって、図１の本発明によるダブル・ヘ
テロ構造ＨＥＭＴ「ＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／ＡｌX2
Ｇａ1-X2Ｎ ＨＥＭＴ」（０＜Ｘ1、Ｘ2≦１）のポテン
シャル構造を用いることによって、アスペクト比を向上
し、相互コンダクタンス（ｇm）を増大することが可能
となり、高性能なＡｌXＧａ1-XＮ／ＧａＮ ＨＥＭＴの
実現が可能となる。上記議論の結果は、チャネル層とし
てＧａＮの代わりにＩｎYＧａ1-YＮ（０＜Ｙ≦１）を用
いた場合にも、そのまま適用することが可能である。図
８は、本発明によるダブル・ヘテロ構造ＨＥＭＴ「Ａｌ
X1Ｇａ1-X1Ｎ／ＩｎYＧａ1-YＮ／ＡｌX2Ｇａ1-X2Ｎ Ｈ
ＥＭＴ」（０＜Ｘ2＜Ｘ1≦１、０＜Ｙ≦１）のポテンシ
ャル構造の作用を示したもので、その作用は図７に示さ
れた作用と全く同じである。図７および図８に示された
本発明によるポテンシャル構造の作用が実現されるため
の層構造条件については、以下の発明の実施の形態で説
明する。
【０００８】
【発明の実施の形態】〈実施の形態１〉本実施の形態で
例示する層構造を図９に示す。本実施の形態は、図１に
示したＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／ＡｌX2Ｇａ1-X2Ｎ
ＨＥＭＴ（０＜Ｘ2＜Ｘ1≦１）である。本実施の形態に
おいて、基板としてはサファイアやＳｉＣ（炭化ケイ
素）等を用いることができ、バッファー層としてはＧａ
ＮやＡｌＧａＮを用いることができるが、これに限られ
るものではない。本実施の形態の層構造を用いることに
おり、アスペクト比が高く相互コンダクタンスの高い高
性能なＨＥＭＴを作製することができる。
例示する層構造を図９に示す。本実施の形態は、図１に
示したＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／ＡｌX2Ｇａ1-X2Ｎ
ＨＥＭＴ（０＜Ｘ2＜Ｘ1≦１）である。本実施の形態に
おいて、基板としてはサファイアやＳｉＣ（炭化ケイ
素）等を用いることができ、バッファー層としてはＧａ
ＮやＡｌＧａＮを用いることができるが、これに限られ
るものではない。本実施の形態の層構造を用いることに
おり、アスペクト比が高く相互コンダクタンスの高い高
性能なＨＥＭＴを作製することができる。
【０００９】〈実施の形態２〉本発明の別の実施の形態
を示す。図１０に示したＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／Ａ
ｌX2Ｇａ1-X2Ｎ ＨＥＭＴの層構造（０＜Ｘ2＜Ｘ1≦
１）において、基板表面側のＡｌX1Ｇａ1-X1Ｎ障壁層の
Ａｌ組成Ｘ1と、基板側のＡｌX2Ｇａ1-X2Ｎ障壁層のＡ
ｌ組成Ｘ2との差Ｘ1−Ｘ2、および基板表面側のＡｌX1
Ｇａ1-X1Ｎ障壁層の層厚ｄB1とが、図１１に示される、
線Ａ、線Ｂ、線Ｃ、線Ｄおよび曲線Ｅに囲まれる層構造
条件領域内に存在する構造を用いることにより、実施の
形態１と同様の効果が得られる。ここで、線Ａの限界
は、基板側の障壁層の障壁としての効果を有効に得るた
めには、Ａｌ組成として１０％が必要であることから、
基板表面側の障壁層のＡｌ組成の上限値は９０％に定ま
る。また、線Ｄの限界は、ゲート絶縁膜としての基板表
面側の障壁層の膜厚が５００Åを超えると、ゲート電極
に電位を印加することによる電子濃度変調効果が有効に
得られなくなることから、基板表面側の障壁層の膜厚は
５００Å以下と定まる。さらに、曲線Ｅの限界は、格子
緩和が起こらない範囲にチャネル層および基板表面側の
障壁層の膜厚を保つという要請から定まる。
を示す。図１０に示したＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／Ａ
ｌX2Ｇａ1-X2Ｎ ＨＥＭＴの層構造（０＜Ｘ2＜Ｘ1≦
１）において、基板表面側のＡｌX1Ｇａ1-X1Ｎ障壁層の
Ａｌ組成Ｘ1と、基板側のＡｌX2Ｇａ1-X2Ｎ障壁層のＡ
ｌ組成Ｘ2との差Ｘ1−Ｘ2、および基板表面側のＡｌX1
Ｇａ1-X1Ｎ障壁層の層厚ｄB1とが、図１１に示される、
線Ａ、線Ｂ、線Ｃ、線Ｄおよび曲線Ｅに囲まれる層構造
条件領域内に存在する構造を用いることにより、実施の
形態１と同様の効果が得られる。ここで、線Ａの限界
は、基板側の障壁層の障壁としての効果を有効に得るた
めには、Ａｌ組成として１０％が必要であることから、
基板表面側の障壁層のＡｌ組成の上限値は９０％に定ま
る。また、線Ｄの限界は、ゲート絶縁膜としての基板表
面側の障壁層の膜厚が５００Åを超えると、ゲート電極
に電位を印加することによる電子濃度変調効果が有効に
得られなくなることから、基板表面側の障壁層の膜厚は
５００Å以下と定まる。さらに、曲線Ｅの限界は、格子
緩和が起こらない範囲にチャネル層および基板表面側の
障壁層の膜厚を保つという要請から定まる。
【００１０】〈実施の形態３〉本発明の別の実施の形態
を図１２に示す。本実施の形態は、図２に示したＡｌX1
Ｇａ1-X1Ｎ／ＩｎYＧａ1-YＮ／ＡｌX2Ｇａ1-X2Ｎ ＨＥ
ＭＴ（０＜Ｘ2＜Ｘ1≦１、０＜Ｙ≦１）である。本実施
の形態において、基板としては、サファイアやＳｉＣ等
を用いることができ、バッファー層としてはＧａＮやＡ
ｌＧａＮを用いることができるが、これらに限られるも
のではない。本実施の形態の層構造を用いることにお
り、アスペクト比が高く相互コンダクタンスの高い高性
能なＨＥＭＴを作製することができる。なお、ＩｎＧａ
Ａｓ層のＩｎ組成は、この例以外にも適宜設定できるこ
とは言うまでもない。
を図１２に示す。本実施の形態は、図２に示したＡｌX1
Ｇａ1-X1Ｎ／ＩｎYＧａ1-YＮ／ＡｌX2Ｇａ1-X2Ｎ ＨＥ
ＭＴ（０＜Ｘ2＜Ｘ1≦１、０＜Ｙ≦１）である。本実施
の形態において、基板としては、サファイアやＳｉＣ等
を用いることができ、バッファー層としてはＧａＮやＡ
ｌＧａＮを用いることができるが、これらに限られるも
のではない。本実施の形態の層構造を用いることにお
り、アスペクト比が高く相互コンダクタンスの高い高性
能なＨＥＭＴを作製することができる。なお、ＩｎＧａ
Ａｓ層のＩｎ組成は、この例以外にも適宜設定できるこ
とは言うまでもない。
【００１１】〈実施の形態４〉本発明の別の実施の形態
を示す。図１３に示したＡｌX1Ｇａ1-X1Ｎ／ＩｎYＧａ
1-YＮ／ＡｌX2Ｇａ1-X2Ｎ ＨＥＭＴの層構造（０＜Ｘ2
＜Ｘ1≦１、０＜Ｙ≦１）において、基板表面側のＡｌ
X1Ｇａ1-X1Ｎ障壁層のＡｌ組成Ｘ1と基板表面側のＡｌ
X2Ｇａ1-X2Ｎ障壁層のＡｌ組成Ｘ2との差Ｘ1−Ｘ2、お
よび基板表面側のＡｌX1Ｇａ1-X1Ｎ障壁層の層厚ｄB1と
が、図１１に示される層構造条件領域内に存在する構造
を用いることにより、実施の形態２と同様の効果が得ら
れる。
を示す。図１３に示したＡｌX1Ｇａ1-X1Ｎ／ＩｎYＧａ
1-YＮ／ＡｌX2Ｇａ1-X2Ｎ ＨＥＭＴの層構造（０＜Ｘ2
＜Ｘ1≦１、０＜Ｙ≦１）において、基板表面側のＡｌ
X1Ｇａ1-X1Ｎ障壁層のＡｌ組成Ｘ1と基板表面側のＡｌ
X2Ｇａ1-X2Ｎ障壁層のＡｌ組成Ｘ2との差Ｘ1−Ｘ2、お
よび基板表面側のＡｌX1Ｇａ1-X1Ｎ障壁層の層厚ｄB1と
が、図１１に示される層構造条件領域内に存在する構造
を用いることにより、実施の形態２と同様の効果が得ら
れる。
【００１２】
【発明の効果】本発明の上述したダブルヘテロ構造を有
する高電子移動度トランジスタによって、アスペクト比
が高く、相互コンダクタンス（ｇm）が高い高性能なＡ
ｌXＧａ1-XＮ／ＧａＮ ＨＥＭＴおよび高性能ＡｌXＧａ
1-XＮ／ＩｎYＧａ1-YＮ ＨＥＭＴを実現できる効果があ
る。
する高電子移動度トランジスタによって、アスペクト比
が高く、相互コンダクタンス（ｇm）が高い高性能なＡ
ｌXＧａ1-XＮ／ＧａＮ ＨＥＭＴおよび高性能ＡｌXＧａ
1-XＮ／ＩｎYＧａ1-YＮ ＨＥＭＴを実現できる効果があ
る。
【図１】本発明の実施の形態で例示したＡｌX1Ｇａ1-X1
Ｎ／ＧａＮ／ＡｌX2Ｇａ1-X2ＮＨＥＭＴ（０＜Ｘ2＜Ｘ1
≦１）のポテンシャル構造図。
Ｎ／ＧａＮ／ＡｌX2Ｇａ1-X2ＮＨＥＭＴ（０＜Ｘ2＜Ｘ1
≦１）のポテンシャル構造図。
【図２】本発明の実施の形態で例示したＡｌX1Ｇａ1-X1
Ｎ／ＩｎYＧａ1-YＮ／ＡｌX2Ｇａ1-X2Ｎ ＨＥＭＴ（０
＜Ｘ2＜Ｘ1≦１、０＜Ｙ≦１）のポテンシャル構造図。
Ｎ／ＩｎYＧａ1-YＮ／ＡｌX2Ｇａ1-X2Ｎ ＨＥＭＴ（０
＜Ｘ2＜Ｘ1≦１、０＜Ｙ≦１）のポテンシャル構造図。
【図３】本発明のＨＥＭＴの作用を説明するためのポテ
ンシャル構造図。
ンシャル構造図。
【図４】本発明のＨＥＭＴの作用を説明するためのポテ
ンシャル構造図。
ンシャル構造図。
【図５】本発明のＨＥＭＴの作用を説明するためのポテ
ンシャル構造図。
ンシャル構造図。
【図６】本発明のＨＥＭＴの作用を説明するためのポテ
ンシャル構造図。
ンシャル構造図。
【図７】本発明のＨＥＭＴの作用を説明するためのポテ
ンシャル構造図。
ンシャル構造図。
【図８】本発明のＨＥＭＴの作用を説明するためのポテ
ンシャル構造図。
ンシャル構造図。
【図９】本発明の実施の形態１で例示したダブルヘテロ
構造のＨＥＭＴの模式図。
構造のＨＥＭＴの模式図。
【図１０】本発明の実施の形態２で例示したダブルヘテ
ロ構造のＨＥＭＴの模式図。
ロ構造のＨＥＭＴの模式図。
【図１１】本発明の実施の形態２および４で例示したダ
ブルヘテロ構造のＨＥＭＴの層構造条件領域を示す図。
ブルヘテロ構造のＨＥＭＴの層構造条件領域を示す図。
【図１２】本発明の実施の形態３で例示したダブルヘテ
ロ構造のＨＥＭＴの模式図。
ロ構造のＨＥＭＴの模式図。
【図１３】本発明の実施の形態４で例示したダブルヘテ
ロ構造のＨＥＭＴの模式図。
ロ構造のＨＥＭＴの模式図。
【符号の説明】
１…基板
２…バッファー層
３…Ａｌ0.3Ｇａ0.7Ｎ障壁層
４…ＧａＮチャネル層
５…Ａｌ0.15Ｇａ0.85Ｎ障壁層
６…基板
７…バッファー層
８…ＡｌX2Ｇａ1-X2Ｎ障壁層
９…ＧａＮチャネル層
１０…ＡｌX1Ｇａ1-X1Ｎ障壁層
１１…基板
１２…バッファー層
１３…Ａｌ0.15Ｇａ0.85Ｎ障壁層
１４…Ｉｎ0.05Ｇａ0.95Ｎチャネル層
１５…Ａｌ0.3Ｇａ0.7Ｎ障壁層
１６…基板
１７…バッファー層
１８…ＡｌX2Ｇａ1-X2Ｎ障壁層
１９…ＩｎYＧａ1-YＮチャネル層
２０…ＡｌX1Ｇａ1-X1Ｎ障壁層
フロントページの続き
(56)参考文献 特開 平９−246185（ＪＰ，Ａ)
特開 平10−335757（ＪＰ，Ａ)
特開 平10−335637（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/778
H01L 29/812
H01L 33/00
H01S 5/00
Claims (3)
- 【請求項１】基板上に作製したＡｌXＧａ1-XＮからなる
基板側の障壁層、ＧａＮもしくはＩｎＧａＮからなるチ
ャネル層、およびＡｌXＧａ1-XＮからなる基板表面側の
障壁層を含んで構成されるダブルヘテロ構造を有する高
電子移動度トランジスタにおいて、上記基板表面側の障
壁層のＡｌ組成を、上記基板側の障壁層のＡｌ組成より
も大きく構成したことを特徴とする半導体装置。 - 【請求項２】請求項１において、チャネル層および基板
表面側の障壁層の膜厚は格子緩和を生じない範囲である
ことを特徴とする半導体装置。 - 【請求項３】請求項１または請求項２において、Ａｌ X1
Ｇａ 1-X1 Ｎ／ＧａＮ／Ａｌ X2 Ｇａ 1-X2 Ｎ ＨＥＭＴの層
構造（０＜Ｘ 2 ＜Ｘ 1 ≦１）のダブルヘテロ構造を有する
高電子移動度トランジスタであって、基板表面側のＡｌ
X1 Ｇａ 1-X1 Ｎ障壁層のＡｌ組成Ｘ 1 と、基板側のＡｌ X2
Ｇａ 1-X2 Ｎ障壁層のＡｌ組成Ｘ 2 とのＡｌ組成差（Ｘ 1 −
Ｘ 2 ）が０.９以下、基板表面側のＡｌ X1 Ｇａ 1-X1 Ｎ障壁
層の層厚（ｄ B1 ）が５００Å以下であり、かつ上記基板
表面側のＡｌ X1 Ｇａ 1-X1 Ｎ障壁層の膜厚は格子緩和が生
じない範囲である層構造条件領域内にあることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06961798A JP3369464B2 (ja) | 1998-03-19 | 1998-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06961798A JP3369464B2 (ja) | 1998-03-19 | 1998-03-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274474A JPH11274474A (ja) | 1999-10-08 |
| JP3369464B2 true JP3369464B2 (ja) | 2003-01-20 |
Family
ID=13408016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06961798A Expired - Fee Related JP3369464B2 (ja) | 1998-03-19 | 1998-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3369464B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4699339A (en) * | 1985-03-01 | 1987-10-13 | Hughes Aircraft Company | Apparatus and method for transporting a spacecraft and a fluid propellant from the earth to a substantially low gravity environment above the earth |
| US6515313B1 (en) * | 1999-12-02 | 2003-02-04 | Cree Lighting Company | High efficiency light emitters with reduced polarization-induced charges |
| JP3393602B2 (ja) | 2000-01-13 | 2003-04-07 | 松下電器産業株式会社 | 半導体装置 |
| DE50112334D1 (de) * | 2000-06-02 | 2007-05-24 | Microgan Gmbh | Heterostruktur mit rückseitiger donatordotierung |
| JP4022708B2 (ja) | 2000-06-29 | 2007-12-19 | 日本電気株式会社 | 半導体装置 |
| JP4186032B2 (ja) | 2000-06-29 | 2008-11-26 | 日本電気株式会社 | 半導体装置 |
| US6624452B2 (en) * | 2000-07-28 | 2003-09-23 | The Regents Of The University Of California | Gallium nitride-based HFET and a method for fabricating a gallium nitride-based HFET |
| US6727531B1 (en) * | 2000-08-07 | 2004-04-27 | Advanced Technology Materials, Inc. | Indium gallium nitride channel high electron mobility transistors, and method of making the same |
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1998
- 1998-03-19 JP JP06961798A patent/JP3369464B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11274474A (ja) | 1999-10-08 |
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