JP3762678B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より詳細には、高温・高出力・高耐圧の超高周波化合物からなる半導体装置に関する。
【０００２】
【従来の技術】
一般に、化合物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure Field Effect Transistor ：ＨＦＥＴ）においては、チャネル層に対し基板とは反対側の障壁層にシリコンなどのｎ型ドーパントをドーピングすることにより、トランジスタ動作を担う２次元電子の供給を行う。このように、チャネル内ではなく障壁層にドーピングするという変調ドーピングによって、トランジスタ動作に有利な高い電子移動度を得ることができる。
【０００３】
トランジスタ動作の向上には、その障壁層の厚さを減少させて２次元電子をより表面近傍に存在させることが有効である。現在実用化されている（Ｉｎ）ＧａＡｓ系ＨＦＥＴにおいて、チャネルに収容可能な２次元電子濃度は１×１０^１２ｃｍ^−２〜３×１０^１２ｃｍ^−２程度である。障壁層の厚さを１００〜１５０Å程度以下までに減少させても、２×１０^１８ｃｍ^−３〜１０×１０^１８ｃｍ^−３程度の濃度のドーピングを障壁層に行うことによって２次元電子を供給し、チャネルに収容可能な最大限の２次元電子濃度を実現することができる。
【０００４】
一方、窒化物半導体を用いたＨＦＥＴ（ＧａＮ系ＨＦＥＴ）においては、チャネル層とチャネル層に対し基板とは反対側の障壁層との間のヘテロ界面に正の分極電荷が発生する。結果として、１×１０^１３ｃｍ^−２〜５×１０^１３ｃｍ^−２という非常に高い濃度の２次元電子をチャネルに収容することが可能となる。
【０００５】
このＧａＮ系ＨＦＥＴが（Ｉｎ）ＧａＡｓ系ＨＦＥＴと異なる特徴的な点は、ドーピングを行わなくても上記の分極電荷が存在する結果、０．５×１０^１３ｃｍ^−２〜２×１０^１３ｃｍ^−２程度の濃度の２次元電子が発生することである。
【０００６】
【発明が解決しようとする課題】
ＧａＮ系ＨＦＥＴにおいて、チャネルに収容可能な最大限の２次元電子濃度を実現するためには、障壁層へドーピングを行うことにより電子を供給することが必要となる。しかしながら、障壁層の厚さを１５０Å以下までに減少させると、本来チャネルに収容可能な２次元電子濃度が非常に高いために、障壁層へのドーピングを行って電子を供給しても、収容最大限の高い電子濃度を実現することはできない。
【０００７】
このように、従来のＧａＮ系ＨＦＥＴにおいては、電子障壁層を薄くした場合、ＧａＮ系ＨＦＥＴが本来持つ高い電子濃度実現に対するポテンシャルを十分に引き出すことができなくなるという問題があった。これは、収容最大限の電子濃度が（Ｉｎ）ＧａＡｓ系ＨＦＥＴに比べて一桁程度大きいＧａＮ系ＨＦＥＴが、大電力動作への非常に高いポテンシャルを持っているために生じたものである。
【０００８】
本発明は、このような問題に鑑みてなされたものであり、その目的とするところは、ＧａＮ系ＨＦＥＴにおいて、トランジスタ動作に有利な１５０Å以下の薄い障壁層を有し、かつ高電子移動度を損なわずに本来の高い電子濃度を実現可能な半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
このような目的を達成するため、請求項１に記載の発明は、基板上に、窒化物のチャネル層、および当該チャネル層に対し基板とは反対側に位置する前記チャネル層よりもバンドギャップが大きい第１の障壁層が積層された半導体装置であって、前記チャネル層は、同一組成の窒化物半導体からなる第１の領域と第２の領域とを備え、前記第１の領域は、前記第１の障壁層との間の界面から３０Å以上４０Å以下の深さまでの範囲内に位置し、かつｎ型ドーパントのドーピング濃度が１×１０^１８ｃｍ^−３以下に抑えられ、前記第２の領域は、前記第１の領域よりも基板側に位置し、厚さが２０００Å以下であり、かつ２×１０^１８ｃｍ^−３以上の濃度にｎ型ドーパントがドーピングされていることを特徴とする。
【００１０】
また、請求項２に記載の発明は、請求項１に記載の半導体装置において、前記チャネル層は、窒化ガリウムまたは窒化インジウムガリウムからなることを特徴とする。
【００１１】
また、請求項３に記載の発明は、請求項１または２に記載の半導体装置において、前記チャネル層の基板側に隣接する、前記チャネル層よりもバンドギャップが大きい第２の障壁層が更に設けられていることを特徴とする。
【００１２】
また、請求項４に記載の発明は、請求項３に記載の半導体装置において、前記第２の障壁層は、第３の領域と第４の領域とを備え、前記第３の領域は、前記チャネル層との界面側に位置し、かつｎ型ドーパントのドーピング濃度が２×１０^１８ｃｍ^−３以上であり、前記第２の領域および第３の領域の厚さの和は２０００Å以下であり、前記第４の領域は、前記第３の領域よりも基板側に位置し、ｎ型ドーパントのドーピング濃度が１×１０^１８ｃｍ^−３以下に抑えられていることを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照し、本発明の実施の形態について詳細に説明する。
【００２０】
本発明では、ヘテロ構造電界効果トランジスタの２次元電子が走行する領域より基板側に、２次元電子を避けてドーピングを行うことによってチャネル電子を供給する「選択的バックドーピング」を行うことである。「選択的バックドーピング」は、ＧａＮ系ＨＦＥＴのヘテロ界面に存在する特有の大きな分極効果に由来する（ｉ）小さい２次元電子分布幅と、（ii）基板垂直方向の強いチャネル電界とを利用する。
【００２１】
図１は、計算によって求められたＡｌ組成０．１５のＡｌＧａＮ／ＧａＮ ＨＦＥＴにおける２次元電子分布とチャネル・ポテンシャル形状を示す図である。本図には、ＧａＮチャネル層に対し基板とは反対側にのみＡｌＧａＮ障壁層を持つシングルヘテロ構造を有する電界効果トランジスタのポテンシャル１０１、その２次元電子１０４、ＧａＮチャネル層より基板側にもＡｌＧａＮ障壁層を持つダブルヘテロ構造を有する電界効果トランジスタのポテンシャル１０２、およびその２次元電子１０３がそれぞれ示されている。
【００２２】
どちらの構造も、２次元電子の分布幅は３０Å〜４０Å程度とＧａＡｓ系ＨＦＥＴの３分の１程度と小さく、チャネル電界（三角ポテンシャルの傾き）はＧａＡｓ系ＨＦＥＴの２〜３倍程度と大きい様子が示されている。この特徴は、ＡｌＧａＮ／ＧａＮヘテロ界面（ＡｌＧａＮ障壁層とＧａＮチャネル層とが形成する界面）に１×１０^１３ｃｍ^−２オーダーの大きな分極電荷が大きな電界を形成するためにもたらされる特徴である。また、ダブルヘテロ構造においては、２つのヘテロ界面が存在するため、シングルヘテロ構造よりもチャネル電界が更に強くなっている様子が示されている。
【００２３】
ＧａＮ系ＨＦＥＴにおいては、図１に示す上記（ｉ）および（ii）の特徴により、２次元電子の存在する領域よりも基板側にドーピングを行った場合でも、電子はドーピングを行った領域からヘテロ界面近傍に移動し、２次元電子として存在することが可能である。本発明では、チャネル層のヘテロ界面近傍３０Å〜４０Åの、２次元電子が存在する領域を避けてドーピングを行う。これにより、ドーピングによって発生しうるイオン化不純物散乱による電子移動度の低下を回避することができる。
【００２４】
（第１実施形態）
図２は、本発明を適用した半導体装置の一例であるヘテロ構造電界効果トランジスタの層構造を示す図である。本図において、ヘテロ構造電界効果トランジスタには、ＧａＮチャネル層に対し基板と反対側にのみＡｌＧａＮ障壁層を持つシングルヘテロ構造が適用される。
【００２５】
基板２０４上にはバッファ層２０３が積層され、バッファ層２０３の上には２次元電子が存在するＧａＮのチャネル層（ＧａＮチャネル層）２０２が積層され、チャネル層に対し基板と反対側にはＡｌ_ＸＧａ_１−ＸＮ障壁層２０１が積層されている。ここで、Ａｌ組成Ｘは、０＜Ｘ≦１なる任意の値であり、Ａｌ_ＸＧａ_１−ＸＮ障壁層２０１中必ずしも一定である必要はない。
【００２６】
基板２０４には、サファイア、ＳｉＣ、ＣａＮ、Ｓｉ、またはＧａＡｓなどが使用される。バッファ層２０３には、ＧａＮ、ＡｌＮまたはＡｌＧａＮが使用される。
【００２７】
Ａｌ_ＸＧａ_１−ＸＮ障壁層２０１内の層厚ｄ_Ａの領域Ａにはドーピングが施されている。ここで、Ａｌ_ＸＧａ_１−ＸＮ障壁層２０１に関する構造パラメータ（すなわち、ショットキーコンタクト層の層厚ｄ_ＳＣ、領域Ａの層厚ｄ_Ａおよびドーピング濃度およびスペーサ層の層厚ｄ_ＳＰ）は任意である。これは、上記の任意の構造パラメータに対して、本発明による作用が得られることによる。ただし、本発明の作用が重要になるのは、図２において、Ａｌ_ＸＧａ_１−ＸＮ障壁層２０１の厚さｄ_ＳＣ＋ｄ_Ａ＋ｄ_ＳＰが１５０Å以下である構造の場合である。かかる構造においては一般に、領域Ａから供給可能な電子数がチャネルに収容可能な電子数を下回る状況が生じるからである。
【００２８】
Ａｌ_ＸＧａ_１−ＸＮ障壁層２０１との間のヘテロ界面から基板へ向かう方向を正とした、深さ方向一次元座標軸（Ｚ軸）を定義する。ＧａＮチャネル層２０２において、ヘテロ界面からＺ軸方向への距離ＺがＺ_１以上Ｚ_１＋ｄ_Ｂ以下の範囲に位置する領域Ｂには、シリコンなどのｎ型ドーパントがドーピングされている。ここで、Ｚ_１は２次元電子が集まる領域の幅Ｚ_０（３０Å≦Ｚ_０≦４０Å）より大きい値である。
【００２９】
また、領域Ｂの層厚ｄ_Ｂは０Å＜ｄ_Ｂ≦２０００Åなる条件を満たしている。これは、領域Ｂの層厚が２０００Åを越えると、領域Ｂに電子が存在するようになる結果、領域Ｂが２次元電子の供給源として機能しなくなるため、本発明においてｄ_Ｂ＞２０００Åは不要であることによる。
【００３０】
このように、ＧａＮチャネル層２０２の一部である領域Ｂにドーピングを行っている点が、本実施形態にかかるヘテロ構造電界効果トランジスタの大きな特徴である。
【００３１】
図３は、本実施形態にかかるヘテロ構造電界効果トランジスタがＡｌＧａＮ／ＧａＮ ＨＦＥＴである場合のチャネル・ポテンシャル構造を示す図である。本図において、縦軸はポテンシャル（単位：ｅＶ）を示す。領域Ｂのシリコンなどのｎ型ドーパントから供給される電子は、領域Ｂに存在して伝導に寄与するのではなく、強いチャネル電界によりヘテロ界面に引き寄せられて矢印３０２が示す方向に移動し、２次元電子３０３として伝導に寄与する。したがって、電子はドーパントによる不純物イオン化散乱を直接的に受けることがなく、高電子移動度が保たれる。
【００３２】
なお、２次元電子の存在する０≦Ｚ＜Ｚ_０を満たす領域は、ドーピング濃度が所定濃度以下に抑えられていれば本発明の作用を得ることが可能である。即ち、この領域にドーピングが行われても、ドーピング濃度が１×１０^１８ｃｍ^−３以下の低濃度であれば、１０００ｃｍ^２／Ｖｓ以上の高電子移動度が保たれる。また、領域Ｂのドーピング濃度を２×１０^１８ｃｍ^−３以上の高濃度にすることにより、２次元電子濃度を１×１０^１３ｃｍ^−２以上増加させることが可能である。更に、領域Ａがドーピングされているか否かにかかわらず、本発明の作用を得ることが可能である。
【００３３】
このように、本実施形態にかかるヘテロ構造電界効果トランジスタにより、トランジスタ動作に有利な１５０Å以下の薄い障壁層（ＡｌＧａＮチャネル層）を有し、かつ、本来実現可能な高い電子濃度を、高電子移動度を損ねることなく実現することが可能となる。
【００３４】
（第２実施形態）
本実施形態では、第１実施形態で示した構造において、Ａｌ_ＸＧａ_１−ＸＮ障壁層直下の、ＧａＮチャネル層２０２内の２次元電子が走る領域（すなわち０≦Ｚ≦Ｚ_０の領域）の一部またはすべてを、Ｉｎ_ＹＧａ_１−ＹＮ層（０≦Ｙ≦１）とする。このような構造においても、図３に示すポテンシャル構造が実現され、本発明の作用が得られる。
【００３６】
（第３実施形態）
図４は、本発明を適用した半導体装置の一例であるヘテロ構造電界効果トランジスタの層構造を示す図である。本図において、ヘテロ構造電界効果トランジスタには、ＧａＮチャネル層より基板側にも、ＧａＮチャネル層よりバンドギャップが大きいＡｌＧａＮ障壁層を持つダブルヘテロ構造が用いられている。
【００３７】
基板４０６上にはバッファ層４０５が積層され、バッファ層４０５の上にはＡｌ_Ｘ３Ｇａ_１−Ｘ３Ｎ障壁層４０４が積層され、Ａｌ_Ｘ３Ｇａ_１−Ｘ３Ｎ障壁層４０４の上にはＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ障壁層４０３が積層され、Ａｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ障壁層４０３の上には２次元電子が存在するＧａＮのチャネル層（ＧａＮチャネル層）４０２が積層され、ＧａＮチャネル層４０２の上にはＡｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ障壁層４０１が積層されている。ここで、Ａｌ組成Ｘ１は０＜Ｘ１≦１なる任意の値、Ａｌ組成Ｘ２は０＜Ｘ２≦１なる任意の値、Ａｌ組成Ｘ３は０≦Ｘ３≦１なる任意の値である。これらの値は必ずしも一定である必要はない。
【００３８】
基板４０６には、サファイア、ＳｉＣ、ＣａＮ、Ｓｉ、またはＧａＡｓなどが使用される。バッファ層４０５には、ＧａＮ、ＡｌＮまたはＡｌＧａＮが使用される。
【００３９】
Ａｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ障壁層４０１内の層厚ｄ_Ａの領域Ａにはドーピングが施されている。ここで、Ａｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ障壁層４０１に関する構造パラメータ（ショットキーコンタクト層の層厚ｄ_ＳＣ、領域Ａの層厚ｄ_Ａおよびドーピング濃度、スペーサ層の層厚ｄ_ＳＰ）は任意である。これは、上記の任意の構造パラメータに対して、本発明による作用が得られることによる。ただし、本発明の作用が特に重要になるのは、図４において、Ａｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ障壁層４０１の厚さｄ_ＳＣ＋ｄ_Ａ＋ｄ_ＳＰが１５０Å以下である構造の場合である。かかる構造においては一般に、領域Ａから供給可能な電子数がチャネルに収容可能な電子数を下回る状況が生じるからである。
【００４０】
Ａｌ_ＸＧａ_１−Ｘ１Ｎ障壁層４０１とＧａＮチャネル層４０２との間のヘテロ界面から基板へ向かう方向を正とした、深さ方向一次元座標軸（Ｚ軸）を定義する。ＧａＮチャネル層４０２において、Ａｌ_ＸＧａ_１−ＸＮ障壁層４０１との間の界面からＺ軸方向へ向かう距離ＺがＺ_１以上Ｚ_１＋ｄ_Ｂ以下の範囲にある領域Ｂには、シリコンなどのｎ型ドーパントがドーピングされている。ここで、Ｚ_１は２次元電子が集まる領域の幅Ｚ_０（３０Å≦Ｚ_０≦４０Å）より大きい値である。
【００４１】
また、領域Ｂの層厚ｄ_Ｂは０＜ｄ_Ｂ≦２０００Åなる条件を満たしている。これは、領域Ｂの層厚が２０００Åを越えると領域Ｂに電子が存在するようになる結果、領域Ｂが２次元電子の供給源として機能しなくなるため、本発明においてｄ_Ｂ＞２０００Åは不要であることによる。
【００４２】
なお、本図においては、領域ＢがＧａＮチャネル層４０２より基板側のＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ障壁層４０３の両領域にわたっている最も一般的な状況が描かれているが、領域Ｂは、ＧａＮチャネル層４０２のみでも基板側Ａｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ障壁層４０３のみでも本発明の作用を得ることが可能であり、かかる構造も本発明の範囲内に含まれる。
【００４３】
図５は、本実施形態にかかるヘテロ構造電界効果トランジスタがＡｌＧａＮ／ＧａＮ ＨＦＥＴである場合のチャネル・ポテンシャル構造を示す図である。本図において、縦軸はポテンシャル（単位：ｅＶ）を示す。ダブルヘテロ構造では、基板側のＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ障壁層４０３の存在によりチャネル電界が強化されるため、Ａｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ障壁層が存在しない上記図２の構造よりも、領域Ｂでの電子蓄積・伝導がより起こりにくくなる。したがって、領域Ｂへより高濃度のドーピングをすることが可能となり、チャネルへの電子供給能力を高めることができる。
【００４４】
領域Ｂのシリコンなどのｎ型ドーパントから供給される電子は、領域Ｂに存在して伝導に寄与するのではなく、強いチャネル電界によりヘテロ界面に引き寄せられて矢印５０２が示す方向へ移動し、２次元電子５０３として伝導に寄与する。したがって、電子は、ドーパントによる不純物イオン化散乱を直接的に受けることがなく、高電子移動度が保たれる。
【００４５】
なお、２次元電子の存在する０≦Ｚ＜Ｚ_０を満たす領域は、ドーピング濃度が所定濃度以下に抑えられていれば本発明の作用を得ることが可能である。即ち、ドーピングが行われても、ドーピング濃度が１×１０^１８ｃｍ^−３以下の低濃度であれば、１０００ｃｍ^２／Ｖｓ以上の高電子移動度が保たれる。また、領域Ｂのドーピング濃度を２×１０^１８ｃｍ^−３以上の高濃度にすることにより、２次元電子濃度を１×１０^１３ｃｍ^−２以上増加させることが可能である。更に、領域Ａがドーピングされているか否かにかかわらず、本発明の作用を得ることが可能である。
【００４６】
このような構造により、トランジスタ動作に有利な１５０Å以下の薄い障壁層（ＡｌＧａＮチャネル層）を有し、かつ、本来実現可能な高い電子濃度を、高電子移動度を損ねることなく実現することが可能となる。
【００４７】
（第４実施形態）
本実施形態では、第３実施形態の構造において、チャネル層に対し基板と反対側のＡｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ障壁層４０１と、基板側のＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ障壁層４０３との間のＧａＮチャネル層４０２の一部またはすべてを、Ｉｎ_ＹＧａ_１−ＹＮ層（０≦Ｙ≦１）とする。このような構造においても、図５に示されるポテンシャル構造が実現され、本発明の作用が得られる。
【００４９】
【発明の効果】
以上説明したように、本発明によれば、ＧａＮ系ＨＦＥＴにおいて、トランジスタ動作に有利な１５０Å以下の薄い障壁層を有し、かつ、本来実現可能な高い電子濃度を、高電子移動度を損ねることなく実現することが可能となる。
【図面の簡単な説明】
【図１】Ａｌ_０．１５ＧａＮ／ＧａＮの２次元電子分布とチャネル・ポテンシャルを示す図である。
【図２】本発明の一実施形態によるシングルヘテロ構造電界効果トランジスタの層構造を示す図である。
【図３】本発明の一実施形態によるシングルヘテロ構造電界効果トランジスタのチャネル・ポテンシャルを示す図である。
【図４】本発明の一実施形態によるダブルヘテロ構造電界効果トランジスタの層構造を示す図である。
【図５】本発明の一実施形態によるダブルヘテロ構造電界効果トランジスタのチャネル・ポテンシャルを示す図である。
【符号の説明】
１０１、１０２ ポテンシャル
１０３、１０４ ２次元電子
２０１ 障壁層
２０２ チャネル層
２０３ バッファ層
２０４ 基板
３０１ 障壁層
３０２ 矢印
３０３ ２次元電子
４０１ 障壁層
４０２ チャネル層
４０３ 障壁層
４０５ バッファ層
４０６ 基板
５０２ 矢印
５０３ ２次元電子
Ａ、Ｂ 領域
ｄ_Ａ、ｄ_Ｂ、ｄ_ＳＣ、ｄ_ＳＰ 層厚

Claims (4)

1. 基板上に、窒化物のチャネル層、および当該チャネル層に対し基板とは反対側に位置する前記チャネル層よりもバンドギャップが大きい第１の障壁層が積層された半導体装置であって、
   前記チャネル層は、同一組成の窒化物半導体からなる第１の領域と第２の領域とを備え、
   前記第１の領域は、前記第１の障壁層との間の界面から３０Å以上４０Å以下の深さまでの範囲内に位置し、かつｎ型ドーパントのドーピング濃度が１×１０^１８ｃｍ^−３以下に抑えられ、
   前記第２の領域は、前記第１の領域よりも基板側に位置し、厚さが２０００Å以下であり、かつ２×１０^１８ｃｍ^−３以上の濃度にｎ型ドーパントがドーピングされていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、前記チャネル層は、窒化ガリウムまたは窒化インジウムガリウムからなることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、前記チャネル層の基板側に隣接する、前記チャネル層よりもバンドギャップが大きい第２の障壁層が更に設けられていることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第２の障壁層は、第３の領域と第４の領域とを備え、
   前記第３の領域は、前記チャネル層との界面側に位置し、かつｎ型ドーパントのドーピング濃度が２×１０^１８ｃｍ^−３以上であり、
   前記第２の領域および第３の領域の厚さの和は２０００Å以下であり、
   前記第４の領域は、前記第３の領域よりも基板側に位置し、ｎ型ドーパントのドーピング濃度が１×１０^１８ｃｍ^−３以下に抑えられていることを特徴とする半導体装置。

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