JP3421693B2 - 単結晶薄膜形半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、単結晶薄膜形半導
体装置に関する。

【０００２】

【従来の技術】近年、一般に半導体装置は、急速に小型
化が進行中であり、寸法や構造が微細化しつつある。こ
の小型化に関して、半導体装置を同一構造でゲート長だ
けを小さくすると、或るゲート長以下で急激に閾値電圧
が著しく小さくなってしまうという、いわゆる短チャネ
ル効果という現象が従来から知られている。

【０００３】この短チャネル効果は、例えば、図７の曲
線91に示すように、曲線91の左側の部分91aが「左下が
り」となる現象として認識される。矢印ＳＣＥは、ゲー
ト長に関してみたとき、短チャネル効果の発現する領域
を示す。半導体装置は小型化に伴って短チャネル効果が
顕著に現われるので、この短チャネル効果の発現を抑制
することが集積回路の高密度化に不可欠の要件である。

【０００４】このような半導体装置において短チャネル
効果を抑制することは、ゲート長が小さい寸法の領域ま
で閾値電圧の低下ができるだけ生じなくすることであ
る。従って、短チャネル効果の抑制は、この曲線91の
「左下がり」の傾斜部分91aを、できるだけ図中左側寄
りの位置で生ぜしめるように半導体装置の構造を設計す
ることであるといえる。

【０００５】短チャネル効果を抑制するための構造の設
計に際して、別の要因も考慮する必要がある。その別の
要因は、図４に示されているドレイン電流のゲート電圧
依存性に現れる。図４におけるドレイン電流値が１０マ
イクロアンペア以下の領域をサブスレッショルド電流領
域といい、左下がりの特性部分の片対数傾斜をサブスレ
ッショルド傾斜というが、サブスレッショルド傾斜の部
分において、その傾斜(勾配)が緩いと、チャネル領域で
のもれドレイン電流が増大するという問題が生じること
がある。従って、半導体装置の構造設計に際しては、図
７においてＳＣＥと表示した領域ができるだけ図７の左
寄りで生じるとともに、図４におけるサブスレッショル
ド傾斜が鋭くなるように設計する必要がある。

【０００６】この短チャネル効果の抑制のために単結晶
薄膜形半導体装置(以下、単に半導体装置ということが
ある)において新しい構造が提案されている。例えば、
図５は、その提案に基づく構造の例として、半導体装置
101に埋込絶縁膜12を設けた構造の一例を示す断面構造
説明図である。

【０００７】この半導体装置101は、ソース領域13、チ
ャネル領域14及びドレイン領域15(３つの領域を総称し
てＳＯＩ(silicon-on-insulatorの省略形)領域というこ
とがある)の下層部に絶縁膜が配設された構造であり、
この絶縁膜を埋込絶縁膜12という。図７は、この構造で
の短チャネル効果の抑制の状況を示すグラフである。

【０００８】図７において、曲線91は、埋込絶縁膜を有
しない従来の半導体装置の性能を示し、曲線92は、図５
に示した半導体装置101の性能を示している。両曲線91
及び92の比較により、図５に示した構造(曲線92)によれ
ば、ゲート長が、より小さい寸法の領域まで閾値電圧の
著しい低下が生じないが、相対的に閾値電圧そのものは
小さくなることがわかる。

【０００９】一方、２１世紀には、ゲート長が０．１μ
ｍ以下という極めて微細な半導体装置が必要になると考
えられる。このようにゲート長が著しく短いという微細
な構造においては、図５に示すように、ドレイン電圧に
よる強い電界(ドレイン電界)のうち、チャネル領域14に
向かう成分Ｅ₁の他、半導体装置の積層方向Ｓと垂直な
方向(横方向)の向きで埋込絶縁膜12を経由してソース領
域13に及ぶ成分Ｅ₂の影響が極めて大きくなる。尚、電
界を示す矢印の太さは、電界の強さを相対的に示すもの
とする。

【００１０】ドレイン電界Ｅ₂が埋込絶縁膜12中で横方
向に向いて存在するということは、埋込絶縁膜12中の横
方向の電位が、ソース領域13からドレイン領域15に向か
って上昇していることを意味する。このドレイン領域15
に向かって上昇する電位は、この電位によって生じる、
上側の半導体層であるチャネル領域13に向かう電界が、
上側の半導体層と埋込絶縁膜12との境界面に反転層チャ
ネルを形成し易くするように作用するので、閾値電圧を
下げることになる。このような現象をdrain-induced ba
rrier lowering(ＤＩＢＬ)という。

【００１１】このように、チャネル領域14がドレイン電
界Ｅ₂の影響を極めて強く受けることから、前述したＤ
ＩＢＬ現象が生じ、この半導体装置101は、ゲート長が
小さい領域で閾値電圧が低下し、従って、短チャネル効
果を抑制できない。

【００１２】そこで、ゲート長が０．１μｍ程度の半導
体装置の実現のため、図６に示すような断面構造を有す
る半導体装置102が提案されている。この半導体装置102
の構造の特徴は、図５に示した構造の半導体装置101の
埋込絶縁膜12中に第２ゲート電極31を配設した点にあ
る。

【００１３】この半導体装置102においては、この第２
ゲート電極31が存在することによって縦方向の電界
Ｅ_S、Ｅ_D、Ｅ₃及びＥ₄のみが存在し、埋込絶縁膜12中に
横方向に電界が生じることがないので、前述のように埋
込絶縁膜12中を横方向に作用するドレイン電界は存在し
ない。従って、短チャネル効果が殆ど生じない。

【００１４】図７は、この第２のゲート電極31を配設し
た半導体装置の予想性能曲線93を示す。この予想性能曲
線93は、数値計算によるものであるが、この予想性能曲
線93によれば、ゲート長が０．１μｍ程度の領域まで閾
値電圧が著しく低下することがないと予想される。

【００１５】しかしながら、このような第２ゲート電極
31を埋込絶縁膜12中に埋設させて形成することは、現実
には、製造技術的に極めて困難であるという問題があ
り、図７においても、ゲート長が０．５μｍ程度の領域
までしか、この予想性能曲線93の正否は確認されていな
い。

【００１６】結局、この第２ゲート電極31を有する半導
体装置102の構造の可能性は、理論的な考察の段階に止
まる。従って、現在の技術をもってしても量産可能な構
造での、ゲート長を著しく小さくできるという微細な構
造の単結晶薄膜形半導体装置は、実現されていないので
ある。

【００１７】

【発明が解決しようとする課題】本発明は、前述した問
題点に鑑みてなされたものであり、現在の製造技術で実
現可能な、短いゲート長において短チャネル効果の抑制
が可能な単結晶薄膜形半導体装置を提供することを課題
とする。

【００１８】

【課題を解決するための手段】前述した課題を解決すべ
く、本発明の請求項１に係わる半導体装置は、第１導電
型の半導体基板上に形成された第１の絶縁膜と、該第１
の絶縁膜上に形成された第１導電型の第１の半導体層
と、該第１の半導体層と半導体接合をなし且つ該第１の
半導体層を挟んで相互に対向するように前記第１の絶縁
膜上に形成された、第２導電型の第２の半導体層及び第
２導電型の第３の半導体層と、前記第１の半導体層、第
２の半導体層の第１の半導体層側の一部及び第３の半導
体層の第１の半導体層側の一部を覆って形成された第２
の絶縁膜と、該第２の絶縁膜を介し、第１の半導体層の
２つの半導体接合面をまたいで前記第１の半導体層上に
形成された第１の電極と、前記第１の電極と離間した状
態で第２の半導体層の少なくとも一部と接するように第
２の半導体層上に形成された第２の電極と、前記第１の
電極と離間した状態で第３の半導体層の少なくとも一部
と接するように第３の半導体層上に形成された第３の電
極とを、積層して備える単結晶薄膜形半導体装置におい
て、前記第１の絶縁膜に接した状態で前記半導体基板中
に第１導電型の、第１及び第２の高濃度不純物層が埋設
され、第１の高濃度不純物層が第２の半導体層の下方に
位置し且つ第２の高濃度不純物層が第３の半導体層の下
方に位置し、しかも、該第１及び第２の高濃度不純物層
は、積層方向と垂直な方向の端部同士が間隙を有し該間
隙が前記第１の半導体層の直下に位置するように形成さ
れ、さらに、(ａ)前記第１の高濃度不純物層が、前記第
１の半導体層の、前記第１の高濃度不純物層側の半導体
接合面を越えるように前記半導体基板中に延設されてい
ること、及び(ｂ)前記第２の高濃度不純物層が、前記第
１の半導体層の、前記第２の高濃度不純物層側の半導体
接合面を越えるように前記半導体基板中に延設されてい
ること、のうち少なくとも一方が成り立つことを特徴と
する。

【００１９】以下の説明において、第１の半導体層をチ
ャネル領域、第２の半導体層をソース領域、第３の半導
体層をドレイン領域として記載する。この記載に従っ
て、第１の電極をゲート電極、第２の半導体層の上方に
位置する第２の電極をソース電極、第３の半導体層の上
方に位置する第３の電極をドレイン電極と記載する。

【００２０】尚、第２の半導体層がドレイン領域、第３
の半導体層がソース領域であってよい(このとき第２の
電極と第３の電極とが逆の位置となる)。また、導電型
は第１をｐ型、第２をｎ型として記載するが、逆に第１
をｎ型、第２をｐ型としてもよい。

【００２１】請求項１記載の半導体装置によれば、第１
及び第２の高濃度不純物層(以下、第１及び第２高濃度
層)が、積層方向と垂直な方向の端部同士が間隙を有し
且つ第１の半導体層(チャネル領域)の直下に当該間隙が
位置するようにして配設される。

【００２２】尚、直下とは、例えば、第１の半導体層の
直下といえば、第１の半導体層の２つの半導体接合面に
挟まれ且つ半導体装置の積層方向でみて第１の半導体層
の下方に位置する領域をいうものとする。以下、第１高
濃度層を半導体基板のソース領域側、第２高濃度層を同
半導体基板のドレイン領域側に設けるものとして記載す
る。

【００２３】第１及び第２高濃度層は、その端部同士が
間隙を有し且つその間隙がチャネル領域の直下に位置す
る。このことから、高濃度層内には空乏層が殆ど広がら
ず、ソース電界の向き及びドレイン電界の向きを殆ど縦
方向(積層方向)にのみ向けさせることができる。しか
も、各高濃度層がチャネル領域直下の半導体基板中に延
在する範囲を、前記間隙が制限するので、ソース電界及
びドレイン電界が、チャネル領域直下に向かって斜めに
なる成分が小さくなる。

【００２４】従って、第１高濃度層(ソース領域下方)
は、ソース領域による電界(ソース電界)の向きを該第１
高濃度層に向けさせ、第２高濃度層(ドレイン領域下方)
は、ドレイン領域による電界(ドレイン電界)の向きを該
第２高濃度層に向けさせる。しかも、両高濃度層は、各
電界を、第１の絶縁膜(埋込絶縁膜)中の、各高濃度不純
物層に接する部分で終端させる。

【００２５】この結果、埋込絶縁膜中を横方向にドレイ
ン領域からソース領域に向かう電界は殆ど存在しなくな
るので、ドレイン電界はチャネル領域に殆ど影響を及ぼ
さない。従って、短いゲート長においても短チャネル効
果の発現を抑制できる。

【００２６】また、前述したように、縦方向の電界が埋
込絶縁膜中で終端するので、半導体基板中にまで到達す
る場合よりもこの電界の作用する距離が短い。従って、
第２の絶縁膜(ゲート絶縁膜)直下の電界強度が相対的に
増加することとなり、この増加した状態を保持するため
の第１の電極(ゲート電極)の電圧(ゲート電圧)は相対的
に高い値となる。従って、閾値が上昇する。

【００２７】さらに、チャネル領域の直下に、第１及び
第２の高濃度層を、２つの層の端部同士の間隙が位置す
るように配設することによって高濃度層が存在する範囲
を小さく設定すると、サブスレッショルド傾斜が劣化し
ない。以下、このメカニズムを説明する。

【００２８】埋込絶縁膜の下層に全面的に高濃度層を設
けると、例えば、ＳＯＩ層のチャネル領域が低濃度ｐ型
シリコンで、埋込絶縁膜が高濃度ｐ型シリコンという組
合せが存在することになる。この組合せにより、ＳＯＩ
層と高濃度層との間での仕事関数の差によって、無バイ
アス状態でｐ型ＳＯＩ層の下側表面に高濃度正孔が蓄積
される。この組合せの場合において、正のゲート電圧に
よりゲート絶縁膜直下からｐ型ＳＯＩ層内に空乏層を広
げようとすることに関しては、前記高濃度正孔は望まし
くない存在である。

【００２９】そこで、この高濃度正孔を排除するため
に、ｐ型ＳＯＩ層上側界面の表面ポテンシャルφを、高
濃度正孔が存在しない場合に比較して大きく設定する必
要が生じる。よって、印加したゲート電圧のうち、高濃
度正孔を排除するのに寄与する割合が大きくなり、表面
ポテンシャルの変化に寄与する割合が小さくなるので、
この表面ポテンシャルの変化の鈍化がサブスレッショル
ド傾斜の劣化となって現われるのである。このような高
濃度正孔を多く蓄積させないため、半導体基板には高濃
度層の存在する範囲を小さく制限するのがよい。

【００３０】以上のようにして、請求項１記載の半導体
装置は、短いゲート長の半導体装置において短チャネル
効果の発現を抑制できると同時に、閾値電圧を高くとれ
る点、サブスレッショルド傾斜が劣化することなく、も
れドレイン電流が小さいという点等の利点をも有する。

【００３１】請求項１記載の半導体装置によれば、さら
に、(ａ)前記第１の高濃度不純物層が、前記第１の半導
体層の、前記第１の高濃度不純物層側の半導体接合面を
越えるように前記半導体基板中に延設されていること、
及び(ｂ)前記第２の高濃度不純物層が、前記第１の半導
体層の、前記第２の高濃度不純物層側の半導体接合面を
越えるように前記半導体基板中に延設されていること、
のうち少なくとも一方が成り立つ。よって、チャネル領
域の２つの半導体接合面を越えて基板中に延設されるよ
うに第１高濃度層を配設することによって、第１高濃度
層によるソース接合への影響をできるだけ小さくして、
この延設した部分によって賄うようにすることができ
る。

【００３２】なぜならば、チャネル領域を流れる電流
(チャネル電流)の発生源は、ソース接合部分での電荷注
入であり、ソース接合のチャネル領域側界面近傍の内部
ポテンシャル分布にのみ高濃度層の影響を与えればよ
い。従って、延設した部分から影響を及ぼし得るよう
に、その影響が第１高濃度層の直上のみならず斜め上方
にも及ぶことを利用して、第１高濃度層は、ソース接合
面をまたぐように配設すればよいのである。

【００３３】他方、第２高濃度層については、第１高濃
度層のようにソース接合に影響を及ぼさしめる必要はな
い。但し、第２の半導体層及び第３の半導体層は、ここ
までの説明では、それぞれ、ソース領域及びドレイン領
域としたが、ソース領域とドレイン領域とを機能上、逆
にして半導体装置を使用することがあるので、第２高濃
度層の場合にもドレイン接合面をまたぐように形成して
おいてよい。

【００３４】結局、第２の半導体層及び第３の半導体層
は、少なくとも一方が半導体接合面をまたいでいればよ
い。このようにして、チャネル領域直下の半導体基板中
での高濃度層の影響を少なくして高濃度層の効果を得
る。

【００３５】請求項２記載の半導体装置によれば、導電
型の第１の半導体層と、該第１の半導体層と半導体接合
をなし且つ該第１の半導体層を挟んで相互に対向するよ
うに前記第１の絶縁膜上に形成された、第２導電型の第
２の半導体層及び第２導電型の第３の半導体層と、前記
第１の半導体層、第２の半導体層の第１の半導体層側の
一部及び第３の半導体層の第１の半導体層側の一部を覆
って形成された第２の絶縁膜と、該第２の絶縁膜を介
し、第１の半導体層の２つの半導体接合面をまたいで前
記第１の半導体層上に形成された第１の電極と、前記第
１の電極と離間した状態で第２の半導体層の少なくとも
一部と接するように第２の半導体層上に形成された第２
の電極と、前記第１の電極と離間した状態で第３の半導
体層の少なくとも一部と接するように第３の半導体層上
に形成された第３の電極とを、積層して備える単結晶薄
膜形半導体装置において、前記第１の絶縁膜に接した状
態で前記半導体基板中に第１導電型の、第１及び第２の
高濃度不純物層が埋設され、第１の高濃度不純物層が第
２の半導体層の下方に位置し且つ第２の高濃度不純物層
が第３の半導体層の下方に位置し、しかも、該第１及び
第２の高濃度不純物層は、積層方向と垂直な方向の端部
同士が間隙を有し該間隙が前記第１の半導体層の直下に
位置するように形成される。さらに、(ａ)前記第２の半
導体層下の前記基板の領域において、前記第１の絶縁膜
が前記第１の高濃度不純物層と接しない領域を有するこ
と、及び（ｂ)前記第３の半導体層下の前記基板の領域
において、前記第１の絶縁膜が前記第２の高濃度不純物
層と接しない領域を有することのうちの少なくとも一方
が成り立つ。よって、ソース領域直下の半導体基板の領
域及びドレイン領域直下の半導体基板の領域の少なくと
も一方において、高濃度層を設ける範囲を少なくして半
導体基板が埋込絶縁膜に接する範囲を多くすることがで
きる。

【００３６】このように埋込絶縁膜が半導体基板に接す
る領域を有するようにしてその接する領域には高濃度層
を設けず、埋込絶縁膜下層の半導体基板の不純物濃度を
低くすることによって埋込絶縁膜直下の半導体基板に空
乏層の広がりを得ることができ、寄生容量を低減でき
る。

【００３７】

【発明の実施の形態】以下、添付図面を参照しつつ、本
発明の実施の形態について説明する。図１は、高濃度層
を備えた半導体装置の断面構造及び作用を模式的に示
し、図２は閾値電圧の向上を示し、図３は他の構造の半
導体装置の例を示し、図４はサブスレッショルド傾斜の
改善状態を示す。

【００３８】以下、ｎチャネル型半導体装置の例によっ
て第１導電型をｐ型、第２導電型をｎ型として本発明を
説明するが、本発明は、ｐチャネル型にも適用し得る。
また、第２の半導体層をソース領域、第３の半導体層を
ドレイン領域として説明するが、互いに逆にしてもよ
い。

【００３９】本発明の一実施の形態による単結晶形半導
体装置は、埋込絶縁膜上に単結晶薄膜形半導体層を設け
てＳＯＩ領域とし、このＳＯＩ領域を完全空乏化して動
作させる電界効果型半導体装置、いわゆるＭＯＳＦＥＴ
の構造を有している。

【００４０】図１に示すように、本発明に係わる半導体
装置201は、ｐ型(第１導電型)高濃度不純物層21及び22
を備えたｐ型の単結晶シリコン半導体基板(以下、ｐ型
シリコン基板)11、ｐ型シリコン基板11の上側面に埋込
形成されたシリコン酸化膜等からなる埋込絶縁膜12、及
び該埋込絶縁膜12上に形成されたＳＯＩ領域等を備えて
いる。

【００４１】ＳＯＩ領域は、埋込絶縁膜12上に、チャネ
ル領域14、ソース領域13、ドレイン領域15を有し、さら
にＳＯＩ領域上に、ゲート絶縁膜16、ゲート電極18、ソ
ース電極17、ドレイン電極19を備える。

【００４２】チャネル領域14は、埋込絶縁膜12によりｐ
型シリコン基板11と電気的に絶縁して埋込絶縁膜12上に
形成されたｐ型能動領域である。ソース領域13は、チャ
ネル領域14の一方の端部端面14aとｐｎ接合をなして形
成されたｎ型(第２導電型)高濃度領域である。ドレイン
領域15は、チャネル領域14の他方の端部端面14bとｐｎ
接合をなして形成されたｎ型高濃度領域である。

【００４３】ゲート絶縁膜16は、チャネル領域14、並び
にソース領域13の一部及びドレイン領域15の一部を覆う
ようにして薄いシリコン酸化膜などによって形成したも
のである。ゲート絶縁膜16は、ソース電極17とソース領
域13との界面において、ソース電極17の下層側にもぐり
込むようにして延設されていてもよい。同様に、ゲート
絶縁膜16は、ドレイン電極19の下層側にもぐり込むよう
に延設されていてもよい。

【００４４】ゲート電極18は、チャネル領域14のソース
領域13側のｐｎ接合面を越えてソース領域13側にはみ出
るように、且つ他方、チャネル領域14のドレイン領域15
側のｐｎ接合面を越えてドレイン領域15側にはみ出るよ
うにしてゲート絶縁膜16上に形成される。ゲート電極18
は、アルミニウム等の導電材料又は、多結晶ポリシリコ
ン等によって形成される。多結晶ポリシリコンが用いら
れる際は、ソース電極17との間、及び、ドレイン電極19
との間には、分離のためのシリコン酸化膜等がさらに設
けられることがある。

【００４５】ソース電極17は、ゲート電極18と離間した
状態でソース領域13の少なくとも一部と接するように、
ドレイン電極19は、ゲート電極18と離間した状態でドレ
イン領域の少なくとも一部と接するようにして、導電材
料によって形成される。

【００４６】本発明に係わる第１及び第２高濃度層21及
び22は、埋込絶縁膜12に接する状態でｐ型シリコン基板
11中に埋設されるようにして形成されている。それぞれ
の位置は、第１高濃度層21がソース領域13の下方、第２
高濃度層22がドレイン領域15の下方に位置し、さらに両
層は、積層方向と垂直な方向の端部21a及び22a同士が間
隙を有し且つ、この間隙がチャネル領域14の直下に位置
する。

【００４７】付言するなら、前記間隙は、ｐ型シリコン
基板11が埋込絶縁膜12に接する状態となるように両層の
間に割って入っているので両層同士は間隙を有すること
になる位置関係であるという意味の間隙である。

【００４８】また、第１及び第２高濃度層21及び22は、
通常のｐ型又はｎ型を得る不純物ドーピングに対して、
１０²〜１０³倍程度の高濃度に不純物を添加することに
よって形成することができる。

【００４９】そして、本半導体装置201のゲート電極18
及びドレイン電極19には、図１に示したように、電源が
それぞれ接続されている。

【００５０】このような第１及び第２高濃度層21及び22
には、該両層において空乏層が殆ど広がらず、図１に示
すように、両層はそれぞれドレイン電界及びソース電界
の向きを下向き(縦方向)に向けさせる作用がある。同時
に両層は、埋込絶縁膜が各高濃度不純物層に接する領域
で各電界Ｅ_D、Ｅ_Sを終端させる。よって、第１高濃度層
21はソース電界Ｅ_Sの向きを第１高濃度層に向けさせ、
第２高濃度層22はドレイン電界Ｅ_Dの向きを第２高濃度
層に向けさせる。図５に示した横方向電界Ｅ₁及びＥ
₂は、極めて小さいか又は殆ど生じない。

【００５１】即ち、第１及び第２高濃度層21及び22が、
端部同士が間隙を有し且つその間隙がチャネル領域14の
直下に位置すると、該間隙は、各高濃度層がチャネル領
域直下のｐ型シリコン基板11中に延在される範囲を制限
することとなり、ソース電界Ｅ_S及びドレイン電界Ｅ_Dが
チャネル領域14直下の埋込絶縁膜12に向かって斜め方向
に向かう成分を小さくすることができる。従って、ソー
ス電界Ｅ_Sの向き及びドレイン電界Ｅ_Dの向きを殆ど縦方
向(積層方向Ｓ)にのみ向けさせることができる。

【００５２】この結果、埋込絶縁膜12中を横方向にドレ
イン領域15からソース領域13に向かう電界Ｅ₁及びＥ₂は
殆ど存在しなくなるので、ドレイン電界Ｅ_Dはチャネル
領域に殆ど影響を及ぼさない。従って、横方向電界Ｅ₁
及びＥ₂が極めて小さく、縦方向のドレイン電界Ｅ_Dは閾
値に殆ど影響を及ぼさないので、短いゲート長において
も短チャネル効果の発現を抑制できる。

【００５３】また、前述したように、縦方向電界Ｅ_S及
びＥ_Dが埋込絶縁膜12中で終端して存在することによ
り、ｐ型シリコン基板11中の空乏層にまで到達する場合
よりもこの縦方向電界の作用する距離が短いので、ゲー
ト絶縁膜16直下の電界強度が相対的に増加することとな
る。従って、この増加した状態を保持するためのゲート
電圧は相対的に高い値となる。図２の曲線81は、本実施
の形態による半導体装置201の閾値電圧を示す。ゲート
長が０．１μｍにおいて短チャネル効果が抑制されてい
るとともに、閾値が上昇していることが判明した。

【００５４】さらに、チャネル領域14の直下に、第１及
び第２高濃度層21及び22の端部同士の間隙が位置するよ
うに両層を配設することで、サブスレッショルド傾斜が
劣化しない。このメカニズムを、図３及び図４を参照し
て説明する。

【００５５】図３の半導体装置103に示すように、埋込
絶縁膜12直下に全面的に高濃度層32を設けると、ｐ型Ｓ
ＯＩ層であるチャネル領域14が低濃度ｐ型シリコンで、
埋込絶縁膜12が高濃度ｐ型シリコンという組合せが存在
することとなる。この組合せにより、ｐ型ＳＯＩ層と高
濃度不純物層との間での仕事関数の差によって、無バイ
アス状態でｐ型ＳＯＩ層の下側表面に高濃度正孔が蓄積
される。

【００５６】この組合せの場合において、正のゲート電
圧によりゲート絶縁膜16直下からｐ型ＳＯＩ層であるチ
ャネル領域14内に空乏層を広げようとすることに対して
は、前記高濃度正孔は望ましくない存在である。そこ
で、この高濃度正孔を排除するために、ｐ型ＳＯＩ層上
側界面の表面ポテンシャルφを、高濃度正孔が存在しな
い場合に比較して大きく設定する必要が生じる。

【００５７】表面ポテンシャルφを大きく設定すること
は、印加したゲート電圧のうち、高濃度正孔を排除する
のに寄与する割合が大きくなり、表面ポテンシャルの変
化に寄与する割合が小さくなることを意味する。このゲ
ート電圧のもとでは、もれドレイン電流は、ｅｘｐ[ｑ
φ/ｋＴ]に比例している(ｑ：電荷素量、ｋ：ボルツマ
ン定数、Ｔ：絶対温度)ことがわかっている。

【００５８】この「ｅｘｐ[ｑφ/ｋＴ]に比例」という
点は、図４のサブスレッショルド特性曲線のうちの直線
部分によって示される。図４の該特性曲線94は、図５に
示した半導体装置101について示し、特性曲線95は図３
に示した半導体装置103について示し、特性曲線82は、
本実施の形態の半導体装置201について示している。

【００５９】「ｅｘｐ[ｑφ/ｋＴ]に比例」を示した特
性曲線82、94及び95から理解されるように、表面ポテン
シャルφの変化の鈍化がサブスレッショルド傾斜の劣化
となって現われるのである。このような高濃度正孔を多
く蓄積させないため、シリコン基板11のうち埋込絶縁膜
12に接する部分には、チャネル領域14の両側の半導体接
合面14a又は14bをまたぐ範囲だけとなるようにしてｐ型
シリコン基板11中に高濃度層を埋設するので、前記高濃
度正孔の発生を小さくでき、サブスレッショルド傾斜が
特性曲線95の直線部分のように緩くなることがない。

【００６０】以上のようにして、本実施の形態の半導体
装置201は、短いゲート長において短チャネル効果の発
現を抑制できる。さらに、閾値電圧を高くとれる点、サ
ブスレッショルド傾斜が劣化することなく、もれドレイ
ン電流が小さいという点等の利点をも有する。

【００６１】また、本発明においては、図１に示したよ
うに、第１高濃度層21を、チャネル領域14の２つの半導
体接合面14aを越えてシリコン基板11中に延設されるよ
うにして、第１高濃度層21の配設によりソース接合14a
へ影響を与え得るとともに、この越えて延設した部分を
小さい長さにして賄うようにすることができる。

【００６２】第１高濃度層21の影響は、該第１高濃度層
21の直上のみならず斜め上方(図１の破線矢印Ａ)にも及
ぶことから、第１高濃度層21は、ソース接合面14aをま
たぐように配設すればよいのである。他方、第２高濃度
層22については、第１高濃度層21のようにソース接合に
影響を及ぼさしめる必要はないが、ソース領域13とドレ
イン領域15とを機能上、逆にして半導体装置を使用する
ことがあるので、第２高濃度層22の場合にもドレイン接
合面をまたぐように形成しておいてよい。

【００６３】このようにして、半導体接合面14a又は14b
をまたぐようにしてチャネル領域14下方の半導体基板11
に高濃度層が延設される範囲を小さくして高濃度層を設
けることにより、サブスレッショルド傾斜への影響等、
チャネル領域14直下のｐ型シリコン基板11中への高濃度
層の影響を少なくして、短チャネル効果を抑制する効果
を得る。

【００６４】次に、ソース領域13下層のシリコン基板11
の領域(高濃度層21のソース領域側)及びドレイン領域15
下層のシリコン基板11の領域(高濃度層22のドレイン領
域側)の少なくとも一方において、高濃度層を設ける範
囲を少なくして半導体基板11が埋込絶縁膜12に接する範
囲を多くすることができる。

【００６５】このように埋込絶縁膜12がｐ型シリコン基
板11に直接接する領域を有するようにしてその接する領
域には高濃度層を形成せず、埋込絶縁膜12に直接接する
部分のｐ型シリコン基板11の不純物濃度を低くすること
によって埋込絶縁膜12に接するｐ型シリコン基板11に空
乏層の広がりを得ることができ、寄生容量を低減でき、
半導体装置201における信号伝達効率を好適に確保でき
る効果を奏する。

【００６６】次に、本実施の形態に係わる半導体装置の
製造方法について説明する。まず、ｐ型単結晶シリコン
半導体基板11に、ｐ型高濃度層を配設する領域を、レジ
スト等のマスクを用い選択的に設定し、イオン注入法等
により、ドーピング条件を設定して、シリコン基板11に
ｐ型の不純物を所定の濃度及び深さとなるようにイオン
を注入(導入)して高濃度不純物層21及び22を形成する。
その後、高濃度不純物層21及び22を形成したｐ型シリコ
ン基板11表面に、あらたに酸化シリコン膜を形成して埋
込絶縁膜12とする。

【００６７】高濃度不純物層21及び22の形成にあって
は、ｐ型シリコン基板11に酸素イオンを打ち込み、熱処
理を行って、酸化シリコンの埋込絶縁膜12を形成し、こ
の後、イオン注入法等により、埋込絶縁膜12を通してｐ
型シリコン基板11内にｐ型の不純物を導入して高濃度層
21及び22を形成してもよい。

【００６８】次に、埋込絶縁膜12上に、例えばＣＶＤ法
等により、あらたに単結晶シリコン層を形成する。この
のち、レジスト等のマスクを用いて、イオン注入法等に
より、ｐ型チャネル領域とする領域にｐ型不純物を、ｎ
型のソース領域とする領域及びｎ型のドレイン領域とす
る領域にｎ型不純物を、それぞれ導入して各能動層領域
13、14及び15を形成する。

【００６９】次に、チャネル領域14と、ソース領域13の
チャネル領域14側の一部及びドレイン領域15のチャネル
領域14側の一部とを覆うように、酸化シリコンの薄い絶
縁膜を形成してゲート絶縁膜16とする。

【００７０】こののち、チャネル領域14上に、チャネル
領域の２つのｐｎ接合面14a及び14bをまたぐようにゲー
ト電極18、ゲート電極18と離間した状態でソース領域13
の一部に接する位置にソース電極17、ゲート電極18と離
間した状態でドレイン領域15の一部に接する位置にドレ
イン電極19を接続するように導電体層を形成して本実施
の形態による半導体装置201を得る。

【００７１】このように、本実施の形態による半導体装
置201は、高濃度層21及び22を、埋込絶縁膜12に接する
ようにシリコン基板11中に埋設するように形成する点以
外は従来から知られた製造方法によって形成でき、しか
も、高濃度層21及び22についても新規な又は高価な装置
方法を要することなく、イオン注入法等の、従来から知
られた製造方法によって形成できる。従って、本発明に
係わる半導体装置は、現在の製造技術で充分作製可能で
ある。

【００７２】

【発明の効果】本発明は、短チャネル効果の発現を抑制
できると同時に、閾値電圧を高くとれる点、サブスレッ
ショルド傾斜が劣化することなく、もれドレイン電流が
小さいという点等の利点をも有する単結晶薄膜形半導体
装置を提供でき、該半導体装置は、現在の製造技術で実
現可能である。

【００７３】従って、本発明は、かかる構造の半導体装
置の製造に際して、新規な又は高価な製造技術を導入す
る必要がなく、しかも、生産コストを上昇することが殆
どないという極めて実用的な効果を奏する。また、本発
明は、該半導体装置において寄生容量を小さくして信号
伝達効率を好適に確保できる効果を奏する。

【図面の簡単な説明】

【図１】本発明に係わる半導体装置の構造を示す断面
図。

【図２】本発明に係わる半導体装置による短チャネル効
果の改善を示すグラフ。

【図３】他の半導体装置の構造を示す断面図。

【図４】本発明に係わる半導体装置による短チャネル効
果及びサブスレッショルド傾斜の改善を示すグラフ。

【図５】従来の半導体装置の一例の構造を示す断面図。

【図６】従来の半導体装置の他の例の構造を示す断面
図。

【図７】従来の半導体装置における短チャネル効果を示
すグラフ。

【符号の説明】

11…基板、12…埋込絶縁膜、13…ソース領域、14…チャ
ネル領域、15…ドレイン領域、16…ゲート絶縁膜、17…
ソース電極、18…ゲート電極、19…ドレイン電極、21、
22…高濃度不純物層、Ｅ₁、Ｅ₂…横方向電界、Ｅ_S…ソ
ース電界、 Ｅ_D…ドレイン電界

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板上に形成された
   第１の絶縁膜と、 該第１の絶縁膜上に形成された第１導電型の第１の半導
   体層と、 該第１の半導体層と半導体接合をなし且つ該第１の半導
   体層を挟んで相互に対向するように前記第１の絶縁膜上
   に形成された、第２導電型の第２の半導体層及び第２導
   電型の第３の半導体層と、 前記第１の半導体層、第２の半導体層の第１の半導体層
   側の一部及び第３の半導体層の第１の半導体層側の一部
   を覆って形成された第２の絶縁膜と、 該第２の絶縁膜を介し、第１の半導体層の２つの半導体
   接合面をまたいで前記第１の半導体層上に形成された第
   １の電極と、 前記第１の電極と離間した状態で第２の半導体層の少な
   くとも一部と接するように第２の半導体層上に形成され
   た第２の電極と、 前記第１の電極と離間した状態で第３の半導体層の少な
   くとも一部と接するように第３の半導体層上に形成され
   た第３の電極と を、積層して備える単結晶薄膜形半導体装置において、
   前記第１の絶縁膜に接した状態で前記半導体基板中に第
   １導電型の、第１及び第２の高濃度不純物層が埋設さ
   れ、第１の高濃度不純物層が第２の半導体層の下方に位
   置し且つ第２の高濃度不純物層が第３の半導体層の下方
   に位置し、しかも、該第１及び第２の高濃度不純物層
   は、積層方向と垂直な方向の端部同士が間隙を有し該間
   隙が前記第１の半導体層の直下に位置するように形成さ
   れ、さらに、 (ａ)前記第１の高濃度不純物層が、前記第１の半導体層
   の、前記第１の高濃度不純物層側の半導体接合面を越え
   るように前記半導体基板中に延設されていること、及び
   (ｂ)前記第２の高濃度不純物層が、前記第１の半導体層
   の、前記第２の高濃度不純物層側の半導体接合面を越え
   るように前記半導体基板中に延設されていること、のう
   ち少なくとも一方が成り立つ ことを特徴とする単結晶薄
   膜形半導体装置。
2. 【請求項２】 第１導電型の半導体基板上に形成された
   第１の絶縁膜と、 該第１の絶縁膜上に形成された第１導電型の第１の半導
   体層と、 該第１の半導体層と半導体接合をなし且つ該第１の半導
   体層を挟んで相互に対向するように前記第１の絶縁膜上
   に形成された、第２導電型の第２の半導体層及び第２導
   電型の第３の半導体層と、 前記第１の半導体層、第２の半導体層の第１の半導体層
   側の一部及び第３の半導体層の第１の半導体層側の一部
   を覆って形成された第２の絶縁膜と、 該第２の絶縁膜を介し、第１の半導体層の２つの半導体
   接合面をまたいで前記第１の半導体層上に形成された第
   １の電極と、 前記第１の電極と離間した状態で第２の半導体層の少な
   くとも一部と接するように第２の半導体層上に形成され
   た第２の電極と、 前記第１の電極と離間した状態で第３の半導体層の少な
   くとも一部と接するように第３の半導体層上に形成され
   た第３の電極と を、積層して備える単結晶薄膜形半導体装置において、
   前記第１の絶縁膜に接した状態で前記半導体基板中に第
   １導電型の、第１及び第２の高濃度不純物層が埋設さ
   れ、第１の高濃度不純物層が第２の半導体層の下方に位
   置し且つ第２の高濃度不純物層が第３の半導体層の下方
   に位置し、しかも、該第１及び第２の高濃度不純物層
   は、積層方向と垂直な方向の端部同士が間隙を有し該間
   隙が前記第１の半導体層の直下に位置するように形成さ
   れ、さらに、 (ａ)前記第２の半導体層下の前記基板の領域において、
   前記第１の絶縁膜が前記第１の高濃度不純物層と接しな
   い領域を有すること、及び(ｂ)前記第３の半導体層下の
   前記基板の領域において、前記第１の絶縁膜が前記第２
   の高濃度不純物層と接しない領域を有することのうちの
   少なくとも一方が成り立つことを特徴とする単結晶薄膜
   形半導体装置。