JPS63198374A - 半導体装置 - Google Patents
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- JPS63198374A JPS63198374A JP3178987A JP3178987A JPS63198374A JP S63198374 A JPS63198374 A JP S63198374A JP 3178987 A JP3178987 A JP 3178987A JP 3178987 A JP3178987 A JP 3178987A JP S63198374 A JPS63198374 A JP S63198374A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Ｓ ＯＩ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏ
ｒ）構造の埋め込み型ＭＯＳ Ｆ ＥＴにおいて、フロ
ントゲートとバックゲートを接続した構造とし、電圧駆
動能力を増大する。
ｒ）構造の埋め込み型ＭＯＳ Ｆ ＥＴにおいて、フロ
ントゲートとバックゲートを接続した構造とし、電圧駆
動能力を増大する。
本発明はｓｏｒ構造の埋め込み型ＭＯＳ Ｆ ＥＴに係
わり、詳しくはフロントゲートとバックゲートを接続し
たＭＯＳ Ｆ ＥＴの構造に関する。
わり、詳しくはフロントゲートとバックゲートを接続し
たＭＯＳ Ｆ ＥＴの構造に関する。
Ｓｏｌ構造のＭＯＳＦＥＴは基板と駆動素子部の分離が
完全で、寄生容量が小さく、又ＣＭＯＳ（Ｃｏｍｐｌｉ
ｍｅｎｔａｒｙ Ｍ ＯＳ ）にしたときのラッチアン
プ効果がない。３次元化が容易となり、集積度向上が出
来る利点がある。通常のＭＯＳ Ｆ ＥＴにあっては、
ゲート絶縁膜との界面近傍にキャリア通路を形成するた
め、界面の乱れによりキャリア移動速度が落ちるが、こ
の埋め込み型ＭＯ３ＦＥＴにあっては、キャリア通路が
チャネル領域の内部に形成され、界面の影響を受けるこ
とがなく、これによりキャリア移動速度は落ちない。特
にＰチャネル型ＭＯＳ Ｆ ＥＴにあっては、キャリア
はホールであり、ホールはもともとその移動速度が小さ
いため、殆ど埋め込み型としている。
完全で、寄生容量が小さく、又ＣＭＯＳ（Ｃｏｍｐｌｉ
ｍｅｎｔａｒｙ Ｍ ＯＳ ）にしたときのラッチアン
プ効果がない。３次元化が容易となり、集積度向上が出
来る利点がある。通常のＭＯＳ Ｆ ＥＴにあっては、
ゲート絶縁膜との界面近傍にキャリア通路を形成するた
め、界面の乱れによりキャリア移動速度が落ちるが、こ
の埋め込み型ＭＯ３ＦＥＴにあっては、キャリア通路が
チャネル領域の内部に形成され、界面の影響を受けるこ
とがなく、これによりキャリア移動速度は落ちない。特
にＰチャネル型ＭＯＳ Ｆ ＥＴにあっては、キャリア
はホールであり、ホールはもともとその移動速度が小さ
いため、殆ど埋め込み型としている。
しかし、従来のＳＯＩ構造の埋め込み型ＭＯ３ＦＥＴに
あっては、フロントゲートの電圧は変化せしめるが、バ
ックゲートの役をする基板の電圧は固定していた。この
ため、キャリア通路の拡がりが小さくゲート電圧（ＶＣ
）変化に対するドレイン電流（ＩＤ ）が小さいため、
一定のＩＤ値を、うるためには太きくＶＧを変化せしめ
る必要があった。
あっては、フロントゲートの電圧は変化せしめるが、バ
ックゲートの役をする基板の電圧は固定していた。この
ため、キャリア通路の拡がりが小さくゲート電圧（ＶＣ
）変化に対するドレイン電流（ＩＤ ）が小さいため、
一定のＩＤ値を、うるためには太きくＶＧを変化せしめ
る必要があった。
本発明はＩ ｏ ／ Ｖ。の大きいＳＯＩ構造の埋め込
み型のＭＯＳＦＥＴを提供しようとするものである。
み型のＭＯＳＦＥＴを提供しようとするものである。
第３図（ａ） 、（ｂ）は従来例のＳｏｌ埋め込み型Ｐ
チャネルＭＯ５ＦＥＴの構造を説明するための断面図で
ある。
チャネルＭＯ５ＦＥＴの構造を説明するための断面図で
ある。
第３図（ａ）は第３図（ｂ）におけるＤ・１−Ｄ・２断
面を示す。
面を示す。
この図において、１はＮ−型の基板（Ｓｉ）で、この上
にＳｉＯ□膜４が厚さ約４０００人形成されている。つ
いで、この５ｔｏｚｌｌ！４の上に、シリコン単結晶層
が厚さ約２０００人形成され、不純物ドープとバターニ
ングが行われる。 これにより、夫々５ｉ０２膜４に接
する３つの領域を形成する。中央の領域にはＰ型の不純
物を１０口〜′５／ｃｍ３ ドープしたＰ−のチャネル
５が形成され、これの両側の領域にはＰ゛のソース６と
ドレイン７が形成される。
にＳｉＯ□膜４が厚さ約４０００人形成されている。つ
いで、この５ｔｏｚｌｌ！４の上に、シリコン単結晶層
が厚さ約２０００人形成され、不純物ドープとバターニ
ングが行われる。 これにより、夫々５ｉ０２膜４に接
する３つの領域を形成する。中央の領域にはＰ型の不純
物を１０口〜′５／ｃｍ３ ドープしたＰ−のチャネル
５が形成され、これの両側の領域にはＰ゛のソース６と
ドレイン７が形成される。
この上にＳｉＯ□膜のゲート絶縁膜８が厚さ約２５０人
形成され、更にチャネル５の上にはＳｉＯ□膜８を介し
てフロントゲート電極９（Ｎ゛ポリシ９３フ層が形成さ
れる。
形成され、更にチャネル５の上にはＳｉＯ□膜８を介し
てフロントゲート電極９（Ｎ゛ポリシ９３フ層が形成さ
れる。
第３図（ｂ）は第３図（ａ）におけるＣ・１−Ｃ・２断
面を示す。
面を示す。
第４図（ａ） 、（ｂ）は従来例のＳＯＩ埋め込み型Ｐ
チャネルＭＯ８ＦＥＴのエネルギーバンド図である。
チャネルＭＯ８ＦＥＴのエネルギーバンド図である。
これらは、第３図（ｂ）のＣ・１−Ｃ・２断面における
縦方向、即ちＤ・１からＤ・２に向かう方向におけるエ
ネルギー状態の図である。
縦方向、即ちＤ・１からＤ・２に向かう方向におけるエ
ネルギー状態の図である。
第４図（ａ）はフロントゲート電極９にバイアス電圧を
印加しない時のもので、縦軸はエネルギーを、横軸は距
離Ｘを示す。図の上方に、各部位名称を示す。
印加しない時のもので、縦軸はエネルギーを、横軸は距
離Ｘを示す。図の上方に、各部位名称を示す。
Ｅｖｒはフロントゲート電極の充満帯の頂きの準位、Ｅ
Ｃｆはフロントゲート電極の伝導帯の底の単位、］Ｅｔ
ｔはフロントゲート電極の禁制帯の中央値単位、ＥＦｆ
はフロントゲート電極のフェルミ準位である。この場合
は、フロントゲート電極の不純物濃度を高くしてＮ゛と
しているので、縮退によりＥｃｔ ’ Ｅ １ｇとなっ
ている。
Ｃｆはフロントゲート電極の伝導帯の底の単位、］Ｅｔ
ｔはフロントゲート電極の禁制帯の中央値単位、ＥＦｆ
はフロントゲート電極のフェルミ準位である。この場合
は、フロントゲート電極の不純物濃度を高くしてＮ゛と
しているので、縮退によりＥｃｔ ’ Ｅ １ｇとなっ
ている。
同様にして、Ｅｖｂｚ ＥＣｂｓ ＥｚいＥＦｂはバッ
クゲート電極に相当するＮ型Ｓｉ基板１におけるものを
示す。但し、Ｓｔ基板１はＮ−で不純物濃度が高くない
ので縮退が起こらずＥＣＩ＋とＥＦｂは離れている。
クゲート電極に相当するＮ型Ｓｉ基板１におけるものを
示す。但し、Ｓｔ基板１はＮ−で不純物濃度が高くない
ので縮退が起こらずＥＣＩ＋とＥＦｂは離れている。
又、同様にして、チャネル５においても、Ｅｖｃはチャ
ネルの充満帯の頂きの準位、Ｅｃｃはチャネルの伝導帯
の底の準位、Ｅ、Ｃはチャネルの禁制帯の中央（Ｉｉ！
準位、ＥＦｃはチャネルのフェルミ準位を表している。
ネルの充満帯の頂きの準位、Ｅｃｃはチャネルの伝導帯
の底の準位、Ｅ、Ｃはチャネルの禁制帯の中央（Ｉｉ！
準位、ＥＦｃはチャネルのフェルミ準位を表している。
チャネル５はＳｔＯ□膜８および５ｉ０２膜４を挟んで
、夫々フロントゲート電極９および基板１に対峙してい
るので、その影響でチャネル５におけるチャネルの充満
帯の頂きの準位Ｅｖいチャネルの伝導帯の底の準位ＥＣ
Ｃ、チャネルの禁制帯の中央値準位Ｅ ｉ Ｃは曲がっ
たものとなる。
、夫々フロントゲート電極９および基板１に対峙してい
るので、その影響でチャネル５におけるチャネルの充満
帯の頂きの準位Ｅｖいチャネルの伝導帯の底の準位ＥＣ
Ｃ、チャネルの禁制帯の中央値準位Ｅ ｉ Ｃは曲がっ
たものとなる。
かくて、ＳｔＯ□膜８との界面よりチャネル５の内部に
向かって、Ｎ型に反転した反転層Ｗ ｆ ｉ ｎ Ｖ
％キャリアのなくなった空間電荷層の空乏層Ｗｆが形成
される。また同様にして、基Ｆｉｌ側においても、５ｉ
０２膜４を挟んでＰ−のチャネル５とＮ−の基板１が対
峙しているので、ＳｉＯ□膜４との界面よりチャネル５
の内部に向かって反転層Ｗ ｂ ｉ ｎ ｖ、空乏層Ｗ
、が形成される。
向かって、Ｎ型に反転した反転層Ｗ ｆ ｉ ｎ Ｖ
％キャリアのなくなった空間電荷層の空乏層Ｗｆが形成
される。また同様にして、基Ｆｉｌ側においても、５ｉ
０２膜４を挟んでＰ−のチャネル５とＮ−の基板１が対
峙しているので、ＳｉＯ□膜４との界面よりチャネル５
の内部に向かって反転層Ｗ ｂ ｉ ｎ ｖ、空乏層Ｗ
、が形成される。
チャネル５は不純物濃度が１０＋４〜＋５／Ｃｍ３であ
るため空乏層Ｗｔ、空乏層Ｗ、は大きく延び、両方から
延びた空乏層が重なりキャリア通路はピンチオフされる
。
るため空乏層Ｗｔ、空乏層Ｗ、は大きく延び、両方から
延びた空乏層が重なりキャリア通路はピンチオフされる
。
このことは、チャネル５において、
Ｅｉｃ ＥＦＣ＝ｑＣΦ、ｅ−φ（Ｘ）〕と表したと
き、伝導層を形成する条件はｄΦ（Ｘ）／ｄＸ＝０ となる領域があることであるが、このチャネル５におい
てはＥ ｉ ｃＯ準位は曲がっていて、上記のキャリア
通路となる伝導層形成条件を満足する領域はない。
き、伝導層を形成する条件はｄΦ（Ｘ）／ｄＸ＝０ となる領域があることであるが、このチャネル５におい
てはＥ ｉ ｃＯ準位は曲がっていて、上記のキャリア
通路となる伝導層形成条件を満足する領域はない。
ここで、ΦＦｃはチャネルのフェルミ準位のポテンシャ
ル表示、Φ（ｘ）はチャネルの禁制帯の中央値準位のポ
テンシャル表示、ｑは電子電荷を表す。
ル表示、Φ（ｘ）はチャネルの禁制帯の中央値準位のポ
テンシャル表示、ｑは電子電荷を表す。
第４図（ｂ）はフロントゲート電極９にバイアス電圧を
印加した時のものである。
印加した時のものである。
フロントゲート電極９に■なる負電圧を印加すると、フ
ロントゲート電極９のフェルミ準位Ｅ、。
ロントゲート電極９のフェルミ準位Ｅ、。
はチャネル５のフェルミ準位ＥＦｃよりもｑＶだけ高く
なる。この電圧■が闇値電圧より高いと、フロントゲー
ト電極９側のチャネル５においては、反転Ｗｊ Ｗｒｉ
ｎｖはなくなり、バイアスのないときよりも後退した空
乏ＮＷ、のみとなる。
なる。この電圧■が闇値電圧より高いと、フロントゲー
ト電極９側のチャネル５においては、反転Ｗｊ Ｗｒｉ
ｎｖはなくなり、バイアスのないときよりも後退した空
乏ＮＷ、のみとなる。
基板Ｉ側のチャネル５においては、余り変化を生じない
。従って、Ｅ ｉ ｃが平坦となる領域はチャネル内部
のフロントゲート電極寄りに形成され、この領域がキャ
リア通路り、となり、比較的狭い領域に限定される。こ
の場合、キャリアはＰチャネル型であるためホールであ
る。
。従って、Ｅ ｉ ｃが平坦となる領域はチャネル内部
のフロントゲート電極寄りに形成され、この領域がキャ
リア通路り、となり、比較的狭い領域に限定される。こ
の場合、キャリアはＰチャネル型であるためホールであ
る。
従来例にあっては、フロントゲート電極に対して大きい
ドレイン電流（■。）が得られ難い。即ち、電圧駆動能
力が低かったので、キャリア通路の幅を大きくして電圧
駆動能力を大きくする。
ドレイン電流（■。）が得られ難い。即ち、電圧駆動能
力が低かったので、キャリア通路の幅を大きくして電圧
駆動能力を大きくする。
上記問題点の解決は、第１の絶縁膜層の上に形成された
第１の導体層と、この第１の導体層の上に形成された第
２の絶縁膜層を存し、いづれも、半導体よりなり、且つ
第２の絶縁膜層に直接、接して設けられているソース、
ドレインと、この前記２者の中間に不純物添加量の少な
いチャネルの３つの領域を有し、更にチャネルの上に第
３の絶縁膜層を介して設けられた第２の導体層を有し、
この第２のＷ体層の延在部が前記第１の導体層に電気的
に接続されている本発明による半導体装置により達成さ
れる。
第１の導体層と、この第１の導体層の上に形成された第
２の絶縁膜層を存し、いづれも、半導体よりなり、且つ
第２の絶縁膜層に直接、接して設けられているソース、
ドレインと、この前記２者の中間に不純物添加量の少な
いチャネルの３つの領域を有し、更にチャネルの上に第
３の絶縁膜層を介して設けられた第２の導体層を有し、
この第２のＷ体層の延在部が前記第１の導体層に電気的
に接続されている本発明による半導体装置により達成さ
れる。
バックゲート電極をフロントゲート電極と接続し、パン
クゲート電位をフロントゲート電位と同じように変化せ
しめることにより、キャリア通路の幅をパックゲート電
極側にも広げ、電圧駆動能力を増大する。
クゲート電位をフロントゲート電位と同じように変化せ
しめることにより、キャリア通路の幅をパックゲート電
極側にも広げ、電圧駆動能力を増大する。
第１図（ａ）、（ｂ）は本発明のＳＯＩ埋め込み型Ｐチ
ャネルＭＯ３ＦＥＴの構造を説明するための断面図であ
る。
ャネルＭＯ３ＦＥＴの構造を説明するための断面図であ
る。
これらの図において、第３図と同じ対象物は同じ符号で
示す。
示す。
第１図（ａ）は第１図（ｂ）におけるＢ・１−Ｂ・２断
面を示す。
面を示す。
この図において、■はＳｉ基板で、この上に第１の絶縁
膜層の５ｉ０２膜２を形成し、更にその上に第１の導体
層としてＮ１のポリシリコンのバックゲート電極３が形
成されている。
膜層の５ｉ０２膜２を形成し、更にその上に第１の導体
層としてＮ１のポリシリコンのバックゲート電極３が形
成されている。
バックゲート電極３はＮ“ポリシリコンの替わりにＮ゛
単結晶シリコンを用いてもよい。
単結晶シリコンを用いてもよい。
このバックゲート電極３の上に第２の絶縁膜層としての
ＳｉＯ２膜４が厚さ約２５０人形成されている。ついで
、このＳｉＯ□膜４の上に、シリコン単結晶層が厚さ約
２０００人形成され、不純物ドープとバターニングを行
われる。 これにより、夫々ＳｉＯ□膜４に接する３つ
の領域を形成する。中央の領域にはＰ型の不純物を１０
”〜１５／ｃｍ” ドープしたＰ−のチャネル５が形成
され、これの両側の領域にはＰｌのソース６とドレイン
７の領域が形成される。
ＳｉＯ２膜４が厚さ約２５０人形成されている。ついで
、このＳｉＯ□膜４の上に、シリコン単結晶層が厚さ約
２０００人形成され、不純物ドープとバターニングを行
われる。 これにより、夫々ＳｉＯ□膜４に接する３つ
の領域を形成する。中央の領域にはＰ型の不純物を１０
”〜１５／ｃｍ” ドープしたＰ−のチャネル５が形成
され、これの両側の領域にはＰｌのソース６とドレイン
７の領域が形成される。
この上に第３の絶縁膜層たるＳｉＯ□膜のゲート絶縁膜
８が厚さ約２５０人形成され、更にチャネル５の上には
５ｉ０２膜８を介して第２の導体層たるフロントゲート
電極９（Ｎ゛ポリシリコ２層が形成される。
８が厚さ約２５０人形成され、更にチャネル５の上には
５ｉ０２膜８を介して第２の導体層たるフロントゲート
電極９（Ｎ゛ポリシリコ２層が形成される。
第１図（ｂ）は第１図（ａ）におけるＡ−１−Ａ−２断
面を示す。
面を示す。
この図に示すように、フロントゲート電極９の延在部は
５ｉＯｚ膜４およびＳｉＯ□膜８に設けた開口を通じて
バックゲート電極３に接続されている。
５ｉＯｚ膜４およびＳｉＯ□膜８に設けた開口を通じて
バックゲート電極３に接続されている。
第２図（ａ）、（ｂ）は本発明のＳＯＩ埋め込み型Ｐチ
ャネルＭＯＳ Ｆ ＥＴのエネルギーバンド図である。
ャネルＭＯＳ Ｆ ＥＴのエネルギーバンド図である。
これらは、第１図（ｂ）のＡ・１−Ａ・２断面における
縦方向、即ちＢ・１からＢ・２に向かう方間におけるエ
ネルギー状態の図である。
縦方向、即ちＢ・１からＢ・２に向かう方間におけるエ
ネルギー状態の図である。
第２図（ａ）はフロントゲート電極９にバイアス電圧を
印加しない時のものであるから、各部位のエネルギー状
態は第４図（ａ）に示した従来例のものに近いが、只、
図の右側において、基板１の替わりにバックゲート電極
３となりＮ＋となるためＥＣｂ”ｔ＋ＢＦｂとなってい
る。
印加しない時のものであるから、各部位のエネルギー状
態は第４図（ａ）に示した従来例のものに近いが、只、
図の右側において、基板１の替わりにバックゲート電極
３となりＮ＋となるためＥＣｂ”ｔ＋ＢＦｂとなってい
る。
第２図（ｂ）はフロントゲート電極９、バックゲート電
極４にバイアス電圧を印加した時のものである。
極４にバイアス電圧を印加した時のものである。
フロントゲート電極９にＶなる負電圧を印加すると、こ
れと接続されたバックゲート電極３にも■なる負電圧を
印加したことになり、チャネル５におけるフェルミ準位
ＥＦｃよりも、フロントゲート電極９およびバックゲー
ト電極３のフェルミ準位ＥＦｆ、ＥｏがｑＶだけ高くな
る。
れと接続されたバックゲート電極３にも■なる負電圧を
印加したことになり、チャネル５におけるフェルミ準位
ＥＦｃよりも、フロントゲート電極９およびバックゲー
ト電極３のフェルミ準位ＥＦｆ、ＥｏがｑＶだけ高くな
る。
この電圧■が闇値電圧より高いと、フロントゲート電極
９側およびバックゲート電極３側共、チャネル５におけ
る反転層Ｗ ｆｉｎｖｓ Ｗｂｉｎｖはなくなり、空乏
層Ｗ、、Ｗ、も大きく後退し、チャネル５の内部にｄφ
（ｘ）／ｄｘ＝ｏ となる領域が幅広く形成され、大
なるキャリア通路Ｌｃが形成される。
９側およびバックゲート電極３側共、チャネル５におけ
る反転層Ｗ ｆｉｎｖｓ Ｗｂｉｎｖはなくなり、空乏
層Ｗ、、Ｗ、も大きく後退し、チャネル５の内部にｄφ
（ｘ）／ｄｘ＝ｏ となる領域が幅広く形成され、大
なるキャリア通路Ｌｃが形成される。
これにより、同じゲート電圧■。変化に対し大きいドレ
イン電流■Ｄを得ることが出来、電圧駆動能力を増大す
ることが可能となる。このことはスイッチング速度を速
くすることにもなる。
イン電流■Ｄを得ることが出来、電圧駆動能力を増大す
ることが可能となる。このことはスイッチング速度を速
くすることにもなる。
前記実施例では、Ｐチャネル型のものについて説明した
が、勿論Ｎチャネル型のものについても適用可能で、同
様な効果を挙げることが出来る。
が、勿論Ｎチャネル型のものについても適用可能で、同
様な効果を挙げることが出来る。
以上詳細に説明したように、本発明によれば、電圧駆動
能力を増大し、スイッチング速度を速くすることが出来
る。
能力を増大し、スイッチング速度を速くすることが出来
る。
第１図（ａ）、（ｂ）は本発明のＳｏｌ埋め込み型Ｐチ
ャネルＭＯ３ＦＥＴの構造を説明するための断面図、 第２図（ａ）、（ｂ）は本発明のＳＯＩ埋め込み型Ｐチ
ャネルＭＯＳ Ｆ ＥＴのエネルギーバンド図、第３図
（ａ）、（ｂ）は従来例のＳｏｌ埋め込み型Ｐチャネル
ＭＯ８ＦＥＴの構造を説明するための断面図、 第４図（ａ）、（ｂ）は従来例のＳＯＩ埋め込み型Ｐチ
ャネルＭＯ３ＦＥＴのエネルギーバンド図である。 この図において、 １は基板（Ｓｉ）、 ２は第１の絶縁膜層（Ｓｔｏ、膜）、 ３は第１の導体Ｎ（バックゲート電極）、４は第２の絶
縁膜層（Ｓｉｎ、膜）、 ５はチャネル、 ６はソース、 ７はドレイン、 ８は第３の絶縁膜層（ゲート絶縁膜）、９は第２の導体
層（フロントゲート電極）、Ｅｖｒはフロントゲート電
極の充満帯の頂きの準位、 ＥＣｆはフロントゲート電極の伝導帯の底の準位、 Ｅ ｉ ｆはフロントゲート電極の禁制帯の中央値準位
、 ＥＦｆはフロントゲート電極のフェルミ準位、Ｅｖ、は
バックゲート電極の充満帯の頂きの準位、 ＥＣｂはバックゲート電極の伝導帯の底の準位Ｅｉ、、
はバックゲート電極の禁制帯の中央値準位、 Ｅｏはバックゲート電極のフェルミ準位、ＥＶＣはチャ
ネルの充満帯の頂きの準位、ＥＣＣはチャネルの伝導帯
の底の準位、Ｅ ｉ Ｃはチャネルの禁制帯の中央値準
位、ＲＦＣはチャネルのフェルミ準位、 Ｗ２４、はフロントゲート側の反転層、Ｗ ｂ ｉ ｎ
ｖはバックゲート側の反転層、Ｗｆはフロントゲート
側の空乏層、 Ｗ、はバックゲート側の空乏層、 Ｌ、はキャリア通路 （Ａ−ｔ−、ｑ・７軸） 本発明のＳＯ２埋めきと型Ｐヘタ）し間０（、ＦＥ下の
１艮遣乞を礼日月−１−るｒｏぬの略画り畠第 １ 区 拓 Ｚ霞 （Ｄ−１−Ｄ−２１） 夜来イ列のＳＯＩ理め必に型を戸ネ１し関Ｏ５圧丁のキ
随乞言之Ｆ３月Ｔる７’ｅめｆ越官面■渦第 ３図
ャネルＭＯ３ＦＥＴの構造を説明するための断面図、 第２図（ａ）、（ｂ）は本発明のＳＯＩ埋め込み型Ｐチ
ャネルＭＯＳ Ｆ ＥＴのエネルギーバンド図、第３図
（ａ）、（ｂ）は従来例のＳｏｌ埋め込み型Ｐチャネル
ＭＯ８ＦＥＴの構造を説明するための断面図、 第４図（ａ）、（ｂ）は従来例のＳＯＩ埋め込み型Ｐチ
ャネルＭＯ３ＦＥＴのエネルギーバンド図である。 この図において、 １は基板（Ｓｉ）、 ２は第１の絶縁膜層（Ｓｔｏ、膜）、 ３は第１の導体Ｎ（バックゲート電極）、４は第２の絶
縁膜層（Ｓｉｎ、膜）、 ５はチャネル、 ６はソース、 ７はドレイン、 ８は第３の絶縁膜層（ゲート絶縁膜）、９は第２の導体
層（フロントゲート電極）、Ｅｖｒはフロントゲート電
極の充満帯の頂きの準位、 ＥＣｆはフロントゲート電極の伝導帯の底の準位、 Ｅ ｉ ｆはフロントゲート電極の禁制帯の中央値準位
、 ＥＦｆはフロントゲート電極のフェルミ準位、Ｅｖ、は
バックゲート電極の充満帯の頂きの準位、 ＥＣｂはバックゲート電極の伝導帯の底の準位Ｅｉ、、
はバックゲート電極の禁制帯の中央値準位、 Ｅｏはバックゲート電極のフェルミ準位、ＥＶＣはチャ
ネルの充満帯の頂きの準位、ＥＣＣはチャネルの伝導帯
の底の準位、Ｅ ｉ Ｃはチャネルの禁制帯の中央値準
位、ＲＦＣはチャネルのフェルミ準位、 Ｗ２４、はフロントゲート側の反転層、Ｗ ｂ ｉ ｎ
ｖはバックゲート側の反転層、Ｗｆはフロントゲート
側の空乏層、 Ｗ、はバックゲート側の空乏層、 Ｌ、はキャリア通路 （Ａ−ｔ−、ｑ・７軸） 本発明のＳＯ２埋めきと型Ｐヘタ）し間０（、ＦＥ下の
１艮遣乞を礼日月−１−るｒｏぬの略画り畠第 １ 区 拓 Ｚ霞 （Ｄ−１−Ｄ−２１） 夜来イ列のＳＯＩ理め必に型を戸ネ１し関Ｏ５圧丁のキ
随乞言之Ｆ３月Ｔる７’ｅめｆ越官面■渦第 ３図
Claims (1)
- 【特許請求の範囲】 第１の絶縁膜層（２）の上に形成された第１の導体層（
３）と、この第１の導体層（３）の上に形成された第２
の絶縁膜層（４）を有し、 いづれも、半導体よりなり、且つ第２の絶縁膜層（４）
に直接、接して設けられているソース（６）、ドレイン
（７）と、この前記２者の中間に不純物添加量の少ない
チャネル（５）の３つの領域を有し、 更にチャネル（５）の上に第３の絶縁膜層（８）を介し
て設けられた第２の導体層（９）を有し、この第２の導
体層（９）の延在部が前記第１の導体層（３）に電気的
に接続されている ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178987A JPS63198374A (ja) | 1987-02-13 | 1987-02-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178987A JPS63198374A (ja) | 1987-02-13 | 1987-02-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63198374A true JPS63198374A (ja) | 1988-08-17 |
Family
ID=12340830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3178987A Pending JPS63198374A (ja) | 1987-02-13 | 1987-02-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63198374A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0354865A (ja) * | 1989-07-24 | 1991-03-08 | Sharp Corp | 薄膜電界効果トランジスタ及びその製造方法 |
| JP2007149853A (ja) * | 2005-11-25 | 2007-06-14 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| WO2008001680A1 (fr) * | 2006-06-27 | 2008-01-03 | National University Corporation Tohoku University | Dispositif à semi-conducteur |
-
1987
- 1987-02-13 JP JP3178987A patent/JPS63198374A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0354865A (ja) * | 1989-07-24 | 1991-03-08 | Sharp Corp | 薄膜電界効果トランジスタ及びその製造方法 |
| JP2007149853A (ja) * | 2005-11-25 | 2007-06-14 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| WO2008001680A1 (fr) * | 2006-06-27 | 2008-01-03 | National University Corporation Tohoku University | Dispositif à semi-conducteur |
| JP2008010498A (ja) * | 2006-06-27 | 2008-01-17 | Tohoku Univ | 半導体装置 |
| US8643106B2 (en) | 2006-06-27 | 2014-02-04 | National University Corporation Tohoku University | Semiconductor device |
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