JP2003257805A - 半導体ウエハ及びその製造方法 - Google Patents
半導体ウエハ及びその製造方法Info
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- JP2003257805A JP2003257805A JP2002053213A JP2002053213A JP2003257805A JP 2003257805 A JP2003257805 A JP 2003257805A JP 2002053213 A JP2002053213 A JP 2002053213A JP 2002053213 A JP2002053213 A JP 2002053213A JP 2003257805 A JP2003257805 A JP 2003257805A
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Abstract
(57)【要約】
【課題】 素子形成領域の熱容量を低減させることがで
き、半導体素子製造工程で用いられる熱処理時の昇降温
時間が短縮され、熱予算を低減できる半導体ウエハを提
供する。 【解決手段】 複数の半導体チップがそれぞれ形成され
る複数の半導体チップ形成予定領域を有する素子形成半
導体ウエハ20と、この素子形成半導体ウエハに接着さ
れる接着領域22と、内部に前記素子形成半導体ウエハ
を構成する材料に比べ熱容量の低い構造23とを有し、
半導体又は絶縁体からなるウエハ母材21と、接着領域
と素子形成半導体ウエハとの間に設けられた接着手段2
4とを具備する半導体ウエハ。
き、半導体素子製造工程で用いられる熱処理時の昇降温
時間が短縮され、熱予算を低減できる半導体ウエハを提
供する。 【解決手段】 複数の半導体チップがそれぞれ形成され
る複数の半導体チップ形成予定領域を有する素子形成半
導体ウエハ20と、この素子形成半導体ウエハに接着さ
れる接着領域22と、内部に前記素子形成半導体ウエハ
を構成する材料に比べ熱容量の低い構造23とを有し、
半導体又は絶縁体からなるウエハ母材21と、接着領域
と素子形成半導体ウエハとの間に設けられた接着手段2
4とを具備する半導体ウエハ。
Description
【0001】
【発明の属する技術分野】本発明は、大口径の半導体ウ
エハ及びその製造方法に係り、特に、加熱工程で形成さ
れる微細パターンを有する半導体ウエハ及びその製造方
法に関するものである。
エハ及びその製造方法に係り、特に、加熱工程で形成さ
れる微細パターンを有する半導体ウエハ及びその製造方
法に関するものである。
【0002】
【従来の技術】年々、高集積化の進む半導体装置に於い
ては、微細化への要求として回路設計ルールの縮小化が
取り入れられている。特に大規模集積化が進むDRAM
などの半導体記憶装置や高速化が進むロジック半導体装
置では、その傾向が顕著である。このような素子の微細
化や高速化に伴い、低抵抗でかつ浅いソースドレイン接
合の形成が要求されている。例えば、半導体技術ロード
マップ(ITRS 1999:1999 Intern
ational Technology Roadma
p for Semiconductors)によれ
ば、ゲート長100nm世代には接合深さ30−40n
m、シート抵抗280−730Ω/□、ゲート長70n
m世代では接合深さ20−35nm、シート抵抗220
−650Ω/□が要求されている。
ては、微細化への要求として回路設計ルールの縮小化が
取り入れられている。特に大規模集積化が進むDRAM
などの半導体記憶装置や高速化が進むロジック半導体装
置では、その傾向が顕著である。このような素子の微細
化や高速化に伴い、低抵抗でかつ浅いソースドレイン接
合の形成が要求されている。例えば、半導体技術ロード
マップ(ITRS 1999:1999 Intern
ational Technology Roadma
p for Semiconductors)によれ
ば、ゲート長100nm世代には接合深さ30−40n
m、シート抵抗280−730Ω/□、ゲート長70n
m世代では接合深さ20−35nm、シート抵抗220
−650Ω/□が要求されている。
【0003】浅い低抵抗接合を実現するため、低熱予算
熱プロセスと低エネルギーイオン注入プロセスが検討さ
れている。ここで、低熱予算とは、半導体装置の製造方
法において、半導体基板などへのイオン注入工程以降に
行われる加熱工程を総称している。低熱予算プロセスに
関しては、昇降温速度の遅い従来の縦型や横型の炉によ
る熱プロセスから、昇降温速度の速いRTA(Rapi
d ThermalAnneal)などへ変更すること
により実現が試みられている。
熱プロセスと低エネルギーイオン注入プロセスが検討さ
れている。ここで、低熱予算とは、半導体装置の製造方
法において、半導体基板などへのイオン注入工程以降に
行われる加熱工程を総称している。低熱予算プロセスに
関しては、昇降温速度の遅い従来の縦型や横型の炉によ
る熱プロセスから、昇降温速度の速いRTA(Rapi
d ThermalAnneal)などへ変更すること
により実現が試みられている。
【0004】生産性向上の立場からも素子微細化による
チップ面積縮小は重要な意味を持つが、更なる生産性向
上のため半導体ウエハの大口径化が進められている。上
述の半導体技術ロードマップ(ITRS 1999)に
よると、2001年において主流の口径200mmウエ
ハが口径300mmウエハ移行する時期を2001年か
ら2005年に、口径450mmウエハへの移行時期を
2011年から2014年としている。また、2011
年からは口径675mmウエハの研究開発時期と見てい
る。
チップ面積縮小は重要な意味を持つが、更なる生産性向
上のため半導体ウエハの大口径化が進められている。上
述の半導体技術ロードマップ(ITRS 1999)に
よると、2001年において主流の口径200mmウエ
ハが口径300mmウエハ移行する時期を2001年か
ら2005年に、口径450mmウエハへの移行時期を
2011年から2014年としている。また、2011
年からは口径675mmウエハの研究開発時期と見てい
る。
【0005】ウエハの大口径化とともにウエハの自重に
よる応力の問題が顕在化する。そのため、ウエハの大口
径化とともにウエハ厚さを厚くし、機械強度を強化する
必要がある。ここで、口径300mmウエハにてウエハ
厚さはおよそ0.78mmであるが、口径675mmウ
エハではおよそ1mmの厚さが見込まれている。しか
も、1mmの厚さにおいても自重による応力やそれに伴
う反りがプロセス装置搬送系などに影響を与え、技術的
困難をもたらすこと予想されている。
よる応力の問題が顕在化する。そのため、ウエハの大口
径化とともにウエハ厚さを厚くし、機械強度を強化する
必要がある。ここで、口径300mmウエハにてウエハ
厚さはおよそ0.78mmであるが、口径675mmウ
エハではおよそ1mmの厚さが見込まれている。しか
も、1mmの厚さにおいても自重による応力やそれに伴
う反りがプロセス装置搬送系などに影響を与え、技術的
困難をもたらすこと予想されている。
【0006】なお、特開2001−144276号公報
や特開2001−257358号公報には、微細な複数
のトレンチを設けて、加熱することで、素子領域直下の
半導体基板中に空洞を形成して、SOI(Silicon On In
sulator)基板を形成する技術が記載されている。また、
特開平2−161748号公報には、1枚のウエハに空
洞を設けて、加熱して別のウエハに貼り合わせて、内部
に埋め込み空間を有する半導体ウエハを形成する技術が
記載されている。
や特開2001−257358号公報には、微細な複数
のトレンチを設けて、加熱することで、素子領域直下の
半導体基板中に空洞を形成して、SOI(Silicon On In
sulator)基板を形成する技術が記載されている。また、
特開平2−161748号公報には、1枚のウエハに空
洞を設けて、加熱して別のウエハに貼り合わせて、内部
に埋め込み空間を有する半導体ウエハを形成する技術が
記載されている。
【0007】
【発明が解決しようとする課題】以上のような従来の半
導体ウエハでは、以下の課題が生じる。もし、熱予算が
相当程度大きい場合、イオン注入工程で注入されたイオ
ンが熱工程によって予定領域以外に熱拡散によって拡散
してしまう。このように、半導体装置の微細化に伴っ
て、注入されたイオンが熱拡散によって拡散してしまう
ことは素子特性上、好ましくない。
導体ウエハでは、以下の課題が生じる。もし、熱予算が
相当程度大きい場合、イオン注入工程で注入されたイオ
ンが熱工程によって予定領域以外に熱拡散によって拡散
してしまう。このように、半導体装置の微細化に伴っ
て、注入されたイオンが熱拡散によって拡散してしまう
ことは素子特性上、好ましくない。
【0008】ところで、ウエハ大口径化に伴うウエハ厚
さの増大は、ウエハの熱容量の増大を招く。一般的に同
量の熱輻射を物質が得た場合、熱容量が大きければ温度
上昇速度は小さい。また、同量の熱放射があった場合、
熱容量が大きければ温度降下速度は小さい。すなわち、
同量の熱プロセス(熱輻射及び熱放射による昇降温プロ
セス)を行った場合、熱容量の大きな物質は熱容量の小
さな物質に比べ昇降温速度が小さくなる。従って、ウエ
ハ厚さの増大した大口径ウエハは、昇降温速度が遅く熱
予算的には増大する方向となる。従って、ウエハ大口径
化を行うことにより、熱予算の立場からは素子の微細化
高速化を退行させる結果となる。このように、大口径ウ
エハであっても素子領域への熱予算を最小化できる方法
の確立が急務である。
さの増大は、ウエハの熱容量の増大を招く。一般的に同
量の熱輻射を物質が得た場合、熱容量が大きければ温度
上昇速度は小さい。また、同量の熱放射があった場合、
熱容量が大きければ温度降下速度は小さい。すなわち、
同量の熱プロセス(熱輻射及び熱放射による昇降温プロ
セス)を行った場合、熱容量の大きな物質は熱容量の小
さな物質に比べ昇降温速度が小さくなる。従って、ウエ
ハ厚さの増大した大口径ウエハは、昇降温速度が遅く熱
予算的には増大する方向となる。従って、ウエハ大口径
化を行うことにより、熱予算の立場からは素子の微細化
高速化を退行させる結果となる。このように、大口径ウ
エハであっても素子領域への熱予算を最小化できる方法
の確立が急務である。
【0009】本発明の目的は以上のような従来技術の課
題を解決することにある。特に、本発明の目的は、素子
形成領域の熱容量を低減させることができ、半導体素子
製造工程で用いられる熱処理時の昇降温時間が短縮さ
れ、熱予算を低減できる半導体ウエハを提供することに
ある。
題を解決することにある。特に、本発明の目的は、素子
形成領域の熱容量を低減させることができ、半導体素子
製造工程で用いられる熱処理時の昇降温時間が短縮さ
れ、熱予算を低減できる半導体ウエハを提供することに
ある。
【0010】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、複数の半導体チップがそれぞれ形
成される複数の半導体チップ形成予定領域を有する素子
形成半導体ウエハと、この素子形成半導体ウエハに接着
される接着領域と、内部に前記素子形成半導体ウエハを
構成する材料に比べ熱容量の低い構造とを有し、半導体
又は絶縁体からなるウエハ母材と、前記接着領域と前記
素子形成半導体ウエハとの間に設けられた接着手段とを
具備する半導体ウエハである。
に、本発明の特徴は、複数の半導体チップがそれぞれ形
成される複数の半導体チップ形成予定領域を有する素子
形成半導体ウエハと、この素子形成半導体ウエハに接着
される接着領域と、内部に前記素子形成半導体ウエハを
構成する材料に比べ熱容量の低い構造とを有し、半導体
又は絶縁体からなるウエハ母材と、前記接着領域と前記
素子形成半導体ウエハとの間に設けられた接着手段とを
具備する半導体ウエハである。
【0011】本発明の別の特徴は、上面付近に設けられ
た半導体素子形成領域と、この半導体素子形成領域下に
設けられた複数の第1空洞群と、下面付近に設けられた
複数の第2空洞群とを有する半導体ウエハである。
た半導体素子形成領域と、この半導体素子形成領域下に
設けられた複数の第1空洞群と、下面付近に設けられた
複数の第2空洞群とを有する半導体ウエハである。
【0012】本発明の別の特徴は、ウエハ母材にライン
アンドスペース溝パターン、格子溝パターン、ホールパ
ターン、放射状パターン、又は同心円パターンのうち少
なくとも一つを含むパターニングを行う工程と、上面付
近に半導体素子が形成される領域を有する素子形成半導
体ウエハの上面とは反対側の裏面に前記ウエハ母材のパ
ターニングが施された面を対向させて、熱処理を行い前
記ウエハ母材と前記素子形成半導体ウエハとを貼り合わ
せる工程とを有する半導体ウエハの製造方法である。
アンドスペース溝パターン、格子溝パターン、ホールパ
ターン、放射状パターン、又は同心円パターンのうち少
なくとも一つを含むパターニングを行う工程と、上面付
近に半導体素子が形成される領域を有する素子形成半導
体ウエハの上面とは反対側の裏面に前記ウエハ母材のパ
ターニングが施された面を対向させて、熱処理を行い前
記ウエハ母材と前記素子形成半導体ウエハとを貼り合わ
せる工程とを有する半導体ウエハの製造方法である。
【0013】本発明の別の特徴は、ウエハ母材にライン
アンドスペース溝パターン、格子溝パターン、ホールパ
ターン、放射状パターン、又は同心円パターンのうち少
なくとも一つを含むパターニングを行う工程と、そのパ
ターニングを行ったウエハ母材を熱酸化により酸化する
工程と、パターニングを行ったウエハ母材表面上に半導
体の酸化物を成膜する工程と、上面付近に半導体素子が
形成される領域を有する素子形成半導体ウエハの上面と
は反対側の裏面に前記ウエハ母材のパターニングが施さ
れた面を対向させて、熱処理を行い前記ウエハ母材と前
記素子形成半導体ウエハとを貼り合わせる工程とを有す
る半導体ウエハの製造方法である。
アンドスペース溝パターン、格子溝パターン、ホールパ
ターン、放射状パターン、又は同心円パターンのうち少
なくとも一つを含むパターニングを行う工程と、そのパ
ターニングを行ったウエハ母材を熱酸化により酸化する
工程と、パターニングを行ったウエハ母材表面上に半導
体の酸化物を成膜する工程と、上面付近に半導体素子が
形成される領域を有する素子形成半導体ウエハの上面と
は反対側の裏面に前記ウエハ母材のパターニングが施さ
れた面を対向させて、熱処理を行い前記ウエハ母材と前
記素子形成半導体ウエハとを貼り合わせる工程とを有す
る半導体ウエハの製造方法である。
【0014】本発明の別の特徴は、ウエハ母材にライン
アンドスペース溝パターン、格子溝パターン、ホールパ
ターン、放射状パターン、又は同心円パターンのうち少
なくとも一つを含むパターニングを行う工程と、そのパ
ターニングを行ったウエハ母材を熱酸化により酸化する
工程と、パターニングを行ったウエハ母材のパターニン
グを行った面の表面上に金属膜を成膜する工程と、上面
付近に半導体素子が形成される領域を有する素子形成半
導体ウエハの上面とは反対側の裏面に前記ウエハ母材の
パターニングが施された面を対向させて、熱処理を行い
前記ウエハ母材と前記素子形成半導体ウエハとを貼り合
わせる工程とを有する半導体ウエハの製造方法である。
アンドスペース溝パターン、格子溝パターン、ホールパ
ターン、放射状パターン、又は同心円パターンのうち少
なくとも一つを含むパターニングを行う工程と、そのパ
ターニングを行ったウエハ母材を熱酸化により酸化する
工程と、パターニングを行ったウエハ母材のパターニン
グを行った面の表面上に金属膜を成膜する工程と、上面
付近に半導体素子が形成される領域を有する素子形成半
導体ウエハの上面とは反対側の裏面に前記ウエハ母材の
パターニングが施された面を対向させて、熱処理を行い
前記ウエハ母材と前記素子形成半導体ウエハとを貼り合
わせる工程とを有する半導体ウエハの製造方法である。
【0015】
【発明の実施の形態】(第1の実施の形態)本発明にか
かる第1の実施の形態にかかる半導体ウエハの構造を、
図2及び図3を用いて説明する。図2には、本実施の形
態の半導体ウエハの上面が示される。ここで、半導体素
子形成可能な例えば厚さが1〜500μmのシリコンウ
エハ(素子形成半導体ウエハ)1下のウエハ母材2を透
視して示している。このウエハ母材2は、周縁部3のみ
で、シリコンウエハ1と接着され、周縁部3の内側には
空洞4が設けられている。ここで、周縁部はウエハ母材
の直径に比べて例えば100分の1以下となるように極
めて小さい幅で形成されている。空洞4の底面には、例
えば周縁部3と同程度の厚さのウエハ母材2が形成され
ている。
かる第1の実施の形態にかかる半導体ウエハの構造を、
図2及び図3を用いて説明する。図2には、本実施の形
態の半導体ウエハの上面が示される。ここで、半導体素
子形成可能な例えば厚さが1〜500μmのシリコンウ
エハ(素子形成半導体ウエハ)1下のウエハ母材2を透
視して示している。このウエハ母材2は、周縁部3のみ
で、シリコンウエハ1と接着され、周縁部3の内側には
空洞4が設けられている。ここで、周縁部はウエハ母材
の直径に比べて例えば100分の1以下となるように極
めて小さい幅で形成されている。空洞4の底面には、例
えば周縁部3と同程度の厚さのウエハ母材2が形成され
ている。
【0016】ここで、“C−D”線上での断面が図3に
示される。ここで、ウエハ母材2はシリコンで形成され
ている。このウエハ母材2の周囲には、シリコン酸化膜
層5が形成されている。シリコンウエハ1の下面には、
シリコン酸化膜6が形成されている。ウエハ母材2の周
縁部3の上端はシリコンウエハ1と接着する接着領域7
となっている。シリコンウエハ1の上面付近には、素子
形成領域(半導体チップ形成予定領域)9が形成されて
いる。
示される。ここで、ウエハ母材2はシリコンで形成され
ている。このウエハ母材2の周囲には、シリコン酸化膜
層5が形成されている。シリコンウエハ1の下面には、
シリコン酸化膜6が形成されている。ウエハ母材2の周
縁部3の上端はシリコンウエハ1と接着する接着領域7
となっている。シリコンウエハ1の上面付近には、素子
形成領域(半導体チップ形成予定領域)9が形成されて
いる。
【0017】ここで、周縁部3の上面からウエハ母材2
の空洞4の底面の上表面までの距離である空洞の深さ
は、例えば1〜100μmであり、概ね500nm以上
とすることができる。
の空洞4の底面の上表面までの距離である空洞の深さ
は、例えば1〜100μmであり、概ね500nm以上
とすることができる。
【0018】次に、本実施の形態の半導体ウエハの製造
方法を図3乃至図8を用いて説明する。半導体素子形成
可能なシリコンウエハ(素子形成半導体ウエハ)1を例
えば厚さ1〜500μm程度に整える。
方法を図3乃至図8を用いて説明する。半導体素子形成
可能なシリコンウエハ(素子形成半導体ウエハ)1を例
えば厚さ1〜500μm程度に整える。
【0019】次に、図4に示されるようなシリコンウエ
ハ1の直径に比べ、等しいか小さなシリコン板であるウ
エハ母材2を用意する。
ハ1の直径に比べ、等しいか小さなシリコン板であるウ
エハ母材2を用意する。
【0020】次に、図5に示されるように外周部分が円
筒状になったウエハ母材2を例えばシリコン板の削り出
しによって深さ1〜100μmにて作成して、周縁部3
と空洞4を形成する。
筒状になったウエハ母材2を例えばシリコン板の削り出
しによって深さ1〜100μmにて作成して、周縁部3
と空洞4を形成する。
【0021】次に、図6に示されるようにウエハ母材2
を例えば1000℃酸素雰囲気などで表面酸化し、10
0〜1000nm程度のシリコン酸化膜層5を全表面に
形成する。このシリコン酸化膜層5はシリコンウエハ1
とウエハ母材2との接着手段として機能する。
を例えば1000℃酸素雰囲気などで表面酸化し、10
0〜1000nm程度のシリコン酸化膜層5を全表面に
形成する。このシリコン酸化膜層5はシリコンウエハ1
とウエハ母材2との接着手段として機能する。
【0022】次に、図7に示されるようにシリコン酸化
膜層5を形成したウエハ母材2をシリコンウエハ1の素
子形成領域9と反対側の裏面上に重ね合わせ、例えば9
00℃〜1200℃の酸素雰囲気で30分〜3時間程度
の熱処理を行い、ウエハ母材2とシリコンウエハ1とを
接着する。すなわち、シリコンウエハ1表面にシリコン
酸化膜6が形成されて、このシリコン酸化膜6とウエハ
母材2の周縁部3の上表面部のシリコン酸化膜層5とが
接着して、接着領域7が形成される。
膜層5を形成したウエハ母材2をシリコンウエハ1の素
子形成領域9と反対側の裏面上に重ね合わせ、例えば9
00℃〜1200℃の酸素雰囲気で30分〜3時間程度
の熱処理を行い、ウエハ母材2とシリコンウエハ1とを
接着する。すなわち、シリコンウエハ1表面にシリコン
酸化膜6が形成されて、このシリコン酸化膜6とウエハ
母材2の周縁部3の上表面部のシリコン酸化膜層5とが
接着して、接着領域7が形成される。
【0023】次に、図3に示されるように化学機械研磨
(CMP:Chemical Dry Etching)法及び弗酸系ウエ
ット処理にてウエハ整形を行うとともに、空洞4に面し
た領域以外のシリコンウエハ1表面上に形成されたシリ
コン酸化膜6を除去する。こうして、図3に示す周縁部
3が壁として残る盆状の半導体ウエハを形成する。ここ
で、ウエハ母材2の側面とシリコンウエハ1の側面が一
致するようにシリコンウエハ1の側面をCMP法にて除
去する。なお、ウエハ母材2の側面とシリコンウエハ1
の側面とはその面同士が必ずしも同一面とならなくても
よい。
(CMP:Chemical Dry Etching)法及び弗酸系ウエ
ット処理にてウエハ整形を行うとともに、空洞4に面し
た領域以外のシリコンウエハ1表面上に形成されたシリ
コン酸化膜6を除去する。こうして、図3に示す周縁部
3が壁として残る盆状の半導体ウエハを形成する。ここ
で、ウエハ母材2の側面とシリコンウエハ1の側面が一
致するようにシリコンウエハ1の側面をCMP法にて除
去する。なお、ウエハ母材2の側面とシリコンウエハ1
の側面とはその面同士が必ずしも同一面とならなくても
よい。
【0024】このように形成された半導体ウエハに加熱
などの工程を施して、半導体素子を形成した後で、ウエ
ハ母材の底面でもある半導体ウエハの裏面を研磨して、
貼り合わせたウエハ母材2を剥離して、残ったシリコン
ウエハ1を各半導体チップとなるようにダイシングし
て、個別の半導体チップとして分離する。なお、半導体
ウエハの裏面を研磨せずにダイシングして、個別の半導
体チップとしてもよく、さらには、半導体ウエハをダイ
シングした後に、各チップの裏面を研磨してもよい。
などの工程を施して、半導体素子を形成した後で、ウエ
ハ母材の底面でもある半導体ウエハの裏面を研磨して、
貼り合わせたウエハ母材2を剥離して、残ったシリコン
ウエハ1を各半導体チップとなるようにダイシングし
て、個別の半導体チップとして分離する。なお、半導体
ウエハの裏面を研磨せずにダイシングして、個別の半導
体チップとしてもよく、さらには、半導体ウエハをダイ
シングした後に、各チップの裏面を研磨してもよい。
【0025】本実施の形態の半導体ウエハでは、素子形
成領域を有するシリコンウエハに比べウエハ母材の半導
体材料は純度、結晶性などに劣る低コスト材料や再生再
利用ウエハ(リクレームウエハ)を用いることができ
る。
成領域を有するシリコンウエハに比べウエハ母材の半導
体材料は純度、結晶性などに劣る低コスト材料や再生再
利用ウエハ(リクレームウエハ)を用いることができ
る。
【0026】ここで、空洞の大きさ(体積)と熱容量低
減とは、反比例の関係にある。大口径ウエハで厚さを1
mmとした場合、周縁部以外の内部に100μmの空洞
を設けるとおよそ10分の1程度、熱容量を低減するこ
とができる。
減とは、反比例の関係にある。大口径ウエハで厚さを1
mmとした場合、周縁部以外の内部に100μmの空洞
を設けるとおよそ10分の1程度、熱容量を低減するこ
とができる。
【0027】このように、半導体ウエハ内部に空洞を設
けることにより、半導体ウエハの熱容量を低減させ、熱
処理工程時に半導体ウエハ表面素子形成領域の昇降温速
度を増加させ、素子領域の熱予算低減ができる。こうし
て、本実施の形態によれば、半導体ウエハの熱容量を低
減し、暖め易く、冷え易い半導体ウエハを製造でき、昇
降温工程時の熱予算を低減できる。
けることにより、半導体ウエハの熱容量を低減させ、熱
処理工程時に半導体ウエハ表面素子形成領域の昇降温速
度を増加させ、素子領域の熱予算低減ができる。こうし
て、本実施の形態によれば、半導体ウエハの熱容量を低
減し、暖め易く、冷え易い半導体ウエハを製造でき、昇
降温工程時の熱予算を低減できる。
【0028】(第1の実施の形態の変形例)第1の実施
の形態では周縁部3以外のウエハ母材2の全面を削りだ
したが、削りだす部分と、削らない部分の幾つかの区画
に分けて行ってもよい。例えば図8に示すように、放射
線状に削らない部分を梁部11として設けることができ
る。この図8においても、半導体素子形成可能な例えば
厚さが1〜500μmのシリコンウエハ(素子形成半導
体ウエハ)1下のウエハ母材2を透視して示している。
この梁部11と周縁部3で囲まれた扇状の領域が切削部
12となる。切削部12では、空洞が設けられる。こう
して、削らない部分を設けることにより機械強度が強化
された半導体ウエハを得ることができる。ここで、放射
線状の部分のみを残して、他の領域を削り出すことで熱
容量低減効果が大きい。しかし、半導体ウエハの強度を
得るために、扇状に特定領域を一定間隔ごとに除去し、
他の扇状領域は除去しないで残すことも可能である。特
に、半導体ウエハ全体にわたって均一に熱容量を低減さ
せることが好ましいので、削り出す領域のパターンはで
きるだけ規則的で半導体ウエハ全体に平均に分布するこ
とが好ましい。削らない領域の半導体ウエハ全体に対す
る体積比率として、例えば95%以下とする。また、放
射線状に切り出すパターンに限らず、同心円状に切り出
すパターンとして形成してもよい。
の形態では周縁部3以外のウエハ母材2の全面を削りだ
したが、削りだす部分と、削らない部分の幾つかの区画
に分けて行ってもよい。例えば図8に示すように、放射
線状に削らない部分を梁部11として設けることができ
る。この図8においても、半導体素子形成可能な例えば
厚さが1〜500μmのシリコンウエハ(素子形成半導
体ウエハ)1下のウエハ母材2を透視して示している。
この梁部11と周縁部3で囲まれた扇状の領域が切削部
12となる。切削部12では、空洞が設けられる。こう
して、削らない部分を設けることにより機械強度が強化
された半導体ウエハを得ることができる。ここで、放射
線状の部分のみを残して、他の領域を削り出すことで熱
容量低減効果が大きい。しかし、半導体ウエハの強度を
得るために、扇状に特定領域を一定間隔ごとに除去し、
他の扇状領域は除去しないで残すことも可能である。特
に、半導体ウエハ全体にわたって均一に熱容量を低減さ
せることが好ましいので、削り出す領域のパターンはで
きるだけ規則的で半導体ウエハ全体に平均に分布するこ
とが好ましい。削らない領域の半導体ウエハ全体に対す
る体積比率として、例えば95%以下とする。また、放
射線状に切り出すパターンに限らず、同心円状に切り出
すパターンとして形成してもよい。
【0029】こうして、第1の実施の形態のように構成
した場合、ウエハ全面に渡って、厚みが薄くなり、反り
やたわみが生じる可能性があるが、本変形例のように削
らない部分で厚みを維持することで反りやたわみの発生
を防止できる。
した場合、ウエハ全面に渡って、厚みが薄くなり、反り
やたわみが生じる可能性があるが、本変形例のように削
らない部分で厚みを維持することで反りやたわみの発生
を防止できる。
【0030】半導体ウエハは半導体装置の製造工程で複
数の製造装置の間を搬送され、絶縁膜形成、加熱や切断
などの工程を経るので、各製造装置や搬送装置において
はウエハへ複数種類の応力が加えられる。このような複
数種類の応力に対して機械強度を持つことが半導体ウエ
ハに求められるので、本変形例の効果が発揮される。な
お、各製造装置や搬送装置において、ウエハの強度を要
求しない高精度なハンドリング技術が採用されていない
場合は、ウエハの強度を考慮した本変形例の構成を採用
する必要性がある。
数の製造装置の間を搬送され、絶縁膜形成、加熱や切断
などの工程を経るので、各製造装置や搬送装置において
はウエハへ複数種類の応力が加えられる。このような複
数種類の応力に対して機械強度を持つことが半導体ウエ
ハに求められるので、本変形例の効果が発揮される。な
お、各製造装置や搬送装置において、ウエハの強度を要
求しない高精度なハンドリング技術が採用されていない
場合は、ウエハの強度を考慮した本変形例の構成を採用
する必要性がある。
【0031】(第2の実施の形態)図1及び図9を用い
て本実施の形態の半導体ウエハの構造を説明する。図9
には、本実施の形態の半導体ウエハの上面が示される。
ここで、半導体素子形成可能な例えば厚さが1〜500
μmのシリコンウエハ(素子形成半導体ウエハ)20下
のウエハ母材21を透視して示している。このウエハ母
材21は、接着領域22のみで、シリコンウエハ20と
接着され、接着領域22以外には空洞23が格子状に設
けられている。空洞23の底面には、例えば空洞23の
深さと同程度の厚さのウエハ母材21が形成されてい
る。
て本実施の形態の半導体ウエハの構造を説明する。図9
には、本実施の形態の半導体ウエハの上面が示される。
ここで、半導体素子形成可能な例えば厚さが1〜500
μmのシリコンウエハ(素子形成半導体ウエハ)20下
のウエハ母材21を透視して示している。このウエハ母
材21は、接着領域22のみで、シリコンウエハ20と
接着され、接着領域22以外には空洞23が格子状に設
けられている。空洞23の底面には、例えば空洞23の
深さと同程度の厚さのウエハ母材21が形成されてい
る。
【0032】ここで、“A−B”線上での断面が図1に
示される。ここで、ウエハ母材21はシリコンで形成さ
れている。このウエハ母材21の周囲には、シリコン酸
化膜層24が形成されている。シリコンウエハ20の下
面には、シリコン酸化膜25が形成されている。ウエハ
母材21の空洞23が形成されていない上端部はシリコ
ンウエハ20と接着する接着領域22となっている。シ
リコンウエハ20の上面付近には、素子形成領域(半導
体チップ形成予定領域)26が形成されている。ここ
で、接着領域22の上面からウエハ母材21の空洞23
の底面の上表面までの距離である空洞の深さは、例えば
1〜100μmであり、概ね500nm以上とすること
ができる。
示される。ここで、ウエハ母材21はシリコンで形成さ
れている。このウエハ母材21の周囲には、シリコン酸
化膜層24が形成されている。シリコンウエハ20の下
面には、シリコン酸化膜25が形成されている。ウエハ
母材21の空洞23が形成されていない上端部はシリコ
ンウエハ20と接着する接着領域22となっている。シ
リコンウエハ20の上面付近には、素子形成領域(半導
体チップ形成予定領域)26が形成されている。ここ
で、接着領域22の上面からウエハ母材21の空洞23
の底面の上表面までの距離である空洞の深さは、例えば
1〜100μmであり、概ね500nm以上とすること
ができる。
【0033】次に、本実施の形態の半導体ウエハの製造
方法を図1、図10乃至図12を用いて説明する。ま
ず、図10に示されるように半導体素子形成可能なシリ
コンウエハ(素子形成半導体ウエハ)20を例えば厚さ
1〜500μm程度に整える。次に、シリコンウエハ2
0の直径に比べ、等しいか小さなシリコン板であるウエ
ハ母材21を用意する。
方法を図1、図10乃至図12を用いて説明する。ま
ず、図10に示されるように半導体素子形成可能なシリ
コンウエハ(素子形成半導体ウエハ)20を例えば厚さ
1〜500μm程度に整える。次に、シリコンウエハ2
0の直径に比べ、等しいか小さなシリコン板であるウエ
ハ母材21を用意する。
【0034】次に、図11に示されるように、ウエハ母
材21上にレジスト27にて、例えば格子状のパターニ
ングを行う。この際、パターンはウエハ母材の全面でも
選択された領域のみでもよい。また格子パターン密度は
一定でも恣意的に変化させてもよい。このように恣意的
に変化させることにより、ウエハ面内の熱容量分布を制
御でき、所望の特性を実現することができる。
材21上にレジスト27にて、例えば格子状のパターニ
ングを行う。この際、パターンはウエハ母材の全面でも
選択された領域のみでもよい。また格子パターン密度は
一定でも恣意的に変化させてもよい。このように恣意的
に変化させることにより、ウエハ面内の熱容量分布を制
御でき、所望の特性を実現することができる。
【0035】次に、図12に示されるように、例えばR
IEなどの方向性エッチングにてウエハ母材21を例え
ば深さ1〜100μmにてパターニングし、残存したレ
ジスト27及び残渣物(図示せず)をレジスト灰化や硫
酸過酸化水素水混合液などで除去する。次に、例えば1
000℃の酸素雰囲気などで表面酸化し、100〜10
00nm程度のシリコン酸化膜層24を全表面に形成す
る。このシリコン酸化膜層24はシリコンウエハ20と
ウエハ母材21との接着手段として機能する。
IEなどの方向性エッチングにてウエハ母材21を例え
ば深さ1〜100μmにてパターニングし、残存したレ
ジスト27及び残渣物(図示せず)をレジスト灰化や硫
酸過酸化水素水混合液などで除去する。次に、例えば1
000℃の酸素雰囲気などで表面酸化し、100〜10
00nm程度のシリコン酸化膜層24を全表面に形成す
る。このシリコン酸化膜層24はシリコンウエハ20と
ウエハ母材21との接着手段として機能する。
【0036】次に、図1に示されるように、シリコン酸
化膜層24を形成したウエハ母材21をシリコンウエハ
20の素子形成領域26と反対側の裏面上に重ね合わ
せ、例えば900℃〜1200℃の酸素雰囲気で30分
〜3時間程度の熱処理を行い、ウエハ母材21とシリコ
ンウエハ20とを接着する。すなわち、シリコンウエハ
20表面にシリコン酸化膜25が形成されて、このシリ
コン酸化膜25とウエハ母材21の空洞23以外の上表
面部のシリコン酸化膜層24とが接着して、接着領域2
2が形成される。
化膜層24を形成したウエハ母材21をシリコンウエハ
20の素子形成領域26と反対側の裏面上に重ね合わ
せ、例えば900℃〜1200℃の酸素雰囲気で30分
〜3時間程度の熱処理を行い、ウエハ母材21とシリコ
ンウエハ20とを接着する。すなわち、シリコンウエハ
20表面にシリコン酸化膜25が形成されて、このシリ
コン酸化膜25とウエハ母材21の空洞23以外の上表
面部のシリコン酸化膜層24とが接着して、接着領域2
2が形成される。
【0037】次に、化学機械研磨法及び弗酸系ウエット
処理にてウエハ整形を行うとともに、空洞23に面した
領域以外のシリコンウエハ20表面上に形成されたシリ
コン酸化膜25を除去する。こうして、図1に示す内部
に複数の空洞23が設けられた半導体ウエハを形成す
る。ここで、ウエハ母材21の側面とシリコンウエハ2
0の側面が一致するようにシリコンウエハ20の側面を
CMP法にて除去する。なお、ウエハ母材21の側面と
シリコンウエハ20の側面とはその面同士が必ずしも同
一面とならなくてもよい。
処理にてウエハ整形を行うとともに、空洞23に面した
領域以外のシリコンウエハ20表面上に形成されたシリ
コン酸化膜25を除去する。こうして、図1に示す内部
に複数の空洞23が設けられた半導体ウエハを形成す
る。ここで、ウエハ母材21の側面とシリコンウエハ2
0の側面が一致するようにシリコンウエハ20の側面を
CMP法にて除去する。なお、ウエハ母材21の側面と
シリコンウエハ20の側面とはその面同士が必ずしも同
一面とならなくてもよい。
【0038】このように形成された半導体ウエハに加熱
などの工程を施し、半導体素子を形成した後で、ウエハ
母材の底面でもある半導体ウエハの裏面を研磨して、貼
り合わせたウエハ母材21を剥離して、残ったシリコン
ウエハ20を各半導体チップとなるようにダイシングし
て、個別の半導体チップとして分離する。なお、半導体
ウエハの裏面を研磨せずにダイシングして、個別の半導
体チップとしてもよく、さらには、半導体ウエハをダイ
シングした後に、各半導体チップの裏面を研磨してもよ
い。
などの工程を施し、半導体素子を形成した後で、ウエハ
母材の底面でもある半導体ウエハの裏面を研磨して、貼
り合わせたウエハ母材21を剥離して、残ったシリコン
ウエハ20を各半導体チップとなるようにダイシングし
て、個別の半導体チップとして分離する。なお、半導体
ウエハの裏面を研磨せずにダイシングして、個別の半導
体チップとしてもよく、さらには、半導体ウエハをダイ
シングした後に、各半導体チップの裏面を研磨してもよ
い。
【0039】本実施の形態の半導体ウエハでは、素子形
成領域を有するシリコンウエハに比べウエハ母材の半導
体材料は純度、結晶性などに劣る低コスト材料や再生再
利用ウエハ(リクレームウエハ)を用いることができ
る。
成領域を有するシリコンウエハに比べウエハ母材の半導
体材料は純度、結晶性などに劣る低コスト材料や再生再
利用ウエハ(リクレームウエハ)を用いることができ
る。
【0040】このように、また、格子パターン密度は全
面積の概ね5%以上のパターン密度を持たせて、半導体
ウエハ内部に空洞を設けることにより、半導体ウエハの
熱容量を低減させ、熱処理工程時に半導体ウエハ表面素
子形成領域の昇降温速度を増加させ、素子領域の熱予算
低減ができる。これは、半導体ウエハの直径が例えば2
00mmであった場合の厚さに比べて、次に半導体ウエ
ハを大型化した場合に5%その厚さが厚くなることか
ら、少なくとも5%の密度で開口部を設けることで、そ
の厚さが増える分の熱容量増大を吸収して、熱容量増大
を防止できるからである。
面積の概ね5%以上のパターン密度を持たせて、半導体
ウエハ内部に空洞を設けることにより、半導体ウエハの
熱容量を低減させ、熱処理工程時に半導体ウエハ表面素
子形成領域の昇降温速度を増加させ、素子領域の熱予算
低減ができる。これは、半導体ウエハの直径が例えば2
00mmであった場合の厚さに比べて、次に半導体ウエ
ハを大型化した場合に5%その厚さが厚くなることか
ら、少なくとも5%の密度で開口部を設けることで、そ
の厚さが増える分の熱容量増大を吸収して、熱容量増大
を防止できるからである。
【0041】なお、例えばグランドルール0.5〜10
μm程度のデザインルールにて格子状のパターニングを
例えば深さ0.1〜10μmにて行うこともできる。最
終的に完成したウエハ断面の空洞深さは少なくとも50
0nm以上とすることにより実施の形態の効果は得られ
る。
μm程度のデザインルールにて格子状のパターニングを
例えば深さ0.1〜10μmにて行うこともできる。最
終的に完成したウエハ断面の空洞深さは少なくとも50
0nm以上とすることにより実施の形態の効果は得られ
る。
【0042】こうして、本実施の形態によれば、半導体
ウエハの熱容量を低減し、暖め易く、冷え易い半導体ウ
エハを製造でき、昇降温工程時の熱予算を低減できる。
ウエハの熱容量を低減し、暖め易く、冷え易い半導体ウ
エハを製造でき、昇降温工程時の熱予算を低減できる。
【0043】また、パターンは図13に示されるような
空洞が同心円状に複数設けられた構造、放射構造、図1
4に示されるような空洞が蜂の巣状に設けられたハニカ
ム構造、図15に示されるような溝状切削部29が蜘蛛
の巣状に設けられた放射構造と同心円構造の組み合わせ
など用途に応じた機械強度をもたせるパターン構造を実
施することもできる。これらの図13、14、15に示
される各パターンは図1で示されたパターンと同様の製
造方法にて形成できる。また、図9、図13乃至図15
に示された空洞のパターンは、ウエハ母材全面に形成せ
ず、部分的に形成してもよい。
空洞が同心円状に複数設けられた構造、放射構造、図1
4に示されるような空洞が蜂の巣状に設けられたハニカ
ム構造、図15に示されるような溝状切削部29が蜘蛛
の巣状に設けられた放射構造と同心円構造の組み合わせ
など用途に応じた機械強度をもたせるパターン構造を実
施することもできる。これらの図13、14、15に示
される各パターンは図1で示されたパターンと同様の製
造方法にて形成できる。また、図9、図13乃至図15
に示された空洞のパターンは、ウエハ母材全面に形成せ
ず、部分的に形成してもよい。
【0044】ここで、熱容量低減効果は、ウエハから取
り除かれる体積に比例するので、格子空洞の深さや密度
が上がると熱容量はより低減する。削り出されるパター
ンは小さければ、ダイシング後、素子が形成される上方
のウエハとともに半導体チップとして残すことができ
る。
り除かれる体積に比例するので、格子空洞の深さや密度
が上がると熱容量はより低減する。削り出されるパター
ンは小さければ、ダイシング後、素子が形成される上方
のウエハとともに半導体チップとして残すことができ
る。
【0045】すなわち、本実施の形態の半導体ウエハを
ダイシングした半導体チップの断面を示す図16に示さ
れるように、半導体チップ30の大きさに比べて削り出
される領域の空洞31のパターンがきわめて小さい場
合、ウエハ母材32の裏面を研磨せずにダイシングし
て、シリコンウエハ33とウエハ母材32が接着された
状態の個別の半導体チップとしても各半導体チップはそ
の厚さが均一に形成できる。なお、半導体ウエハの裏面
を研磨せずにダイシングして、個別の半導体チップとし
てもよく、さらには、半導体ウエハをダイシングした後
に、各チップの裏面を研磨してもよい。
ダイシングした半導体チップの断面を示す図16に示さ
れるように、半導体チップ30の大きさに比べて削り出
される領域の空洞31のパターンがきわめて小さい場
合、ウエハ母材32の裏面を研磨せずにダイシングし
て、シリコンウエハ33とウエハ母材32が接着された
状態の個別の半導体チップとしても各半導体チップはそ
の厚さが均一に形成できる。なお、半導体ウエハの裏面
を研磨せずにダイシングして、個別の半導体チップとし
てもよく、さらには、半導体ウエハをダイシングした後
に、各チップの裏面を研磨してもよい。
【0046】(第3の実施の形態)図17を用いて本実
施の形態の半導体ウエハの構造を説明する。ここで、ウ
エハ母材40は石英板で形成されている。シリコンウエ
ハ41の下面には、シリコン酸化膜42が形成されてい
る。ウエハ母材40には、複数の空洞43が設けられて
いる。複数の空洞43が形成されていないウエハ母材4
0の上端部はシリコンウエハ41と接着する接着領域4
4となっている。シリコンウエハ41の上面付近には、
素子形成領域(半導体チップ形成予定領域)45が形成
されている。
施の形態の半導体ウエハの構造を説明する。ここで、ウ
エハ母材40は石英板で形成されている。シリコンウエ
ハ41の下面には、シリコン酸化膜42が形成されてい
る。ウエハ母材40には、複数の空洞43が設けられて
いる。複数の空洞43が形成されていないウエハ母材4
0の上端部はシリコンウエハ41と接着する接着領域4
4となっている。シリコンウエハ41の上面付近には、
素子形成領域(半導体チップ形成予定領域)45が形成
されている。
【0047】ここで、接着領域44の上面からウエハ母
材40内の空洞43の底面の上表面までの距離である空
洞の深さは、例えば1〜100μmであり、概ね500
nm以上とすることができる。
材40内の空洞43の底面の上表面までの距離である空
洞の深さは、例えば1〜100μmであり、概ね500
nm以上とすることができる。
【0048】次に、本実施の形態の半導体ウエハの製造
方法を図17乃至図19を用いて説明する。まず、半導
体素子形成可能なシリコンウエハ(素子形成半導体ウエ
ハ)41を例えば厚さ1〜500μm程度に整える。次
に、シリコンウエハ41の直径に比べ、等しいか小さな
石英板であるウエハ母材40を用意する。
方法を図17乃至図19を用いて説明する。まず、半導
体素子形成可能なシリコンウエハ(素子形成半導体ウエ
ハ)41を例えば厚さ1〜500μm程度に整える。次
に、シリコンウエハ41の直径に比べ、等しいか小さな
石英板であるウエハ母材40を用意する。
【0049】次に、図18に示されるようにウエハ母材
40上にレジスト46にて例えばホールアレイのパター
ニングを行う。この際、パターンはウエハ全面でも選択
された領域のみでもよい。またホールアレイパターン密
度は一定でも恣意的に変化させてもよい。このように恣
意的に変化させることにより、ウエハ面内の熱容量分布
を制御でき、所望の特性を実現することができる。ま
た、ホールアレイパターン密度は全面積の概ね5%以上
のパターン密度を持たせることにより本発明の効果が得
られる。
40上にレジスト46にて例えばホールアレイのパター
ニングを行う。この際、パターンはウエハ全面でも選択
された領域のみでもよい。またホールアレイパターン密
度は一定でも恣意的に変化させてもよい。このように恣
意的に変化させることにより、ウエハ面内の熱容量分布
を制御でき、所望の特性を実現することができる。ま
た、ホールアレイパターン密度は全面積の概ね5%以上
のパターン密度を持たせることにより本発明の効果が得
られる。
【0050】次に、図19に示されるように、例えばR
IEなどの方向性エッチングにてウエハ母材40を例え
ば深さ1〜100μmにてパターニングし、残存したレ
ジスト46及び残渣物(図示せず)をレジスト灰化や硫
酸過酸化水素水混合液などで除去する。例えばグランド
ルール0.5〜10μm程度のデザインルールにてホー
ルアレイ状のパターニングを例えば深さ0.1〜10μ
mにて行うこともできる。
IEなどの方向性エッチングにてウエハ母材40を例え
ば深さ1〜100μmにてパターニングし、残存したレ
ジスト46及び残渣物(図示せず)をレジスト灰化や硫
酸過酸化水素水混合液などで除去する。例えばグランド
ルール0.5〜10μm程度のデザインルールにてホー
ルアレイ状のパターニングを例えば深さ0.1〜10μ
mにて行うこともできる。
【0051】次に、図17に示されるようにシリコンウ
エハ41の素子形成領域45と反対側の裏面上にウエハ
母材40の空洞43が形成された面を重ね合わせ、例え
ば900℃〜1200℃酸素雰囲気で30分〜3時間程
度の熱処理を行い接着し、化学機械研磨及び弗酸系ウエ
ット処理にてウエハ整形及びシリコンウエハ41上に形
成されたシリコン酸化膜42を除去しウエハを形成す
る。すなわち、シリコンウエハ41表面にシリコン酸化
膜25が形成されて、このシリコン酸化膜25とウエハ
母材40の空洞43以外の上表面部の石英板構造とが接
着して、接着領域44が形成される。
エハ41の素子形成領域45と反対側の裏面上にウエハ
母材40の空洞43が形成された面を重ね合わせ、例え
ば900℃〜1200℃酸素雰囲気で30分〜3時間程
度の熱処理を行い接着し、化学機械研磨及び弗酸系ウエ
ット処理にてウエハ整形及びシリコンウエハ41上に形
成されたシリコン酸化膜42を除去しウエハを形成す
る。すなわち、シリコンウエハ41表面にシリコン酸化
膜25が形成されて、このシリコン酸化膜25とウエハ
母材40の空洞43以外の上表面部の石英板構造とが接
着して、接着領域44が形成される。
【0052】次に、化学機械研磨法及び弗酸系ウエット
処理にてウエハ整形を行うとともに、空洞43に面した
領域以外のシリコンウエハ41表面上に形成されたシリ
コン酸化膜42を除去する。こうして、図17に示す内
部に複数の空洞43が設けられた半導体ウエハを形成す
る。ここで、ウエハ母材40の側面とシリコンウエハ4
1の側面が一致するようにシリコンウエハ41の側面を
CMP法にて除去する。なお、ウエハ母材40の側面と
シリコンウエハ41の側面とはその面同士が必ずしも同
一面とならなくてもよい。
処理にてウエハ整形を行うとともに、空洞43に面した
領域以外のシリコンウエハ41表面上に形成されたシリ
コン酸化膜42を除去する。こうして、図17に示す内
部に複数の空洞43が設けられた半導体ウエハを形成す
る。ここで、ウエハ母材40の側面とシリコンウエハ4
1の側面が一致するようにシリコンウエハ41の側面を
CMP法にて除去する。なお、ウエハ母材40の側面と
シリコンウエハ41の側面とはその面同士が必ずしも同
一面とならなくてもよい。
【0053】最終的に完成したウエハ断面の空洞深さは
少なくとも500nm以上とすることにより、第2の実
施の形態同様の効果が得られる。ここで、石英板を用い
るため、石英板自体が予めシリコン酸化物として構成さ
れているので、前述の実施の形態のようにウエハ母材を
酸化する工程が不要となり、製造工程を削減できる。
少なくとも500nm以上とすることにより、第2の実
施の形態同様の効果が得られる。ここで、石英板を用い
るため、石英板自体が予めシリコン酸化物として構成さ
れているので、前述の実施の形態のようにウエハ母材を
酸化する工程が不要となり、製造工程を削減できる。
【0054】このように形成された半導体ウエハに加熱
などの工程を施して、半導体素子を形成した後で、ウエ
ハ母材の底面でもある半導体ウエハの裏面を研磨して、
貼り合わせたウエハ母材40を剥離して、残ったシリコ
ンウエハ41を各半導体チップとなるようにダイシング
して、個別の半導体チップとして分離する。なお、半導
体ウエハの裏面を研磨せずにダイシングして、個別の半
導体チップとしてもよく、さらには、半導体ウエハをダ
イシングした後に、各チップの裏面を研磨してもよい。
などの工程を施して、半導体素子を形成した後で、ウエ
ハ母材の底面でもある半導体ウエハの裏面を研磨して、
貼り合わせたウエハ母材40を剥離して、残ったシリコ
ンウエハ41を各半導体チップとなるようにダイシング
して、個別の半導体チップとして分離する。なお、半導
体ウエハの裏面を研磨せずにダイシングして、個別の半
導体チップとしてもよく、さらには、半導体ウエハをダ
イシングした後に、各チップの裏面を研磨してもよい。
【0055】本実施の形態では、シリコン基板の下に絶
縁物である石英板が配置されているので、SOIが形成
できる。さらに、本実施の形態の構造では、石英板がシ
リコンウエハに対する不純物のバリアとして機能する。
さらに石英板はその強度が比較的強いことから、半導体
ウエハの耐久性が強化される。
縁物である石英板が配置されているので、SOIが形成
できる。さらに、本実施の形態の構造では、石英板がシ
リコンウエハに対する不純物のバリアとして機能する。
さらに石英板はその強度が比較的強いことから、半導体
ウエハの耐久性が強化される。
【0056】(第4の実施の形態)図20を用いて本実
施の形態の半導体ウエハの構造を説明する。ここで、ウ
エハ母材50はサファイア板で形成されている。シリコ
ンウエハ51の下面には、シリコン酸化膜52が形成さ
れている。ウエハ母材50には、複数の空洞53が設け
られていて、空洞53以外の表面にはシリコン酸化膜層
56が形成されている。複数の空洞53が形成されてい
ないウエハ母材50の上端部はシリコンウエハ51と接
着する接着領域54となっている。シリコンウエハ51
の上面付近には、素子形成領域(半導体チップ形成予定
領域)55が形成されている。
施の形態の半導体ウエハの構造を説明する。ここで、ウ
エハ母材50はサファイア板で形成されている。シリコ
ンウエハ51の下面には、シリコン酸化膜52が形成さ
れている。ウエハ母材50には、複数の空洞53が設け
られていて、空洞53以外の表面にはシリコン酸化膜層
56が形成されている。複数の空洞53が形成されてい
ないウエハ母材50の上端部はシリコンウエハ51と接
着する接着領域54となっている。シリコンウエハ51
の上面付近には、素子形成領域(半導体チップ形成予定
領域)55が形成されている。
【0057】ここで、接着領域54の上面からウエハ母
材50内の空洞53の底面の上表面までの距離である空
洞の深さは、例えば1〜100μmであり、概ね500
nm以上とすることができる。
材50内の空洞53の底面の上表面までの距離である空
洞の深さは、例えば1〜100μmであり、概ね500
nm以上とすることができる。
【0058】次に、本実施の形態の半導体ウエハの製造
方法を図20乃至図24を用いて説明する。まず、半導
体素子形成可能なシリコンウエハ(素子形成半導体ウエ
ハ)51を例えば厚さ1〜500μm程度に整える。
方法を図20乃至図24を用いて説明する。まず、半導
体素子形成可能なシリコンウエハ(素子形成半導体ウエ
ハ)51を例えば厚さ1〜500μm程度に整える。
【0059】次に、図21に示されるように、シリコン
ウエハ51の直径に比べ、等しいか小さなサファイアで
あるウエハ母材50を用意する。
ウエハ51の直径に比べ、等しいか小さなサファイアで
あるウエハ母材50を用意する。
【0060】次に、図22に示されるようにウエハ母材
50表面上に例えばLP−CVD法によりSiO2膜を
例えば10〜500nm成膜する。サファイアウエハ
は、アルミニウムの酸化物であるが、その上にシリコン
ウエハを接着するためにシリコン酸化膜が必要であるた
め、接着層としてSiO2膜を形成する。
50表面上に例えばLP−CVD法によりSiO2膜を
例えば10〜500nm成膜する。サファイアウエハ
は、アルミニウムの酸化物であるが、その上にシリコン
ウエハを接着するためにシリコン酸化膜が必要であるた
め、接着層としてSiO2膜を形成する。
【0061】次に、図23に示されるようにウエハ母材
50上にレジスト57を形成して、例えばグランドルー
ル0.5〜10μm程度のデザインルールにて格子状の
パターンを形成する。
50上にレジスト57を形成して、例えばグランドルー
ル0.5〜10μm程度のデザインルールにて格子状の
パターンを形成する。
【0062】次に、図24に示されるように、ウエハ母
材50中に空洞53を例えば深さ0.1〜10μmにて
例えばRIEなどの方向性エッチングにて形成し、残渣
物をレジストアッシング及び硫酸・過酸化水素混合液に
より除去する。
材50中に空洞53を例えば深さ0.1〜10μmにて
例えばRIEなどの方向性エッチングにて形成し、残渣
物をレジストアッシング及び硫酸・過酸化水素混合液に
より除去する。
【0063】この際、パターンはウエハ全面でも選択さ
れた領域のみでもよい。また格子状のホールアレイパタ
ーン密度は一定でも恣意的に変化させてもよい。このよ
うに恣意的に変化させることにより、ウエハ面内の熱容
量分布を制御でき、所望の特性を実現することができ
る。また、格子状のパターン密度は全面積の概ね5%以
上のパターン密度を持たせることにより本発明の効果が
得られる。
れた領域のみでもよい。また格子状のホールアレイパタ
ーン密度は一定でも恣意的に変化させてもよい。このよ
うに恣意的に変化させることにより、ウエハ面内の熱容
量分布を制御でき、所望の特性を実現することができ
る。また、格子状のパターン密度は全面積の概ね5%以
上のパターン密度を持たせることにより本発明の効果が
得られる。
【0064】次に、図20に示されるようにシリコンウ
エハ51の素子形成領域55と反対側の裏面上にウエハ
母材50の空洞53が形成された面を重ね合わせ、例え
ば900℃〜1200℃の酸素雰囲気で30分〜3時間
程度の熱処理を行い接着し、化学機械研磨及び弗酸系ウ
エット処理にてウエハ整形及びシリコンウエハ51上に
形成されたシリコン酸化膜52を除去しウエハを形成す
る。すなわち、シリコンウエハ51表面にシリコン酸化
膜52が形成されて、このシリコン酸化膜52とウエハ
母材50の空洞53以外の上表面部のシリコン酸化膜層
56とが接着して、接着領域54が形成される。
エハ51の素子形成領域55と反対側の裏面上にウエハ
母材50の空洞53が形成された面を重ね合わせ、例え
ば900℃〜1200℃の酸素雰囲気で30分〜3時間
程度の熱処理を行い接着し、化学機械研磨及び弗酸系ウ
エット処理にてウエハ整形及びシリコンウエハ51上に
形成されたシリコン酸化膜52を除去しウエハを形成す
る。すなわち、シリコンウエハ51表面にシリコン酸化
膜52が形成されて、このシリコン酸化膜52とウエハ
母材50の空洞53以外の上表面部のシリコン酸化膜層
56とが接着して、接着領域54が形成される。
【0065】次に、化学機械研磨法及び弗酸系ウエット
処理にてウエハ整形を行うとともに、空洞53に面した
領域以外のシリコンウエハ51表面上に形成されたシリ
コン酸化膜52を除去する。こうして、図20に示す内
部に複数の空洞53が設けられた半導体ウエハを形成す
る。ここで、ウエハ母材50の側面とシリコンウエハ5
1の側面が一致するようにシリコンウエハ51の側面を
CMP法にて除去する。なお、ウエハ母材50の側面と
シリコンウエハ51の側面とはその面同士が必ずしも同
一面とならなくてもよい。
処理にてウエハ整形を行うとともに、空洞53に面した
領域以外のシリコンウエハ51表面上に形成されたシリ
コン酸化膜52を除去する。こうして、図20に示す内
部に複数の空洞53が設けられた半導体ウエハを形成す
る。ここで、ウエハ母材50の側面とシリコンウエハ5
1の側面が一致するようにシリコンウエハ51の側面を
CMP法にて除去する。なお、ウエハ母材50の側面と
シリコンウエハ51の側面とはその面同士が必ずしも同
一面とならなくてもよい。
【0066】このように形成された半導体ウエハに加熱
などの工程を施して、半導体素子を形成した後で、ウエ
ハ母材の底面でもある半導体ウエハの裏面を研磨して、
貼り合わせたウエハ母材50を剥離して、残ったシリコ
ンウエハ51を各半導体チップとなるようにダイシング
して、個別の半導体チップとして分離する。なお、半導
体ウエハの裏面を研磨せずにダイシングして、個別の半
導体チップとしてもよく、さらには、半導体ウエハをダ
イシングした後に、各チップの裏面を研磨してもよい。
などの工程を施して、半導体素子を形成した後で、ウエ
ハ母材の底面でもある半導体ウエハの裏面を研磨して、
貼り合わせたウエハ母材50を剥離して、残ったシリコ
ンウエハ51を各半導体チップとなるようにダイシング
して、個別の半導体チップとして分離する。なお、半導
体ウエハの裏面を研磨せずにダイシングして、個別の半
導体チップとしてもよく、さらには、半導体ウエハをダ
イシングした後に、各チップの裏面を研磨してもよい。
【0067】最終的に完成したウエハ断面の空洞深さは
少なくとも500nm以上とすることにより第2の実施
の形態同様の効果が得られる。本実施の形態の構造で
は、サファイアがシリコンウエハに対する不純物のバリ
アとして機能する。
少なくとも500nm以上とすることにより第2の実施
の形態同様の効果が得られる。本実施の形態の構造で
は、サファイアがシリコンウエハに対する不純物のバリ
アとして機能する。
【0068】(第5の実施の形態)図25を用いて本実
施の形態の半導体ウエハの構造を説明する。ここで、ウ
エハ母材60はダイヤモンド板で形成されている。シリ
コンウエハ61の下面には、パラジウム膜62が形成さ
れている。このパラジウム膜62の下には、ポリシリコ
ン膜63が形成されている。ウエハ母材60には、複数
の空洞64が設けられていて、空洞64以外の表面には
ポリシリコン膜63が形成されている。複数の空洞64
が形成されていないウエハ母材60の上端部はシリコン
ウエハ61と接着する接着領域65となっていて、ポリ
シリコン膜63及びパラジウム膜62を介してウエハ母
材60とシリコンウエハ61とが接着されている。シリ
コンウエハ61の上面付近には、素子形成領域(半導体
チップ形成予定領域)66が形成されている。シリコン
ウエハ61の下面には、シリコン酸化膜67が形成され
ている。
施の形態の半導体ウエハの構造を説明する。ここで、ウ
エハ母材60はダイヤモンド板で形成されている。シリ
コンウエハ61の下面には、パラジウム膜62が形成さ
れている。このパラジウム膜62の下には、ポリシリコ
ン膜63が形成されている。ウエハ母材60には、複数
の空洞64が設けられていて、空洞64以外の表面には
ポリシリコン膜63が形成されている。複数の空洞64
が形成されていないウエハ母材60の上端部はシリコン
ウエハ61と接着する接着領域65となっていて、ポリ
シリコン膜63及びパラジウム膜62を介してウエハ母
材60とシリコンウエハ61とが接着されている。シリ
コンウエハ61の上面付近には、素子形成領域(半導体
チップ形成予定領域)66が形成されている。シリコン
ウエハ61の下面には、シリコン酸化膜67が形成され
ている。
【0069】ここで、接着領域65の上面(パラジウム
膜62の上表面)からウエハ母材60内の空洞64の底
面の上表面までの距離である空洞の深さは、例えば1〜
100μmであり、概ね500nm以上とすることがで
きる。
膜62の上表面)からウエハ母材60内の空洞64の底
面の上表面までの距離である空洞の深さは、例えば1〜
100μmであり、概ね500nm以上とすることがで
きる。
【0070】次に、本実施の形態の半導体ウエハの製造
方法を図25乃至図29を用いて説明する。まず、半導
体素子形成可能なシリコンウエハ(素子形成半導体ウエ
ハ)61を例えば厚さ1〜500μm程度に整える。
方法を図25乃至図29を用いて説明する。まず、半導
体素子形成可能なシリコンウエハ(素子形成半導体ウエ
ハ)61を例えば厚さ1〜500μm程度に整える。
【0071】次に、図26に示されるように、シリコン
ウエハ61の直径に比べ、等しいか小さなダイヤモンド
材(ダイヤモンドメンブレン:diamond membrane)であ
るウエハ母材60を用意する。
ウエハ61の直径に比べ、等しいか小さなダイヤモンド
材(ダイヤモンドメンブレン:diamond membrane)であ
るウエハ母材60を用意する。
【0072】次に、図27に示されるように、ウエハ母
材60に例えばLP−CVD(Low Pressure Chemical V
apour Deposition)法によりポリシリコン膜63を例え
ば100〜1000nm成膜する。
材60に例えばLP−CVD(Low Pressure Chemical V
apour Deposition)法によりポリシリコン膜63を例え
ば100〜1000nm成膜する。
【0073】次に、図28に示されるように、そのウエ
ハ上にレジスト68を形成して、例えばグランドルール
0.5〜10μm程度のデザインルールにてライン状の
パターニングを例えば深さ0.1〜10μmにて行う。
ハ上にレジスト68を形成して、例えばグランドルール
0.5〜10μm程度のデザインルールにてライン状の
パターニングを例えば深さ0.1〜10μmにて行う。
【0074】次に、図29に示されるように、ウエハ母
材60中に空洞53を例えば深さ0.1〜10μmにて
例えばRIEなどの方向性エッチングにて形成し、残渣
物をレジストアッシング及び硫酸・過酸化水素混合液に
より除去する。
材60中に空洞53を例えば深さ0.1〜10μmにて
例えばRIEなどの方向性エッチングにて形成し、残渣
物をレジストアッシング及び硫酸・過酸化水素混合液に
より除去する。
【0075】この際、パターンはウエハ全面でも選択さ
れた領域のみでもよい。またライン状のパターン密度は
一定でも恣意的に変化させてもよい。このように恣意的
に変化させることにより、ウエハ面内の熱容量分布を制
御でき、所望の特性を実現することができる。また、格
子状のパターン密度は全面積の概ね5%以上のパターン
密度を持たせることにより本発明の効果が得られる。
れた領域のみでもよい。またライン状のパターン密度は
一定でも恣意的に変化させてもよい。このように恣意的
に変化させることにより、ウエハ面内の熱容量分布を制
御でき、所望の特性を実現することができる。また、格
子状のパターン密度は全面積の概ね5%以上のパターン
密度を持たせることにより本発明の効果が得られる。
【0076】次に、例えばPVD(Physical Vapor Depo
sition)法によりパラジウム膜62を例えば50〜50
0nm程度の厚さで成膜する。ここで、パラジウム膜に
代えて、白金、金、チタン、ニッケルなどを用いること
ができる。このようにシリコンと珪化物を作りやすい材
料を使用することができる。
sition)法によりパラジウム膜62を例えば50〜50
0nm程度の厚さで成膜する。ここで、パラジウム膜に
代えて、白金、金、チタン、ニッケルなどを用いること
ができる。このようにシリコンと珪化物を作りやすい材
料を使用することができる。
【0077】次に、図25に示されるようにシリコンウ
エハ61の素子形成領域66をシリコンウエハ101と
重ね合わせ、例えば200℃〜500℃のアルゴン雰囲
気にて30分から3時間程度の熱処理を行い接着し、弗
酸系ウエット処理にてウエハ整形及びシリコンウエハ6
1上に形成された空洞64表面以外の酸化膜67を除去
しウエハを形成する。すなわち、シリコンウエハ61表
面にシリコン酸化膜67が形成されて、このシリコン酸
化膜67とウエハ母材60の空洞64以外の上表面部の
パラジウム膜62とが接着して、接着領域65が形成さ
れる。こうして、図25に示す内部に複数の空洞64が
設けられた半導体ウエハを形成する。ここで、ウエハ母
材60の側面とシリコンウエハ61の側面が一致するよ
うにシリコンウエハ61の側面をCMP法にて除去す
る。なお、ウエハ母材60の側面とシリコンウエハ61
の側面とはその面同士が必ずしも同一面とならなくても
よい。
エハ61の素子形成領域66をシリコンウエハ101と
重ね合わせ、例えば200℃〜500℃のアルゴン雰囲
気にて30分から3時間程度の熱処理を行い接着し、弗
酸系ウエット処理にてウエハ整形及びシリコンウエハ6
1上に形成された空洞64表面以外の酸化膜67を除去
しウエハを形成する。すなわち、シリコンウエハ61表
面にシリコン酸化膜67が形成されて、このシリコン酸
化膜67とウエハ母材60の空洞64以外の上表面部の
パラジウム膜62とが接着して、接着領域65が形成さ
れる。こうして、図25に示す内部に複数の空洞64が
設けられた半導体ウエハを形成する。ここで、ウエハ母
材60の側面とシリコンウエハ61の側面が一致するよ
うにシリコンウエハ61の側面をCMP法にて除去す
る。なお、ウエハ母材60の側面とシリコンウエハ61
の側面とはその面同士が必ずしも同一面とならなくても
よい。
【0078】このように形成された半導体ウエハに加熱
などの工程を施して、半導体素子を形成した後で、ウエ
ハ母材の底面でもある半導体ウエハの裏面を研磨して、
貼り合わせたウエハ母材60を剥離して、残ったシリコ
ンウエハ61を各半導体チップとなるようにダイシング
して、個別の半導体チップとして分離する。なお、半導
体ウエハの裏面を研磨せずにダイシングして、個別の半
導体チップとしてもよく、さらには、半導体ウエハをダ
イシングした後に、各チップの裏面を研磨してもよい。
などの工程を施して、半導体素子を形成した後で、ウエ
ハ母材の底面でもある半導体ウエハの裏面を研磨して、
貼り合わせたウエハ母材60を剥離して、残ったシリコ
ンウエハ61を各半導体チップとなるようにダイシング
して、個別の半導体チップとして分離する。なお、半導
体ウエハの裏面を研磨せずにダイシングして、個別の半
導体チップとしてもよく、さらには、半導体ウエハをダ
イシングした後に、各チップの裏面を研磨してもよい。
【0079】最終的に完成したウエハ断面の空洞深さは
少なくとも500nm以上とすることにより第2の実施
の形態同様の効果が得られる。
少なくとも500nm以上とすることにより第2の実施
の形態同様の効果が得られる。
【0080】ダイヤモンドはシリコンに比べ熱容量が約
30%低く、パターニングによる熱容量低減効果に加
え、材料自身の熱容量低減により本発明の効果を更に向
上させることができる。なお、ダイヤモンドは工業ダイ
ヤモンド(人工ダイヤモンド)を使用することができ
る。また、ダイヤモンドに代えて、カーボンをウエハと
して用いることができる。ここでは、金属の珪化反応を
利用しているので、比較的低温でウエハ同士を接着する
ことができる。ダイヤモンドは強度が極めて強いため、
高い耐久性を得ることができる。本実施の形態の構造で
は、ダイヤモンドがシリコンウエハに対する不純物のバ
リアとして機能する。
30%低く、パターニングによる熱容量低減効果に加
え、材料自身の熱容量低減により本発明の効果を更に向
上させることができる。なお、ダイヤモンドは工業ダイ
ヤモンド(人工ダイヤモンド)を使用することができ
る。また、ダイヤモンドに代えて、カーボンをウエハと
して用いることができる。ここでは、金属の珪化反応を
利用しているので、比較的低温でウエハ同士を接着する
ことができる。ダイヤモンドは強度が極めて強いため、
高い耐久性を得ることができる。本実施の形態の構造で
は、ダイヤモンドがシリコンウエハに対する不純物のバ
リアとして機能する。
【0081】(第6の実施の形態)図30及び図31を
用いて本実施の形態の半導体ウエハの構造を説明する。
図30には、本実施の形態の半導体ウエハ70の上面が
示される。ここで、半導体素子形成可能な例えば厚さが
1〜500μmのシリコンウエハにて半導体ウエハ70
を構成し、その内部に形成された空孔71を透視して示
している。半導体ウエハ70上には、複数個の半導体チ
ップ72が設けられている。
用いて本実施の形態の半導体ウエハの構造を説明する。
図30には、本実施の形態の半導体ウエハ70の上面が
示される。ここで、半導体素子形成可能な例えば厚さが
1〜500μmのシリコンウエハにて半導体ウエハ70
を構成し、その内部に形成された空孔71を透視して示
している。半導体ウエハ70上には、複数個の半導体チ
ップ72が設けられている。
【0082】ここで、“E−F”線上での断面が図31
に示される。ここで、半導体ウエハ70の上面付近に
は、素子形成領域(半導体チップ形成予定領域)73が
形成されている。この素子形成領域下に複数の空孔71
が設けられている。複数の空孔71間には梁部74が設
けられて、空孔は分断されている。ここで、半導体ウエ
ハ70の上面から空孔71の上面までの距離である空孔
の深さは、ウエハ上表面から例えば40μm程度の範囲
内で形成されている。
に示される。ここで、半導体ウエハ70の上面付近に
は、素子形成領域(半導体チップ形成予定領域)73が
形成されている。この素子形成領域下に複数の空孔71
が設けられている。複数の空孔71間には梁部74が設
けられて、空孔は分断されている。ここで、半導体ウエ
ハ70の上面から空孔71の上面までの距離である空孔
の深さは、ウエハ上表面から例えば40μm程度の範囲
内で形成されている。
【0083】次に、この半導体ウエハがその裏面を研磨
されて、1つずつの半導体チップにダイシングされた後
の半導体チップ75の構造を断面図である図32を用い
て説明する。この半導体チップ75の上面には、素子形
成領域73が設けられ、その下方には、1つの空孔71
が設けられている。ここで、空孔の大きさはダイシング
される1つのチップの大きさよりも小さい大きさで形成
され、その位置は必ず1つのチップの中に収まり、複数
のチップにまたがって形成されない。この様子はウエハ
状態の上面図として図30に示されるように各チップ内
に空孔が収まって形成されている。
されて、1つずつの半導体チップにダイシングされた後
の半導体チップ75の構造を断面図である図32を用い
て説明する。この半導体チップ75の上面には、素子形
成領域73が設けられ、その下方には、1つの空孔71
が設けられている。ここで、空孔の大きさはダイシング
される1つのチップの大きさよりも小さい大きさで形成
され、その位置は必ず1つのチップの中に収まり、複数
のチップにまたがって形成されない。この様子はウエハ
状態の上面図として図30に示されるように各チップ内
に空孔が収まって形成されている。
【0084】次に、本実施の形態の半導体ウエハの製造
方法を図31乃至図34を用いて説明する。まず、半導
体素子形成可能なシリコンからなる半導体ウエハ70を
例えば厚さ1〜500μm程度に整える。次に、図33
に示されるように半導体ウエハ70上にレジスト76に
て、例えばグランドルール100〜1000nm程度の
ホールアレイパターンをパターニングする。使用される
レジスト76は半導体ウエハのパターニングの際にシリ
コンよりもエッチングレートが十分に遅い材料が好まし
く、シリコン酸化膜、又はシリコン窒化膜とシリコン酸
化膜との積層膜などが適切である。ここで、半導体チッ
プごとにホールが分断されるように離間部77を設け
る。この際、パターンは半導体ウエハ上面の全面でも選
択された領域のみでもよい。またホールアレイパターン
密度は一定でも恣意的に変化させてもよい。このように
恣意的に変化させることにより、ウエハ面内の熱容量分
布を制御でき、所望の特性を実現することができる。
方法を図31乃至図34を用いて説明する。まず、半導
体素子形成可能なシリコンからなる半導体ウエハ70を
例えば厚さ1〜500μm程度に整える。次に、図33
に示されるように半導体ウエハ70上にレジスト76に
て、例えばグランドルール100〜1000nm程度の
ホールアレイパターンをパターニングする。使用される
レジスト76は半導体ウエハのパターニングの際にシリ
コンよりもエッチングレートが十分に遅い材料が好まし
く、シリコン酸化膜、又はシリコン窒化膜とシリコン酸
化膜との積層膜などが適切である。ここで、半導体チッ
プごとにホールが分断されるように離間部77を設け
る。この際、パターンは半導体ウエハ上面の全面でも選
択された領域のみでもよい。またホールアレイパターン
密度は一定でも恣意的に変化させてもよい。このように
恣意的に変化させることにより、ウエハ面内の熱容量分
布を制御でき、所望の特性を実現することができる。
【0085】次に、図34に示されるように、例えばR
IEなどの方向性エッチングにて半導体ウエハ70を例
えば深さ0.1〜10μm深さのエッチングを行い、半
導体ウエハ70上面に複数の開口部78を設ける。ここ
で、残存したレジスト76及び残渣物(図示せず)をレ
ジスト灰化や硫酸過酸化水素水混合液などで除去する。
IEなどの方向性エッチングにて半導体ウエハ70を例
えば深さ0.1〜10μm深さのエッチングを行い、半
導体ウエハ70上面に複数の開口部78を設ける。ここ
で、残存したレジスト76及び残渣物(図示せず)をレ
ジスト灰化や硫酸過酸化水素水混合液などで除去する。
【0086】次に、図31に示されるように水素アニー
ルとして例えば1000〜1200℃の水素雰囲気にて
10分から3時間程度熱処理を行い、シリコン表面流動
現象を用い半導体ウエハ70内部に空孔71を形成し
て、半導体ウエハを形成する。この表面流動現象は、全
体としてのエネルギーを最小化させる方向にシリコン原
子が流動することから、半導体ウエハ表面が被覆され
る。このように、素子が形成される領域に影響なく半導
体ウエハ内に空孔を形成できる。ここで、レジスト76
の開口部の間隔を例えば1μmよりも大きく開けた部分
を複数設け、その領域ではシリコン表面流動が生じない
ようにしておくことで、分離された空孔が複数個半導体
ウエハ内に形成できる。複数個に分けて空孔を設けるこ
とで、空孔間に梁部74が形成されて、この梁部74で
応力を支えるため、半導体ウエハの耐久性が向上する。
ルとして例えば1000〜1200℃の水素雰囲気にて
10分から3時間程度熱処理を行い、シリコン表面流動
現象を用い半導体ウエハ70内部に空孔71を形成し
て、半導体ウエハを形成する。この表面流動現象は、全
体としてのエネルギーを最小化させる方向にシリコン原
子が流動することから、半導体ウエハ表面が被覆され
る。このように、素子が形成される領域に影響なく半導
体ウエハ内に空孔を形成できる。ここで、レジスト76
の開口部の間隔を例えば1μmよりも大きく開けた部分
を複数設け、その領域ではシリコン表面流動が生じない
ようにしておくことで、分離された空孔が複数個半導体
ウエハ内に形成できる。複数個に分けて空孔を設けるこ
とで、空孔間に梁部74が形成されて、この梁部74で
応力を支えるため、半導体ウエハの耐久性が向上する。
【0087】次に、半導体ウエハの裏面を研磨して、加
熱処理などを施して、半導体素子を形成した後に、各半
導体チップとなるようにダイシングして、個別の半導体
チップとして分離し、図32に示されるような半導体チ
ップを得る。
熱処理などを施して、半導体素子を形成した後に、各半
導体チップとなるようにダイシングして、個別の半導体
チップとして分離し、図32に示されるような半導体チ
ップを得る。
【0088】ここで、空孔上部の領域は結晶性が良く、
必要な特性を持った素子を形成できる。このように本実
施の形態ではウエハ接着は行わずに第2の実施の形態同
様の効果を得ることができる。なお、図32において
は、1つの半導体チップ内の空孔はひとつ設けられてい
るが、複数個設けることができる。
必要な特性を持った素子を形成できる。このように本実
施の形態ではウエハ接着は行わずに第2の実施の形態同
様の効果を得ることができる。なお、図32において
は、1つの半導体チップ内の空孔はひとつ設けられてい
るが、複数個設けることができる。
【0089】(第7の実施の形態)図35を用いて本実
施の形態の半導体ウエハの構造を説明する。ここで、半
導体ウエハ80の上面付近には、素子形成領域(半導体
チップ形成予定領域)81が形成されている。この素子
形成領域81下に複数の第1空孔群82が設けられてい
る。複数の第1空孔群82間には第1梁部83が設けら
れて、第1空孔群82は分断されている。ここで、半導
体ウエハ80の上面から第1空孔群82の上面までの距
離である空孔の深さは、ウエハ上表面から例えば40μ
m程度の範囲内に形成する。さらに、半導体ウエハ80
の裏面側の半導体ウエハ80の内部に複数の第2空孔群
84が設けられている。複数の第2空孔群84間には、
第2梁部85が設けられて、第2空孔群84は分断され
ている。ここで、半導体ウエハ80の裏面から第2空孔
群84の上面までの距離である空孔の深さは、ウエハ上
表面から例えば40μm程度の範囲内に形成する。
施の形態の半導体ウエハの構造を説明する。ここで、半
導体ウエハ80の上面付近には、素子形成領域(半導体
チップ形成予定領域)81が形成されている。この素子
形成領域81下に複数の第1空孔群82が設けられてい
る。複数の第1空孔群82間には第1梁部83が設けら
れて、第1空孔群82は分断されている。ここで、半導
体ウエハ80の上面から第1空孔群82の上面までの距
離である空孔の深さは、ウエハ上表面から例えば40μ
m程度の範囲内に形成する。さらに、半導体ウエハ80
の裏面側の半導体ウエハ80の内部に複数の第2空孔群
84が設けられている。複数の第2空孔群84間には、
第2梁部85が設けられて、第2空孔群84は分断され
ている。ここで、半導体ウエハ80の裏面から第2空孔
群84の上面までの距離である空孔の深さは、ウエハ上
表面から例えば40μm程度の範囲内に形成する。
【0090】次に、本実施の形態の半導体ウエハの製造
方法を図35乃至図39を用いて説明する。まず、半導
体素子形成可能なシリコンからなる半導体ウエハ80を
例えば厚さ1〜500μm程度に整える。次に、図36
に示されるように半導体ウエハ80上に第1レジスト8
6にて、例えばグランドルール100〜1000nm程
度のホールアレイパターンをパターニングする。使用さ
れる第1レジスト86は半導体ウエハのパターニングの
際にシリコンよりもエッチングレートが十分に遅い材料
が好ましく、シリコン酸化膜、又はシリコン窒化膜とシ
リコン酸化膜との積層膜などが適切である。ここで、半
導体チップごとにホールが分断されるように第1離間部
87を設ける。この際、パターンは半導体ウエハの上面
の全面でも選択された領域のみでもよい。またホールア
レイパターン密度は一定でも恣意的に変化させてもよ
い。このように恣意的に変化させることにより、ウエハ
面内の熱容量分布を制御でき、所望の特性を実現するこ
とができる。
方法を図35乃至図39を用いて説明する。まず、半導
体素子形成可能なシリコンからなる半導体ウエハ80を
例えば厚さ1〜500μm程度に整える。次に、図36
に示されるように半導体ウエハ80上に第1レジスト8
6にて、例えばグランドルール100〜1000nm程
度のホールアレイパターンをパターニングする。使用さ
れる第1レジスト86は半導体ウエハのパターニングの
際にシリコンよりもエッチングレートが十分に遅い材料
が好ましく、シリコン酸化膜、又はシリコン窒化膜とシ
リコン酸化膜との積層膜などが適切である。ここで、半
導体チップごとにホールが分断されるように第1離間部
87を設ける。この際、パターンは半導体ウエハの上面
の全面でも選択された領域のみでもよい。またホールア
レイパターン密度は一定でも恣意的に変化させてもよ
い。このように恣意的に変化させることにより、ウエハ
面内の熱容量分布を制御でき、所望の特性を実現するこ
とができる。
【0091】次に、図37に示されるように、例えばR
IEなどの方向性エッチングにて半導体ウエハ80を例
えば深さ0.1〜10μm深さのエッチングを行い、半
導体ウエハ80の上面に複数の第1開口部88及び第1
梁部83を形成する。残存した第1レジスト86及び残
渣物(図示せず)をレジスト灰化や硫酸過酸化水素水混
合液などで除去する。
IEなどの方向性エッチングにて半導体ウエハ80を例
えば深さ0.1〜10μm深さのエッチングを行い、半
導体ウエハ80の上面に複数の第1開口部88及び第1
梁部83を形成する。残存した第1レジスト86及び残
渣物(図示せず)をレジスト灰化や硫酸過酸化水素水混
合液などで除去する。
【0092】次に、図38に示されるように、半導体ウ
エハ80の裏面に、第2レジスト89を用いグランドル
ール100〜1000nm程度のホールアレイパターン
をパターニングする。使用される第2レジスト89は半
導体ウエハのパターニングの際にシリコンよりもエッチ
ングレートが十分に遅い材料が好ましく、シリコン酸化
膜、又はシリコン窒化膜とシリコン酸化膜との積層膜な
どが適切である。ここで、半導体チップごとにホールが
分断されるように第2離間部90を設ける。この際、パ
ターンは半導体ウエハの上面の全面でも選択された領域
のみでもよい。またホールアレイパターン密度は一定で
も恣意的に変化させてもよい。このように恣意的に変化
させることにより、ウエハ面内の熱容量分布を制御で
き、所望の特性を実現することができる。
エハ80の裏面に、第2レジスト89を用いグランドル
ール100〜1000nm程度のホールアレイパターン
をパターニングする。使用される第2レジスト89は半
導体ウエハのパターニングの際にシリコンよりもエッチ
ングレートが十分に遅い材料が好ましく、シリコン酸化
膜、又はシリコン窒化膜とシリコン酸化膜との積層膜な
どが適切である。ここで、半導体チップごとにホールが
分断されるように第2離間部90を設ける。この際、パ
ターンは半導体ウエハの上面の全面でも選択された領域
のみでもよい。またホールアレイパターン密度は一定で
も恣意的に変化させてもよい。このように恣意的に変化
させることにより、ウエハ面内の熱容量分布を制御で
き、所望の特性を実現することができる。
【0093】次に、図39に示されるように、例えばR
IEにて例えば1〜10μm深さのエッチングを行い、
半導体ウエハ80の裏面に複数の第2開口部91及び第
2梁部85を形成する。残存した第2レジスト89及び
残渣物(図示せず)をレジスト灰化や硫酸過酸化水素水
混合液などで除去する。
IEにて例えば1〜10μm深さのエッチングを行い、
半導体ウエハ80の裏面に複数の第2開口部91及び第
2梁部85を形成する。残存した第2レジスト89及び
残渣物(図示せず)をレジスト灰化や硫酸過酸化水素水
混合液などで除去する。
【0094】次に、例えば1000〜1200℃の水素
雰囲気にて10分から3時間程度熱処理を行い、シリコ
ン表面流動を用いウエハ内部に空孔を形成し、図35に
示されるように素子形成領域81となる面の下方に第1
空孔群82及び素子形成領域81となる面と反対面下方
に第2空孔群84を有する半導体ウエハ80を形成す
る。ここで、第1空孔群82は半導体ウエハ80の上表
面から例えば、深さ40μm程度の範囲内に形成し、第
2空孔群84は、半導体ウエハ80の裏面表面から例え
ば、深さ40μm程度の範囲内に形成する。
雰囲気にて10分から3時間程度熱処理を行い、シリコ
ン表面流動を用いウエハ内部に空孔を形成し、図35に
示されるように素子形成領域81となる面の下方に第1
空孔群82及び素子形成領域81となる面と反対面下方
に第2空孔群84を有する半導体ウエハ80を形成す
る。ここで、第1空孔群82は半導体ウエハ80の上表
面から例えば、深さ40μm程度の範囲内に形成し、第
2空孔群84は、半導体ウエハ80の裏面表面から例え
ば、深さ40μm程度の範囲内に形成する。
【0095】このように、素子が形成される領域に影響
なく半導体ウエハ内に空孔を形成できる。ここで、第1
レジスト86及び第2レジスト89の開口部の間隔をそ
れぞれ例えば1μmよりも大きく開けた第1離間部87
及び第2離間部90を複数設け、その領域ではシリコン
表面流動が生じないようにしておくことで、分離された
空孔が複数個半導体ウエハ内に形成できる。複数個に分
けて第1空孔群82を設けることで、第1空孔群82間
に第1梁部83が形成され、複数個に分けて第2空孔群
84を設けることで、第2空孔群84間に第2梁部85
が形成されて、この第1梁部83及び第2梁部85で応
力を支えるため、半導体ウエハの耐久性が向上する。
なく半導体ウエハ内に空孔を形成できる。ここで、第1
レジスト86及び第2レジスト89の開口部の間隔をそ
れぞれ例えば1μmよりも大きく開けた第1離間部87
及び第2離間部90を複数設け、その領域ではシリコン
表面流動が生じないようにしておくことで、分離された
空孔が複数個半導体ウエハ内に形成できる。複数個に分
けて第1空孔群82を設けることで、第1空孔群82間
に第1梁部83が形成され、複数個に分けて第2空孔群
84を設けることで、第2空孔群84間に第2梁部85
が形成されて、この第1梁部83及び第2梁部85で応
力を支えるため、半導体ウエハの耐久性が向上する。
【0096】次に、加熱処理などを施し、半導体素子を
形成した後に、半導体ウエハの裏面を研磨して、各半導
体チップとなるようにダイシングして、個別の半導体チ
ップとして分離し、半導体チップを得る。ここで、半導
体チップの裏面や側面に凹凸が生じないように、各空孔
が半導体チップの大きさに比べて極めて小さい場合以外
は、各空孔がすべて研磨され尽くされて残存しないよう
に研磨を行う。また、各空孔が半導体チップの大きさに
比べて極めて小さい場合、裏面側の空孔だけ、研磨して
除去してもよいし、裏面側及び上面側の両方の空孔を残
して、研磨を終えることもできる。
形成した後に、半導体ウエハの裏面を研磨して、各半導
体チップとなるようにダイシングして、個別の半導体チ
ップとして分離し、半導体チップを得る。ここで、半導
体チップの裏面や側面に凹凸が生じないように、各空孔
が半導体チップの大きさに比べて極めて小さい場合以外
は、各空孔がすべて研磨され尽くされて残存しないよう
に研磨を行う。また、各空孔が半導体チップの大きさに
比べて極めて小さい場合、裏面側の空孔だけ、研磨して
除去してもよいし、裏面側及び上面側の両方の空孔を残
して、研磨を終えることもできる。
【0097】ここで、空孔上部の領域は結晶性が良く、
必要な特性を持った素子を形成できる。このように本実
施の形態ではウエハ接着は行わずに第2の実施の形態同
様の効果を得ることができる。なお、図35において
は、1つの半導体ウエハ内の空孔は上面付近及び下面付
近にそれぞれ3つずつ設けられているが、それぞれ1個
以上の個数を任意に設けることができる。
必要な特性を持った素子を形成できる。このように本実
施の形態ではウエハ接着は行わずに第2の実施の形態同
様の効果を得ることができる。なお、図35において
は、1つの半導体ウエハ内の空孔は上面付近及び下面付
近にそれぞれ3つずつ設けられているが、それぞれ1個
以上の個数を任意に設けることができる。
【0098】このように本実施の形態ではウエハ接着は
行わずに、第7の実施の形態よりも熱容量低減効果の大
きい半導体ウエハ及びその製造方法を提供できる。な
お、ウエハの上面に形成されたホールアレイのパターン
とウエハの下面に形成されたホールアレイのパターンと
は、その位置は一致していてもずれていてもどちらでも
よい。
行わずに、第7の実施の形態よりも熱容量低減効果の大
きい半導体ウエハ及びその製造方法を提供できる。な
お、ウエハの上面に形成されたホールアレイのパターン
とウエハの下面に形成されたホールアレイのパターンと
は、その位置は一致していてもずれていてもどちらでも
よい。
【0099】(第8の実施の形態)図40を用いて本実
施の形態の半導体ウエハの構造を説明する。図40に
は、本実施の形態の半導体ウエハ95の断面がされる。
ここで、半導体ウエハ95の上部部分は、シリコンウエ
ハ96が設けられている。このシリコンウエハ96下面
には、ウエハ母材(サファイア板)97が、接着領域9
8にてシリコン酸化膜層99を介して接着されている。
シリコンウエハ96の上面付近には、素子形成領域(半
導体チップ形成予定領域)100が形成されている。こ
の素子形成領域100下に空孔101が設けられてい
る。ここで、シリコンウエハ96の上面から空孔101
の上面までの距離である空孔の深さは、シリコンウエハ
96上表面から例えば40μm程度の範囲内で形成され
ている。なお、空孔は1つに限らず複数個設けられてい
てもよい。
施の形態の半導体ウエハの構造を説明する。図40に
は、本実施の形態の半導体ウエハ95の断面がされる。
ここで、半導体ウエハ95の上部部分は、シリコンウエ
ハ96が設けられている。このシリコンウエハ96下面
には、ウエハ母材(サファイア板)97が、接着領域9
8にてシリコン酸化膜層99を介して接着されている。
シリコンウエハ96の上面付近には、素子形成領域(半
導体チップ形成予定領域)100が形成されている。こ
の素子形成領域100下に空孔101が設けられてい
る。ここで、シリコンウエハ96の上面から空孔101
の上面までの距離である空孔の深さは、シリコンウエハ
96上表面から例えば40μm程度の範囲内で形成され
ている。なお、空孔は1つに限らず複数個設けられてい
てもよい。
【0100】ウエハ母材97には、複数の空洞102が
設けられていて、空洞102以外の表面にはシリコン酸
化膜層99が形成されている。複数の空洞102が形成
されていないウエハ母材97の上端部はシリコンウエハ
96と接着する接着領域98となっている。空洞102
に面したシリコンウエハ96表面には、シリコン酸化膜
103が形成されている。
設けられていて、空洞102以外の表面にはシリコン酸
化膜層99が形成されている。複数の空洞102が形成
されていないウエハ母材97の上端部はシリコンウエハ
96と接着する接着領域98となっている。空洞102
に面したシリコンウエハ96表面には、シリコン酸化膜
103が形成されている。
【0101】ここで、接着領域54の上面からウエハ母
材97内の空洞102の底面の上表面までの距離である
空洞の深さは、例えば1〜100μmであり、概ね50
0nm以上とすることができる。
材97内の空洞102の底面の上表面までの距離である
空洞の深さは、例えば1〜100μmであり、概ね50
0nm以上とすることができる。
【0102】次に、本実施の形態の半導体ウエハの製造
方法を図40乃至図44を用いて説明する。まず、半導
体素子形成可能なシリコンからなるシリコンウエハ96
を例えば厚さ1〜500μm程度に整える。次に、図4
1に示されるようにシリコンウエハ96上にレジスト1
04にて、例えばグランドルール100〜1000nm
程度のホールアレイパターンをパターニングする。使用
されるレジスト104は半導体ウエハのパターニングの
際にシリコンよりもエッチングレートが十分に遅い材料
が好ましく、シリコン酸化膜、又はシリコン窒化膜とシ
リコン酸化膜との積層膜などが適切である。この際、パ
ターンはシリコンウエハ96の上面の全面でも選択され
た領域のみでもよい。またホールアレイパターン密度は
一定でも恣意的に変化させてもよい。このように恣意的
に変化させることにより、ウエハ面内の熱容量分布を制
御でき、所望の特性を実現することができる。
方法を図40乃至図44を用いて説明する。まず、半導
体素子形成可能なシリコンからなるシリコンウエハ96
を例えば厚さ1〜500μm程度に整える。次に、図4
1に示されるようにシリコンウエハ96上にレジスト1
04にて、例えばグランドルール100〜1000nm
程度のホールアレイパターンをパターニングする。使用
されるレジスト104は半導体ウエハのパターニングの
際にシリコンよりもエッチングレートが十分に遅い材料
が好ましく、シリコン酸化膜、又はシリコン窒化膜とシ
リコン酸化膜との積層膜などが適切である。この際、パ
ターンはシリコンウエハ96の上面の全面でも選択され
た領域のみでもよい。またホールアレイパターン密度は
一定でも恣意的に変化させてもよい。このように恣意的
に変化させることにより、ウエハ面内の熱容量分布を制
御でき、所望の特性を実現することができる。
【0103】次に、図42に示されるように、例えばR
IEなどの方向性エッチングにてシリコンウエハ96を
例えば深さ0.1〜10μm深さのエッチングを行い、
シリコンウエハ96上面に複数の開口部105を設け
る。ここで、残存したレジスト104及び残渣物(図示
せず)をレジスト灰化や硫酸過酸化水素水混合液などで
除去する。
IEなどの方向性エッチングにてシリコンウエハ96を
例えば深さ0.1〜10μm深さのエッチングを行い、
シリコンウエハ96上面に複数の開口部105を設け
る。ここで、残存したレジスト104及び残渣物(図示
せず)をレジスト灰化や硫酸過酸化水素水混合液などで
除去する。
【0104】次に、図43に示されるように水素アニー
ルとして例えば1000〜1200℃の水素雰囲気にて
10分から3時間程度熱処理を行い、シリコン表面流動
現象を用いシリコンウエハ96内部に空孔101を形成
する。このシリコンウエハ96の裏面に第4の実施の形
態で説明した製造方法にて製造された図44に示される
ウエハ母材97の空洞102が形成された面を重ね合わ
せ、例えば900℃〜1200℃の酸素雰囲気で30分
〜3時間程度の熱処理を行い接着し、化学機械研磨及び
弗酸系ウエット処理にてウエハ整形及びシリコンウエハ
96上に形成されたシリコン酸化膜103を除去して、
半導体ウエハ95を形成する。すなわち、シリコンウエ
ハ96表面にシリコン酸化膜103が形成されて、この
シリコン酸化膜103とウエハ母材97の空洞102以
外の上表面部のシリコン酸化膜層99とが接着して、接
着領域98が形成される。
ルとして例えば1000〜1200℃の水素雰囲気にて
10分から3時間程度熱処理を行い、シリコン表面流動
現象を用いシリコンウエハ96内部に空孔101を形成
する。このシリコンウエハ96の裏面に第4の実施の形
態で説明した製造方法にて製造された図44に示される
ウエハ母材97の空洞102が形成された面を重ね合わ
せ、例えば900℃〜1200℃の酸素雰囲気で30分
〜3時間程度の熱処理を行い接着し、化学機械研磨及び
弗酸系ウエット処理にてウエハ整形及びシリコンウエハ
96上に形成されたシリコン酸化膜103を除去して、
半導体ウエハ95を形成する。すなわち、シリコンウエ
ハ96表面にシリコン酸化膜103が形成されて、この
シリコン酸化膜103とウエハ母材97の空洞102以
外の上表面部のシリコン酸化膜層99とが接着して、接
着領域98が形成される。
【0105】次に、化学機械研磨法及び弗酸系ウエット
処理にてウエハ整形を行うとともに、空洞102に面し
た領域以外のシリコンウエハ96表面上に形成されたシ
リコン酸化膜103を除去する。こうして、図40に示
す内部に複数の空洞102が設けられた半導体ウエハ9
5を形成する。ここで、ウエハ母材97の側面とシリコ
ンウエハ96の側面が一致するようにシリコンウエハ9
6の側面をCMP法にて除去する。なお、ウエハ母材9
7の側面とシリコンウエハ96の側面とはその面同士が
必ずしも同一面とならなくてもよい。本実施の形態の構
造では、サファイアがシリコンウエハに対する不純物の
バリアとして機能する。
処理にてウエハ整形を行うとともに、空洞102に面し
た領域以外のシリコンウエハ96表面上に形成されたシ
リコン酸化膜103を除去する。こうして、図40に示
す内部に複数の空洞102が設けられた半導体ウエハ9
5を形成する。ここで、ウエハ母材97の側面とシリコ
ンウエハ96の側面が一致するようにシリコンウエハ9
6の側面をCMP法にて除去する。なお、ウエハ母材9
7の側面とシリコンウエハ96の側面とはその面同士が
必ずしも同一面とならなくてもよい。本実施の形態の構
造では、サファイアがシリコンウエハに対する不純物の
バリアとして機能する。
【0106】次に、加熱処理などを施し、半導体素子を
形成した後に、半導体ウエハの裏面を研磨して、各半導
体チップとなるようにダイシングして、個別の半導体チ
ップとして分離し、半導体チップを得る。
形成した後に、半導体ウエハの裏面を研磨して、各半導
体チップとなるようにダイシングして、個別の半導体チ
ップとして分離し、半導体チップを得る。
【0107】ここで、空孔上部の領域は結晶性が良く、
必要な特性を持った素子を形成できる。本実施の形態で
は、第1の実施の形態同様の効果を得ることができる。
なお、図40においては、1つのシリコンウエハ内の空
孔はひとつ設けられているが、第6の実施の形態のよう
に複数個設けることができる。
必要な特性を持った素子を形成できる。本実施の形態で
は、第1の実施の形態同様の効果を得ることができる。
なお、図40においては、1つのシリコンウエハ内の空
孔はひとつ設けられているが、第6の実施の形態のよう
に複数個設けることができる。
【0108】また、上述の構造のシリコンウエハ96に
代えて、第7の実施の形態の半導体ウエハを用いること
ができる。さらに、その他の実施の形態を組み合わせ
て、ウエハ貼り付けることにより半導体ウエハを形成す
ることも可能である。なお、貼り合わせるウエハ枚数が
多いため、他の実施の形態に比べて貼り合わせる各ウエ
ハの厚さを減らして、貼り合わせたウエハ全体の厚さを
増さずに形成できる。
代えて、第7の実施の形態の半導体ウエハを用いること
ができる。さらに、その他の実施の形態を組み合わせ
て、ウエハ貼り付けることにより半導体ウエハを形成す
ることも可能である。なお、貼り合わせるウエハ枚数が
多いため、他の実施の形態に比べて貼り合わせる各ウエ
ハの厚さを減らして、貼り合わせたウエハ全体の厚さを
増さずに形成できる。
【0109】(第8の実施の形態の第1の変形例)本変
形例では、空孔が形成されたシリコンウエハを用いず
に、第1乃至第5の実施の形態同様の空洞が形成された
半導体ウエハを組み合わせて構成する。すなわち、図4
5にその断面構造が示されるように、シリコンで形成さ
れたウエハ母材21の周囲には、シリコン酸化膜層24
が形成されている。シリコンウエハ20の下面には、シ
リコン酸化膜25が形成されている。ウエハ母材21の
空洞23が形成されていない上端部はシリコンウエハ2
0と接着する接着領域22となっている。シリコンウエ
ハ20の上面付近には、素子形成領域26が形成されて
いる。ここで、接着領域22の上面からウエハ母材21
の空洞23の底面の上表面までの距離である空洞の深さ
は、例えば1〜100μmであり、概ね500nm以上
とすることができる。
形例では、空孔が形成されたシリコンウエハを用いず
に、第1乃至第5の実施の形態同様の空洞が形成された
半導体ウエハを組み合わせて構成する。すなわち、図4
5にその断面構造が示されるように、シリコンで形成さ
れたウエハ母材21の周囲には、シリコン酸化膜層24
が形成されている。シリコンウエハ20の下面には、シ
リコン酸化膜25が形成されている。ウエハ母材21の
空洞23が形成されていない上端部はシリコンウエハ2
0と接着する接着領域22となっている。シリコンウエ
ハ20の上面付近には、素子形成領域26が形成されて
いる。ここで、接着領域22の上面からウエハ母材21
の空洞23の底面の上表面までの距離である空洞の深さ
は、例えば1〜100μmであり、概ね500nm以上
とすることができる。
【0110】このウエハ母材21の下面に、さらにもう
ひとつの同一構造を持つウエハ母材21が接着されてい
る。下側のウエハ母材21の上表面のシリコン酸化膜層
24が上側のウエハ母材21の下表面のシリコン酸化膜
層24と接着されて、2層構造の空洞23が半導体ウエ
ハに設けられた構成となっている。図45に示された構
造の半導体ウエハは、第2の実施の形態において説明し
た製造方法の図1に示された構造を得た後に、図12に
示された構造の別の母材の空洞が形成された面を図1に
示された構造の半導体ウエハのウエハ母材21の裏面上
に重ね合わせ、例えば900℃〜1200℃の酸素雰囲
気で30分〜3時間程度の熱処理を行い、2つのウエハ
母材21を接着する。すなわち、2つのウエハ母材21
の表面のシリコン酸化膜層24同士が接着して、接着領
域22が形成される。
ひとつの同一構造を持つウエハ母材21が接着されてい
る。下側のウエハ母材21の上表面のシリコン酸化膜層
24が上側のウエハ母材21の下表面のシリコン酸化膜
層24と接着されて、2層構造の空洞23が半導体ウエ
ハに設けられた構成となっている。図45に示された構
造の半導体ウエハは、第2の実施の形態において説明し
た製造方法の図1に示された構造を得た後に、図12に
示された構造の別の母材の空洞が形成された面を図1に
示された構造の半導体ウエハのウエハ母材21の裏面上
に重ね合わせ、例えば900℃〜1200℃の酸素雰囲
気で30分〜3時間程度の熱処理を行い、2つのウエハ
母材21を接着する。すなわち、2つのウエハ母材21
の表面のシリコン酸化膜層24同士が接着して、接着領
域22が形成される。
【0111】次に、化学機械研磨法及び弗酸系ウエット
処理にてウエハ整形を行うとともに、空洞23に面した
領域以外のシリコンウエハ20表面上に形成されたシリ
コン酸化膜25を除去する。こうして、図45に示す内
部に複数の空洞23が設けられた半導体ウエハを形成す
る。ここで、ウエハ母材21の側面とシリコンウエハ2
0の側面が一致するようにシリコンウエハ20の側面を
CMP法にて除去する。なお、ウエハ母材21の側面と
シリコンウエハ20の側面とはその面同士が必ずしも同
一面とならなくてもよい。
処理にてウエハ整形を行うとともに、空洞23に面した
領域以外のシリコンウエハ20表面上に形成されたシリ
コン酸化膜25を除去する。こうして、図45に示す内
部に複数の空洞23が設けられた半導体ウエハを形成す
る。ここで、ウエハ母材21の側面とシリコンウエハ2
0の側面が一致するようにシリコンウエハ20の側面を
CMP法にて除去する。なお、ウエハ母材21の側面と
シリコンウエハ20の側面とはその面同士が必ずしも同
一面とならなくてもよい。
【0112】このように形成された半導体ウエハに加熱
などの工程を施して、半導体素子を形成した後で、ウエ
ハ母材の底面でもある半導体ウエハの裏面を研磨して、
貼り合わせたウエハ母材21を剥離して、残ったシリコ
ンウエハ1を各半導体チップとなるようにダイシングし
て、個別の半導体チップとして分離する。なお、半導体
ウエハの裏面を研磨せずにダイシングして、個別の半導
体チップとしてもよく、さらには、半導体ウエハをダイ
シングした後に、各チップの裏面を研磨してもよい。本
変形例においても第8の実施の形態同様の効果を得るこ
とができる。
などの工程を施して、半導体素子を形成した後で、ウエ
ハ母材の底面でもある半導体ウエハの裏面を研磨して、
貼り合わせたウエハ母材21を剥離して、残ったシリコ
ンウエハ1を各半導体チップとなるようにダイシングし
て、個別の半導体チップとして分離する。なお、半導体
ウエハの裏面を研磨せずにダイシングして、個別の半導
体チップとしてもよく、さらには、半導体ウエハをダイ
シングした後に、各チップの裏面を研磨してもよい。本
変形例においても第8の実施の形態同様の効果を得るこ
とができる。
【0113】(第8の実施の形態の第2の変形例)本変
形例は、図46に示されるように図45に示された構造
の下方のウエハ母材21の接着面が空洞が形成されてい
ない面となっている点のみで第8の実施の形態の第1の
変形例と相違している。本変形例においても第8の実施
の形態の第1の変形例同様の効果を得ることができる。
形例は、図46に示されるように図45に示された構造
の下方のウエハ母材21の接着面が空洞が形成されてい
ない面となっている点のみで第8の実施の形態の第1の
変形例と相違している。本変形例においても第8の実施
の形態の第1の変形例同様の効果を得ることができる。
【0114】各実施の形態で形成された母材やシリコン
ウエハは組み合わせて積層して、上表面付近に素子形成
領域を設け、母材中やシリコンウエハ内に空洞を設ける
ことで、他の変形例も構成でき、本変形例と同様の効果
を得ることができる。
ウエハは組み合わせて積層して、上表面付近に素子形成
領域を設け、母材中やシリコンウエハ内に空洞を設ける
ことで、他の変形例も構成でき、本変形例と同様の効果
を得ることができる。
【0115】(第9の実施の形態)本実施の形態の半導
体ウエハでは、空洞や接着領域を透視して示した図9に
示すようにラインアンドスペースパターンを形成した2
つのウエハをラインアンドスペースが互いに交差する位
置関係にて貼り合わせている。すなわち、上層の半導体
ウエハとしての第1ウエハ111には空洞23と接着領
域22が図48に示されるように上下方向に直線的に配
置されている。下層に接着されたウエハ母材21は第1
ウエハ111の空洞23及び接着領域22の配置方向と
直交する左右方向に図49に示されるように直線的に配
置されている。第1ウエハ111の断面構造は例えば図
1に示されるような構造であり、第1ウエハ111に接
着されるウエハ母材21の断面構造は図12に示される
ような構造である。
体ウエハでは、空洞や接着領域を透視して示した図9に
示すようにラインアンドスペースパターンを形成した2
つのウエハをラインアンドスペースが互いに交差する位
置関係にて貼り合わせている。すなわち、上層の半導体
ウエハとしての第1ウエハ111には空洞23と接着領
域22が図48に示されるように上下方向に直線的に配
置されている。下層に接着されたウエハ母材21は第1
ウエハ111の空洞23及び接着領域22の配置方向と
直交する左右方向に図49に示されるように直線的に配
置されている。第1ウエハ111の断面構造は例えば図
1に示されるような構造であり、第1ウエハ111に接
着されるウエハ母材21の断面構造は図12に示される
ような構造である。
【0116】ここで、この第1ウエハ111とウエハ母
材21が積層された断面構造として、図45に示される
ように一方のウエハのパターンの開口部に他方のウエハ
の開口部がない面を貼り合わせてもよいし、図46に示
されるように2枚のウエハともにパターンの開口部が設
けられていない面同士を貼り合わせても良い。ここで、
図45及び図46に示されるような断面は図47におい
て、格子状に形成された空洞と接着部のパターンにおい
て、対角線方向に切り取って見た断面図に相当する。さ
らに、重ね合わせるウエハは3枚以上としてもよく、そ
れぞれの貼り合わせる面には、パターンの開口部が設け
られていても、いなくてもどちらでもよい。なお、3枚
以上のウエハを貼り合わせる場合、それぞれの熱容量の
和が大きくならないようにそれぞれのウエハの厚さを小
さくすることが好ましい。
材21が積層された断面構造として、図45に示される
ように一方のウエハのパターンの開口部に他方のウエハ
の開口部がない面を貼り合わせてもよいし、図46に示
されるように2枚のウエハともにパターンの開口部が設
けられていない面同士を貼り合わせても良い。ここで、
図45及び図46に示されるような断面は図47におい
て、格子状に形成された空洞と接着部のパターンにおい
て、対角線方向に切り取って見た断面図に相当する。さ
らに、重ね合わせるウエハは3枚以上としてもよく、そ
れぞれの貼り合わせる面には、パターンの開口部が設け
られていても、いなくてもどちらでもよい。なお、3枚
以上のウエハを貼り合わせる場合、それぞれの熱容量の
和が大きくならないようにそれぞれのウエハの厚さを小
さくすることが好ましい。
【0117】図48にその上面が示されるような上下方
向に形成されたラインアンドスペースパターンは、上下
方向の応力に弱く、図49にその上面が示されるように
左右方向のみに行状に形成されたラインアンドスペース
パターンは、左右方向の応力に弱い。このような機械的
強度の弱点を梁として機能する接着領域が格子状に配置
される本実施の形態において、接着領域の密度分布を均
一化することで克服できる。こうして半導体ウエハの熱
容量低減と共に機械強度を増加させることができる。
向に形成されたラインアンドスペースパターンは、上下
方向の応力に弱く、図49にその上面が示されるように
左右方向のみに行状に形成されたラインアンドスペース
パターンは、左右方向の応力に弱い。このような機械的
強度の弱点を梁として機能する接着領域が格子状に配置
される本実施の形態において、接着領域の密度分布を均
一化することで克服できる。こうして半導体ウエハの熱
容量低減と共に機械強度を増加させることができる。
【0118】ここで、3枚以上のウエハを重ね合わせる
場合、素子形成領域がある最上層のシリコンウエハ以外
のウエハとして、ダイヤモンドウエハなどの熱容量の小
さいウエハを使用できる。
場合、素子形成領域がある最上層のシリコンウエハ以外
のウエハとして、ダイヤモンドウエハなどの熱容量の小
さいウエハを使用できる。
【0119】上記の各実施の形態において、半導体ウエ
ハの熱容量を低減させることを優先的に意図する場合
は、空洞、開口部や空孔の体積を可能な範囲で大きくす
る。逆に半導体ウエハの機械的強度を保つことを優先的
に意図する場合は、空洞、開口部や空孔の体積を可能な
限り縮小し、その分布を均一化して、梁となる残存部を
多く設けることが好ましい。
ハの熱容量を低減させることを優先的に意図する場合
は、空洞、開口部や空孔の体積を可能な範囲で大きくす
る。逆に半導体ウエハの機械的強度を保つことを優先的
に意図する場合は、空洞、開口部や空孔の体積を可能な
限り縮小し、その分布を均一化して、梁となる残存部を
多く設けることが好ましい。
【0120】
【発明の効果】本発明によれば、素子形成領域の熱容量
を低減させることができ、半導体素子製造工程で用いら
れる熱処理時の昇降温時間が短縮され、熱予算を低減で
きる半導体ウエハを提供することが可能である。
を低減させることができ、半導体素子製造工程で用いら
れる熱処理時の昇降温時間が短縮され、熱予算を低減で
きる半導体ウエハを提供することが可能である。
【図1】 本発明の第2の実施の形態に係る半導体ウエ
ハを説明する断面図。
ハを説明する断面図。
【図2】 本発明の第1の実施の形態に係る半導体ウエ
ハを説明する上面図。
ハを説明する上面図。
【図3】 本発明の第1の実施の形態に係る半導体ウエ
ハを説明する断面図。
ハを説明する断面図。
【図4】 本発明の第1の実施の形態に係る半導体ウエ
ハの製造方法を説明する一工程を表す断面図。
ハの製造方法を説明する一工程を表す断面図。
【図5】 本発明の第1の実施の形態に係る半導体ウエ
ハの製造方法を説明する一工程を表す断面図。
ハの製造方法を説明する一工程を表す断面図。
【図6】 本発明の第1の実施の形態に係る半導体ウエ
ハの製造方法を説明する一工程を表す断面図。
ハの製造方法を説明する一工程を表す断面図。
【図7】 本発明の第1の実施の形態に係る半導体ウエ
ハの製造方法を説明する一工程を表す断面図。
ハの製造方法を説明する一工程を表す断面図。
【図8】 本発明の第1の実施の形態の変形例に係る半
導体ウエハを説明する上面図。
導体ウエハを説明する上面図。
【図9】 本発明の第2の実施の形態に係る半導体ウエ
ハを説明する上面図。
ハを説明する上面図。
【図10】 本発明の第2の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図11】 本発明の第2の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図12】 本発明の第2の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図13】 本発明の第2の実施の形態に係る半導体ウ
エハの上面構造の一例である空洞が同心円状に複数設け
られた構造を示す上面図。
エハの上面構造の一例である空洞が同心円状に複数設け
られた構造を示す上面図。
【図14】 本発明の第2の実施の形態に係る半導体ウ
エハの上面構造の一例である空洞が蜂の巣状に設けられ
たハニカム構造を示す上面図。
エハの上面構造の一例である空洞が蜂の巣状に設けられ
たハニカム構造を示す上面図。
【図15】 本発明の第2の実施の形態に係る半導体ウ
エハの上面構造の一例である溝状切削部が蜘蛛の巣状に
設けられた放射構造と同心円構造の組み合わせを示す上
面図。
エハの上面構造の一例である溝状切削部が蜘蛛の巣状に
設けられた放射構造と同心円構造の組み合わせを示す上
面図。
【図16】 本発明の第2の実施の形態に係る半導体ウ
エハをダイシングした半導体チップを示す断面図。
エハをダイシングした半導体チップを示す断面図。
【図17】 本発明の第3の実施の形態に係る半導体ウ
エハを説明する断面図。
エハを説明する断面図。
【図18】 本発明の第3の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図19】 本発明の第3の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図20】 本発明の第4の実施の形態に係る半導体ウ
エハを説明する断面図。
エハを説明する断面図。
【図21】 本発明の第4の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図22】 本発明の第4の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図23】 本発明の第4の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図24】 本発明の第4の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図25】 本発明の第5の実施の形態に係る半導体ウ
エハを説明する断面図。
エハを説明する断面図。
【図26】 本発明の第5の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図27】 本発明の第5の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図28】 本発明の第5の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図29】 本発明の第5の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図30】 本発明の第6の実施の形態に係る半導体ウ
エハを説明する上面図。
エハを説明する上面図。
【図31】 本発明の第6の実施の形態に係る半導体ウ
エハを説明する断面図。
エハを説明する断面図。
【図32】 本発明の第6の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図33】 本発明の第6の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図34】 本発明の第6の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図35】 本発明の第7の実施の形態に係る半導体ウ
エハを説明する断面図。
エハを説明する断面図。
【図36】 本発明の第7の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図37】 本発明の第7の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図38】 本発明の第7の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図39】 本発明の第7の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図40】 本発明の第8の実施の形態に係る半導体ウ
エハを説明する断面図。
エハを説明する断面図。
【図41】 本発明の第8の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図42】 本発明の第8の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図43】 本発明の第8の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図44】 本発明の第8の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。
エハの製造方法を説明する一工程を表す断面図。
【図45】 本発明の第8の実施の形態の第1の変形例
に係る半導体ウエハを説明する断面図。
に係る半導体ウエハを説明する断面図。
【図46】 本発明の第8の実施の形態の第2の変形例
に係る半導体ウエハを説明する断面図。
に係る半導体ウエハを説明する断面図。
【図47】 本発明の第9の実施の形態に係る半導体ウ
エハを説明する上面図。
エハを説明する上面図。
【図48】 本発明の第9の実施の形態に係る半導体ウ
エハに用いる第1ウエハを説明する上面図。
エハに用いる第1ウエハを説明する上面図。
【図49】 本発明の第9の実施の形態に係る半導体ウ
エハに用いるウエハ母材を説明する上面図。
エハに用いるウエハ母材を説明する上面図。
1、20、33、41、51、61、96 シリコンウ
エハ 2、21、32、40、50、60、97 ウエハ母材 3 周縁部 4、23、31、43、53、64、102 空洞 5、24、56、99 シリコン酸化膜層 6、25、42、52、67、103 シリコン酸化膜 7、22、44、54、65、98 接着領域 9、26、45、55、66、73、81、100 素
子形成領域 11、74 梁部 12 切削部 27、46、57、68、76 レジスト 29 溝状切削部 30、72、75 半導体チップ 62 パラジウム膜 63 ポリシリコン膜 70、80、95、110 半導体ウエハ 71、101 空孔 77 離間部 78 開口部 82 第1空孔群 83 第1梁部 84 第2空孔群 85 第2梁部 86 第1レジスト 87 第1離間部 88 第1開口部 89 第2レジスト 90 第2離間部 91 第2開口部 111 第1ウエハ
エハ 2、21、32、40、50、60、97 ウエハ母材 3 周縁部 4、23、31、43、53、64、102 空洞 5、24、56、99 シリコン酸化膜層 6、25、42、52、67、103 シリコン酸化膜 7、22、44、54、65、98 接着領域 9、26、45、55、66、73、81、100 素
子形成領域 11、74 梁部 12 切削部 27、46、57、68、76 レジスト 29 溝状切削部 30、72、75 半導体チップ 62 パラジウム膜 63 ポリシリコン膜 70、80、95、110 半導体ウエハ 71、101 空孔 77 離間部 78 開口部 82 第1空孔群 83 第1梁部 84 第2空孔群 85 第2梁部 86 第1レジスト 87 第1離間部 88 第1開口部 89 第2レジスト 90 第2離間部 91 第2開口部 111 第1ウエハ
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フロントページの続き
(72)発明者 杉本 茂樹
神奈川県横浜市磯子区新杉田町8番地 株
式会社東芝横浜事業所内
Claims (18)
- 【請求項1】複数の半導体チップがそれぞれ形成される
複数の半導体チップ形成予定領域を有する素子形成半導
体ウエハと、 この素子形成半導体ウエハに接着される接着領域と、内
部に前記素子形成半導体ウエハを構成する材料に比べ熱
容量の低い構造とを有し、半導体又は絶縁体からなるウ
エハ母材と、 前記接着領域と前記素子形成半導体ウエハとの間に設け
られた接着手段とを具備することを特徴とする半導体ウ
エハ。 - 【請求項2】前記素子形成半導体ウエハを構成する材料
に比べ熱容量の低い構造は、空洞を有する構造とした請
求項1記載の半導体ウエハ。 - 【請求項3】前記空洞はその一部に梁を有する構造であ
ることを特徴とする請求項2記載の半導体ウエハ。 - 【請求項4】前記梁を有する構造はラインアンドスペー
スパターンであることを特徴とする請求項3記載の半導
体ウエハ。 - 【請求項5】前記梁を有する構造はホールアレイパター
ンであることを特徴とする請求項3記載の半導体ウエ
ハ。 - 【請求項6】前記梁を有する構造はハニカム構造である
ことを特徴とする請求項3記載の半導体ウエハ。 - 【請求項7】前記梁を有する構造は放射パターンである
ことを特徴とする請求項3記載の半導体ウエハ。 - 【請求項8】前記梁を有する構造は同心円パターンであ
ることを特徴とする請求項3記載の半導体ウエハ。 - 【請求項9】前記梁を有する構造は、ラインアンドスペ
ースパターン、ホールアレイパターン、ハニカム構造、
放射パターン、同心円パターンの中から2つ以上選択さ
れて混合されていることを特徴とする請求項3記載の半
導体ウエハ。 - 【請求項10】前記ウエハ母体は、互いに接着されて積
層され、前記梁構造が互いに異なる2種類以上の複数の
ウエハ母材の集合体であることを特徴とする請求項2乃
至9いずれか1項記載の半導体ウエハ。 - 【請求項11】前記素子形成半導体ウエハと前記ウエハ
母材とは同一材料を有することを特徴とする請求項1乃
至10いずれか1項記載の半導体ウエハ。 - 【請求項12】前記ウエハ母材は、前記素子形成半導体
ウエハを構成する材料に比べ熱容量の低い材料で構成さ
れることを特徴とする請求項1乃至10いずれか1項記
載の半導体ウエハ。 - 【請求項13】前記空洞は、前記半導体チップ形成予定
領域の大きさに比べてきわめて小さいことを特徴とする
請求項1乃至12いずれか1項記載の半導体ウエハ。 - 【請求項14】上面付近に設けられた半導体素子形成領
域と、 この半導体素子形成領域下に設けられた複数の第1空洞
群と、 下面付近に設けられた複数の第2空洞群とを有すること
を特徴とする半導体ウエハ。 - 【請求項15】ウエハ母材にラインアンドスペース溝パ
ターン、格子溝パターン、ホールパターン、放射状パタ
ーン、又は同心円パターンのうち少なくとも一つを含む
パターニングを行う工程と、 上面付近に半導体素子が形成される領域を有する素子形
成半導体ウエハの上面とは反対側の裏面に前記ウエハ母
材のパターニングが施された面を対向させて、熱処理を
行い前記ウエハ母材と前記素子形成半導体ウエハとを貼
り合わせる工程とを有することを特徴とする半導体ウエ
ハの製造方法。 - 【請求項16】前記ウエハ母材にパターニングを行う工
程の後で、前記熱処理を行う工程の前に、前記パターニ
ングを行ったウエハ母材を熱酸化により酸化する工程を
さらに有することを特徴とする請求項15記載の半導体
ウエハの製造方法。 - 【請求項17】ウエハ母材にラインアンドスペース溝パ
ターン、格子溝パターン、ホールパターン、放射状パタ
ーン、又は同心円パターンのうち少なくとも一つを含む
パターニングを行う工程と、そのパターニングを行った
ウエハ母材を熱酸化により酸化する工程と、 パターニングを行ったウエハ母材表面上に半導体の酸化
物を成膜する工程と、 上面付近に半導体素子が形成される領域を有する素子形
成半導体ウエハの上面とは反対側の裏面に前記ウエハ母
材のパターニングが施された面を対向させて、熱処理を
行い前記ウエハ母材と前記素子形成半導体ウエハとを貼
り合わせる工程とを有することを特徴とする半導体ウエ
ハの製造方法。 - 【請求項18】ウエハ母材にラインアンドスペース溝パ
ターン、格子溝パターン、ホールパターン、放射状パタ
ーン、又は同心円パターンのうち少なくとも一つを含む
パターニングを行う工程と、そのパターニングを行った
ウエハ母材を熱酸化により酸化する工程と、 パターニングを行ったウエハ母材のパターニングを行っ
た面の表面上に金属膜を成膜する工程と、 上面付近に半導体素子が形成される領域を有する素子形
成半導体ウエハの上面とは反対側の裏面に前記ウエハ母
材のパターニングが施された面を対向させて、熱処理を
行い前記ウエハ母材と前記素子形成半導体ウエハとを貼
り合わせる工程とを有することを特徴とする半導体ウエ
ハの製造方法。
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2002
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