JP2003257805A

JP2003257805A - 半導体ウエハ及びその製造方法

Info

Publication number: JP2003257805A
Application number: JP2002053213A
Authority: JP
Inventors: Hitoshi Ito; 仁伊藤; Tatsuo Akiyama; 龍雄秋山; Shigeki Sugimoto; 茂樹杉本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-02-28
Filing date: 2002-02-28
Publication date: 2003-09-12

Abstract

(57)【要約】【課題】素子形成領域の熱容量を低減させることがで
き、半導体素子製造工程で用いられる熱処理時の昇降温
時間が短縮され、熱予算を低減できる半導体ウエハを提
供する。【解決手段】複数の半導体チップがそれぞれ形成され
る複数の半導体チップ形成予定領域を有する素子形成半
導体ウエハ２０と、この素子形成半導体ウエハに接着さ
れる接着領域２２と、内部に前記素子形成半導体ウエハ
を構成する材料に比べ熱容量の低い構造２３とを有し、
半導体又は絶縁体からなるウエハ母材２１と、接着領域
と素子形成半導体ウエハとの間に設けられた接着手段２
４とを具備する半導体ウエハ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大口径の半導体ウ
エハ及びその製造方法に係り、特に、加熱工程で形成さ
れる微細パターンを有する半導体ウエハ及びその製造方
法に関するものである。

【０００２】

【従来の技術】年々、高集積化の進む半導体装置に於い
ては、微細化への要求として回路設計ルールの縮小化が
取り入れられている。特に大規模集積化が進むＤＲＡＭ
などの半導体記憶装置や高速化が進むロジック半導体装
置では、その傾向が顕著である。このような素子の微細
化や高速化に伴い、低抵抗でかつ浅いソースドレイン接
合の形成が要求されている。例えば、半導体技術ロード
マップ（ＩＴＲＳ１９９９：１９９９Ｉｎｔｅｒｎ
ａｔｉｏｎａｌＴｅｃｈｎｏｌｏｇｙＲｏａｄｍａ
ｐｆｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれ
ば、ゲート長１００ｎｍ世代には接合深さ３０−４０ｎ
ｍ、シート抵抗２８０−７３０Ω／□、ゲート長７０ｎ
ｍ世代では接合深さ２０−３５ｎｍ、シート抵抗２２０
−６５０Ω／□が要求されている。

【０００３】浅い低抵抗接合を実現するため、低熱予算
熱プロセスと低エネルギーイオン注入プロセスが検討さ
れている。ここで、低熱予算とは、半導体装置の製造方
法において、半導体基板などへのイオン注入工程以降に
行われる加熱工程を総称している。低熱予算プロセスに
関しては、昇降温速度の遅い従来の縦型や横型の炉によ
る熱プロセスから、昇降温速度の速いＲＴＡ（Ｒａｐｉ
ｄＴｈｅｒｍａｌＡｎｎｅａｌ）などへ変更すること
により実現が試みられている。

【０００４】生産性向上の立場からも素子微細化による
チップ面積縮小は重要な意味を持つが、更なる生産性向
上のため半導体ウエハの大口径化が進められている。上
述の半導体技術ロードマップ（ＩＴＲＳ１９９９）に
よると、２００１年において主流の口径２００ｍｍウエ
ハが口径３００ｍｍウエハ移行する時期を２００１年か
ら２００５年に、口径４５０ｍｍウエハへの移行時期を
２０１１年から２０１４年としている。また、２０１１
年からは口径６７５ｍｍウエハの研究開発時期と見てい
る。

【０００５】ウエハの大口径化とともにウエハの自重に
よる応力の問題が顕在化する。そのため、ウエハの大口
径化とともにウエハ厚さを厚くし、機械強度を強化する
必要がある。ここで、口径３００ｍｍウエハにてウエハ
厚さはおよそ０．７８ｍｍであるが、口径６７５ｍｍウ
エハではおよそ１ｍｍの厚さが見込まれている。しか
も、１ｍｍの厚さにおいても自重による応力やそれに伴
う反りがプロセス装置搬送系などに影響を与え、技術的
困難をもたらすこと予想されている。

【０００６】なお、特開２００１−１４４２７６号公報
や特開２００１−２５７３５８号公報には、微細な複数
のトレンチを設けて、加熱することで、素子領域直下の
半導体基板中に空洞を形成して、ＳＯＩ(Silicon On In
sulator)基板を形成する技術が記載されている。また、
特開平２−１６１７４８号公報には、１枚のウエハに空
洞を設けて、加熱して別のウエハに貼り合わせて、内部
に埋め込み空間を有する半導体ウエハを形成する技術が
記載されている。

【０００７】

【発明が解決しようとする課題】以上のような従来の半
導体ウエハでは、以下の課題が生じる。もし、熱予算が
相当程度大きい場合、イオン注入工程で注入されたイオ
ンが熱工程によって予定領域以外に熱拡散によって拡散
してしまう。このように、半導体装置の微細化に伴っ
て、注入されたイオンが熱拡散によって拡散してしまう
ことは素子特性上、好ましくない。

【０００８】ところで、ウエハ大口径化に伴うウエハ厚
さの増大は、ウエハの熱容量の増大を招く。一般的に同
量の熱輻射を物質が得た場合、熱容量が大きければ温度
上昇速度は小さい。また、同量の熱放射があった場合、
熱容量が大きければ温度降下速度は小さい。すなわち、
同量の熱プロセス（熱輻射及び熱放射による昇降温プロ
セス）を行った場合、熱容量の大きな物質は熱容量の小
さな物質に比べ昇降温速度が小さくなる。従って、ウエ
ハ厚さの増大した大口径ウエハは、昇降温速度が遅く熱
予算的には増大する方向となる。従って、ウエハ大口径
化を行うことにより、熱予算の立場からは素子の微細化
高速化を退行させる結果となる。このように、大口径ウ
エハであっても素子領域への熱予算を最小化できる方法
の確立が急務である。

【０００９】本発明の目的は以上のような従来技術の課
題を解決することにある。特に、本発明の目的は、素子
形成領域の熱容量を低減させることができ、半導体素子
製造工程で用いられる熱処理時の昇降温時間が短縮さ
れ、熱予算を低減できる半導体ウエハを提供することに
ある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、複数の半導体チップがそれぞれ形
成される複数の半導体チップ形成予定領域を有する素子
形成半導体ウエハと、この素子形成半導体ウエハに接着
される接着領域と、内部に前記素子形成半導体ウエハを
構成する材料に比べ熱容量の低い構造とを有し、半導体
又は絶縁体からなるウエハ母材と、前記接着領域と前記
素子形成半導体ウエハとの間に設けられた接着手段とを
具備する半導体ウエハである。

【００１１】本発明の別の特徴は、上面付近に設けられ
た半導体素子形成領域と、この半導体素子形成領域下に
設けられた複数の第１空洞群と、下面付近に設けられた
複数の第２空洞群とを有する半導体ウエハである。

【００１２】本発明の別の特徴は、ウエハ母材にライン
アンドスペース溝パターン、格子溝パターン、ホールパ
ターン、放射状パターン、又は同心円パターンのうち少
なくとも一つを含むパターニングを行う工程と、上面付
近に半導体素子が形成される領域を有する素子形成半導
体ウエハの上面とは反対側の裏面に前記ウエハ母材のパ
ターニングが施された面を対向させて、熱処理を行い前
記ウエハ母材と前記素子形成半導体ウエハとを貼り合わ
せる工程とを有する半導体ウエハの製造方法である。

【００１３】本発明の別の特徴は、ウエハ母材にライン
アンドスペース溝パターン、格子溝パターン、ホールパ
ターン、放射状パターン、又は同心円パターンのうち少
なくとも一つを含むパターニングを行う工程と、そのパ
ターニングを行ったウエハ母材を熱酸化により酸化する
工程と、パターニングを行ったウエハ母材表面上に半導
体の酸化物を成膜する工程と、上面付近に半導体素子が
形成される領域を有する素子形成半導体ウエハの上面と
は反対側の裏面に前記ウエハ母材のパターニングが施さ
れた面を対向させて、熱処理を行い前記ウエハ母材と前
記素子形成半導体ウエハとを貼り合わせる工程とを有す
る半導体ウエハの製造方法である。

【００１４】本発明の別の特徴は、ウエハ母材にライン
アンドスペース溝パターン、格子溝パターン、ホールパ
ターン、放射状パターン、又は同心円パターンのうち少
なくとも一つを含むパターニングを行う工程と、そのパ
ターニングを行ったウエハ母材を熱酸化により酸化する
工程と、パターニングを行ったウエハ母材のパターニン
グを行った面の表面上に金属膜を成膜する工程と、上面
付近に半導体素子が形成される領域を有する素子形成半
導体ウエハの上面とは反対側の裏面に前記ウエハ母材の
パターニングが施された面を対向させて、熱処理を行い
前記ウエハ母材と前記素子形成半導体ウエハとを貼り合
わせる工程とを有する半導体ウエハの製造方法である。

【００１５】

【発明の実施の形態】（第１の実施の形態）本発明にか
かる第１の実施の形態にかかる半導体ウエハの構造を、
図２及び図３を用いて説明する。図２には、本実施の形
態の半導体ウエハの上面が示される。ここで、半導体素
子形成可能な例えば厚さが１〜５００μｍのシリコンウ
エハ（素子形成半導体ウエハ）１下のウエハ母材２を透
視して示している。このウエハ母材２は、周縁部３のみ
で、シリコンウエハ１と接着され、周縁部３の内側には
空洞４が設けられている。ここで、周縁部はウエハ母材
の直径に比べて例えば１００分の１以下となるように極
めて小さい幅で形成されている。空洞４の底面には、例
えば周縁部３と同程度の厚さのウエハ母材２が形成され
ている。

【００１６】ここで、“Ｃ−Ｄ”線上での断面が図３に
示される。ここで、ウエハ母材２はシリコンで形成され
ている。このウエハ母材２の周囲には、シリコン酸化膜
層５が形成されている。シリコンウエハ１の下面には、
シリコン酸化膜６が形成されている。ウエハ母材２の周
縁部３の上端はシリコンウエハ１と接着する接着領域７
となっている。シリコンウエハ１の上面付近には、素子
形成領域（半導体チップ形成予定領域）９が形成されて
いる。

【００１７】ここで、周縁部３の上面からウエハ母材２
の空洞４の底面の上表面までの距離である空洞の深さ
は、例えば１〜１００μｍであり、概ね５００ｎｍ以上
とすることができる。

【００１８】次に、本実施の形態の半導体ウエハの製造
方法を図３乃至図８を用いて説明する。半導体素子形成
可能なシリコンウエハ（素子形成半導体ウエハ）１を例
えば厚さ１〜５００μｍ程度に整える。

【００１９】次に、図４に示されるようなシリコンウエ
ハ１の直径に比べ、等しいか小さなシリコン板であるウ
エハ母材２を用意する。

【００２０】次に、図５に示されるように外周部分が円
筒状になったウエハ母材２を例えばシリコン板の削り出
しによって深さ１〜１００μｍにて作成して、周縁部３
と空洞４を形成する。

【００２１】次に、図６に示されるようにウエハ母材２
を例えば１０００℃酸素雰囲気などで表面酸化し、１０
０〜１０００ｎｍ程度のシリコン酸化膜層５を全表面に
形成する。このシリコン酸化膜層５はシリコンウエハ１
とウエハ母材２との接着手段として機能する。

【００２２】次に、図７に示されるようにシリコン酸化
膜層５を形成したウエハ母材２をシリコンウエハ１の素
子形成領域９と反対側の裏面上に重ね合わせ、例えば９
００℃〜１２００℃の酸素雰囲気で３０分〜３時間程度
の熱処理を行い、ウエハ母材２とシリコンウエハ１とを
接着する。すなわち、シリコンウエハ１表面にシリコン
酸化膜６が形成されて、このシリコン酸化膜６とウエハ
母材２の周縁部３の上表面部のシリコン酸化膜層５とが
接着して、接着領域７が形成される。

【００２３】次に、図３に示されるように化学機械研磨
（ＣＭＰ：Chemical Dry Etching）法及び弗酸系ウエ
ット処理にてウエハ整形を行うとともに、空洞４に面し
た領域以外のシリコンウエハ１表面上に形成されたシリ
コン酸化膜６を除去する。こうして、図３に示す周縁部
３が壁として残る盆状の半導体ウエハを形成する。ここ
で、ウエハ母材２の側面とシリコンウエハ１の側面が一
致するようにシリコンウエハ１の側面をＣＭＰ法にて除
去する。なお、ウエハ母材２の側面とシリコンウエハ１
の側面とはその面同士が必ずしも同一面とならなくても
よい。

【００２４】このように形成された半導体ウエハに加熱
などの工程を施して、半導体素子を形成した後で、ウエ
ハ母材の底面でもある半導体ウエハの裏面を研磨して、
貼り合わせたウエハ母材２を剥離して、残ったシリコン
ウエハ１を各半導体チップとなるようにダイシングし
て、個別の半導体チップとして分離する。なお、半導体
ウエハの裏面を研磨せずにダイシングして、個別の半導
体チップとしてもよく、さらには、半導体ウエハをダイ
シングした後に、各チップの裏面を研磨してもよい。

【００２５】本実施の形態の半導体ウエハでは、素子形
成領域を有するシリコンウエハに比べウエハ母材の半導
体材料は純度、結晶性などに劣る低コスト材料や再生再
利用ウエハ（リクレームウエハ）を用いることができ
る。

【００２６】ここで、空洞の大きさ（体積）と熱容量低
減とは、反比例の関係にある。大口径ウエハで厚さを１
ｍｍとした場合、周縁部以外の内部に１００μｍの空洞
を設けるとおよそ１０分の１程度、熱容量を低減するこ
とができる。

【００２７】このように、半導体ウエハ内部に空洞を設
けることにより、半導体ウエハの熱容量を低減させ、熱
処理工程時に半導体ウエハ表面素子形成領域の昇降温速
度を増加させ、素子領域の熱予算低減ができる。こうし
て、本実施の形態によれば、半導体ウエハの熱容量を低
減し、暖め易く、冷え易い半導体ウエハを製造でき、昇
降温工程時の熱予算を低減できる。

【００２８】（第１の実施の形態の変形例）第１の実施
の形態では周縁部３以外のウエハ母材２の全面を削りだ
したが、削りだす部分と、削らない部分の幾つかの区画
に分けて行ってもよい。例えば図８に示すように、放射
線状に削らない部分を梁部１１として設けることができ
る。この図８においても、半導体素子形成可能な例えば
厚さが１〜５００μｍのシリコンウエハ（素子形成半導
体ウエハ）１下のウエハ母材２を透視して示している。
この梁部１１と周縁部３で囲まれた扇状の領域が切削部
１２となる。切削部１２では、空洞が設けられる。こう
して、削らない部分を設けることにより機械強度が強化
された半導体ウエハを得ることができる。ここで、放射
線状の部分のみを残して、他の領域を削り出すことで熱
容量低減効果が大きい。しかし、半導体ウエハの強度を
得るために、扇状に特定領域を一定間隔ごとに除去し、
他の扇状領域は除去しないで残すことも可能である。特
に、半導体ウエハ全体にわたって均一に熱容量を低減さ
せることが好ましいので、削り出す領域のパターンはで
きるだけ規則的で半導体ウエハ全体に平均に分布するこ
とが好ましい。削らない領域の半導体ウエハ全体に対す
る体積比率として、例えば９５％以下とする。また、放
射線状に切り出すパターンに限らず、同心円状に切り出
すパターンとして形成してもよい。

【００２９】こうして、第１の実施の形態のように構成
した場合、ウエハ全面に渡って、厚みが薄くなり、反り
やたわみが生じる可能性があるが、本変形例のように削
らない部分で厚みを維持することで反りやたわみの発生
を防止できる。

【００３０】半導体ウエハは半導体装置の製造工程で複
数の製造装置の間を搬送され、絶縁膜形成、加熱や切断
などの工程を経るので、各製造装置や搬送装置において
はウエハへ複数種類の応力が加えられる。このような複
数種類の応力に対して機械強度を持つことが半導体ウエ
ハに求められるので、本変形例の効果が発揮される。な
お、各製造装置や搬送装置において、ウエハの強度を要
求しない高精度なハンドリング技術が採用されていない
場合は、ウエハの強度を考慮した本変形例の構成を採用
する必要性がある。

【００３１】（第２の実施の形態）図１及び図９を用い
て本実施の形態の半導体ウエハの構造を説明する。図９
には、本実施の形態の半導体ウエハの上面が示される。
ここで、半導体素子形成可能な例えば厚さが１〜５００
μｍのシリコンウエハ（素子形成半導体ウエハ）２０下
のウエハ母材２１を透視して示している。このウエハ母
材２１は、接着領域２２のみで、シリコンウエハ２０と
接着され、接着領域２２以外には空洞２３が格子状に設
けられている。空洞２３の底面には、例えば空洞２３の
深さと同程度の厚さのウエハ母材２１が形成されてい
る。

【００３２】ここで、“Ａ−Ｂ”線上での断面が図１に
示される。ここで、ウエハ母材２１はシリコンで形成さ
れている。このウエハ母材２１の周囲には、シリコン酸
化膜層２４が形成されている。シリコンウエハ２０の下
面には、シリコン酸化膜２５が形成されている。ウエハ
母材２１の空洞２３が形成されていない上端部はシリコ
ンウエハ２０と接着する接着領域２２となっている。シ
リコンウエハ２０の上面付近には、素子形成領域（半導
体チップ形成予定領域）２６が形成されている。ここ
で、接着領域２２の上面からウエハ母材２１の空洞２３
の底面の上表面までの距離である空洞の深さは、例えば
１〜１００μｍであり、概ね５００ｎｍ以上とすること
ができる。

【００３３】次に、本実施の形態の半導体ウエハの製造
方法を図１、図１０乃至図１２を用いて説明する。ま
ず、図１０に示されるように半導体素子形成可能なシリ
コンウエハ（素子形成半導体ウエハ）２０を例えば厚さ
１〜５００μｍ程度に整える。次に、シリコンウエハ２
０の直径に比べ、等しいか小さなシリコン板であるウエ
ハ母材２１を用意する。

【００３４】次に、図１１に示されるように、ウエハ母
材２１上にレジスト２７にて、例えば格子状のパターニ
ングを行う。この際、パターンはウエハ母材の全面でも
選択された領域のみでもよい。また格子パターン密度は
一定でも恣意的に変化させてもよい。このように恣意的
に変化させることにより、ウエハ面内の熱容量分布を制
御でき、所望の特性を実現することができる。

【００３５】次に、図１２に示されるように、例えばＲ
ＩＥなどの方向性エッチングにてウエハ母材２１を例え
ば深さ１〜１００μｍにてパターニングし、残存したレ
ジスト２７及び残渣物（図示せず）をレジスト灰化や硫
酸過酸化水素水混合液などで除去する。次に、例えば１
０００℃の酸素雰囲気などで表面酸化し、１００〜１０
００ｎｍ程度のシリコン酸化膜層２４を全表面に形成す
る。このシリコン酸化膜層２４はシリコンウエハ２０と
ウエハ母材２１との接着手段として機能する。

【００３６】次に、図１に示されるように、シリコン酸
化膜層２４を形成したウエハ母材２１をシリコンウエハ
２０の素子形成領域２６と反対側の裏面上に重ね合わ
せ、例えば９００℃〜１２００℃の酸素雰囲気で３０分
〜３時間程度の熱処理を行い、ウエハ母材２１とシリコ
ンウエハ２０とを接着する。すなわち、シリコンウエハ
２０表面にシリコン酸化膜２５が形成されて、このシリ
コン酸化膜２５とウエハ母材２１の空洞２３以外の上表
面部のシリコン酸化膜層２４とが接着して、接着領域２
２が形成される。

【００３７】次に、化学機械研磨法及び弗酸系ウエット
処理にてウエハ整形を行うとともに、空洞２３に面した
領域以外のシリコンウエハ２０表面上に形成されたシリ
コン酸化膜２５を除去する。こうして、図１に示す内部
に複数の空洞２３が設けられた半導体ウエハを形成す
る。ここで、ウエハ母材２１の側面とシリコンウエハ２
０の側面が一致するようにシリコンウエハ２０の側面を
ＣＭＰ法にて除去する。なお、ウエハ母材２１の側面と
シリコンウエハ２０の側面とはその面同士が必ずしも同
一面とならなくてもよい。

【００３８】このように形成された半導体ウエハに加熱
などの工程を施し、半導体素子を形成した後で、ウエハ
母材の底面でもある半導体ウエハの裏面を研磨して、貼
り合わせたウエハ母材２１を剥離して、残ったシリコン
ウエハ２０を各半導体チップとなるようにダイシングし
て、個別の半導体チップとして分離する。なお、半導体
ウエハの裏面を研磨せずにダイシングして、個別の半導
体チップとしてもよく、さらには、半導体ウエハをダイ
シングした後に、各半導体チップの裏面を研磨してもよ
い。

【００３９】本実施の形態の半導体ウエハでは、素子形
成領域を有するシリコンウエハに比べウエハ母材の半導
体材料は純度、結晶性などに劣る低コスト材料や再生再
利用ウエハ（リクレームウエハ）を用いることができ
る。

【００４０】このように、また、格子パターン密度は全
面積の概ね５％以上のパターン密度を持たせて、半導体
ウエハ内部に空洞を設けることにより、半導体ウエハの
熱容量を低減させ、熱処理工程時に半導体ウエハ表面素
子形成領域の昇降温速度を増加させ、素子領域の熱予算
低減ができる。これは、半導体ウエハの直径が例えば２
００ｍｍであった場合の厚さに比べて、次に半導体ウエ
ハを大型化した場合に５％その厚さが厚くなることか
ら、少なくとも５％の密度で開口部を設けることで、そ
の厚さが増える分の熱容量増大を吸収して、熱容量増大
を防止できるからである。

【００４１】なお、例えばグランドルール０．５〜１０
μｍ程度のデザインルールにて格子状のパターニングを
例えば深さ０．１〜１０μｍにて行うこともできる。最
終的に完成したウエハ断面の空洞深さは少なくとも５０
０ｎｍ以上とすることにより実施の形態の効果は得られ
る。

【００４２】こうして、本実施の形態によれば、半導体
ウエハの熱容量を低減し、暖め易く、冷え易い半導体ウ
エハを製造でき、昇降温工程時の熱予算を低減できる。

【００４３】また、パターンは図１３に示されるような
空洞が同心円状に複数設けられた構造、放射構造、図１
４に示されるような空洞が蜂の巣状に設けられたハニカ
ム構造、図１５に示されるような溝状切削部２９が蜘蛛
の巣状に設けられた放射構造と同心円構造の組み合わせ
など用途に応じた機械強度をもたせるパターン構造を実
施することもできる。これらの図１３、１４、１５に示
される各パターンは図１で示されたパターンと同様の製
造方法にて形成できる。また、図９、図１３乃至図１５
に示された空洞のパターンは、ウエハ母材全面に形成せ
ず、部分的に形成してもよい。

【００４４】ここで、熱容量低減効果は、ウエハから取
り除かれる体積に比例するので、格子空洞の深さや密度
が上がると熱容量はより低減する。削り出されるパター
ンは小さければ、ダイシング後、素子が形成される上方
のウエハとともに半導体チップとして残すことができ
る。

【００４５】すなわち、本実施の形態の半導体ウエハを
ダイシングした半導体チップの断面を示す図１６に示さ
れるように、半導体チップ３０の大きさに比べて削り出
される領域の空洞３１のパターンがきわめて小さい場
合、ウエハ母材３２の裏面を研磨せずにダイシングし
て、シリコンウエハ３３とウエハ母材３２が接着された
状態の個別の半導体チップとしても各半導体チップはそ
の厚さが均一に形成できる。なお、半導体ウエハの裏面
を研磨せずにダイシングして、個別の半導体チップとし
てもよく、さらには、半導体ウエハをダイシングした後
に、各チップの裏面を研磨してもよい。

【００４６】（第３の実施の形態）図１７を用いて本実
施の形態の半導体ウエハの構造を説明する。ここで、ウ
エハ母材４０は石英板で形成されている。シリコンウエ
ハ４１の下面には、シリコン酸化膜４２が形成されてい
る。ウエハ母材４０には、複数の空洞４３が設けられて
いる。複数の空洞４３が形成されていないウエハ母材４
０の上端部はシリコンウエハ４１と接着する接着領域４
４となっている。シリコンウエハ４１の上面付近には、
素子形成領域（半導体チップ形成予定領域）４５が形成
されている。

【００４７】ここで、接着領域４４の上面からウエハ母
材４０内の空洞４３の底面の上表面までの距離である空
洞の深さは、例えば１〜１００μｍであり、概ね５００
ｎｍ以上とすることができる。

【００４８】次に、本実施の形態の半導体ウエハの製造
方法を図１７乃至図１９を用いて説明する。まず、半導
体素子形成可能なシリコンウエハ（素子形成半導体ウエ
ハ）４１を例えば厚さ１〜５００μｍ程度に整える。次
に、シリコンウエハ４１の直径に比べ、等しいか小さな
石英板であるウエハ母材４０を用意する。

【００４９】次に、図１８に示されるようにウエハ母材
４０上にレジスト４６にて例えばホールアレイのパター
ニングを行う。この際、パターンはウエハ全面でも選択
された領域のみでもよい。またホールアレイパターン密
度は一定でも恣意的に変化させてもよい。このように恣
意的に変化させることにより、ウエハ面内の熱容量分布
を制御でき、所望の特性を実現することができる。ま
た、ホールアレイパターン密度は全面積の概ね５％以上
のパターン密度を持たせることにより本発明の効果が得
られる。

【００５０】次に、図１９に示されるように、例えばＲ
ＩＥなどの方向性エッチングにてウエハ母材４０を例え
ば深さ１〜１００μｍにてパターニングし、残存したレ
ジスト４６及び残渣物（図示せず）をレジスト灰化や硫
酸過酸化水素水混合液などで除去する。例えばグランド
ルール０．５〜１０μｍ程度のデザインルールにてホー
ルアレイ状のパターニングを例えば深さ０．１〜１０μ
ｍにて行うこともできる。

【００５１】次に、図１７に示されるようにシリコンウ
エハ４１の素子形成領域４５と反対側の裏面上にウエハ
母材４０の空洞４３が形成された面を重ね合わせ、例え
ば９００℃〜１２００℃酸素雰囲気で３０分〜３時間程
度の熱処理を行い接着し、化学機械研磨及び弗酸系ウエ
ット処理にてウエハ整形及びシリコンウエハ４１上に形
成されたシリコン酸化膜４２を除去しウエハを形成す
る。すなわち、シリコンウエハ４１表面にシリコン酸化
膜２５が形成されて、このシリコン酸化膜２５とウエハ
母材４０の空洞４３以外の上表面部の石英板構造とが接
着して、接着領域４４が形成される。

【００５２】次に、化学機械研磨法及び弗酸系ウエット
処理にてウエハ整形を行うとともに、空洞４３に面した
領域以外のシリコンウエハ４１表面上に形成されたシリ
コン酸化膜４２を除去する。こうして、図１７に示す内
部に複数の空洞４３が設けられた半導体ウエハを形成す
る。ここで、ウエハ母材４０の側面とシリコンウエハ４
１の側面が一致するようにシリコンウエハ４１の側面を
ＣＭＰ法にて除去する。なお、ウエハ母材４０の側面と
シリコンウエハ４１の側面とはその面同士が必ずしも同
一面とならなくてもよい。

【００５３】最終的に完成したウエハ断面の空洞深さは
少なくとも５００ｎｍ以上とすることにより、第２の実
施の形態同様の効果が得られる。ここで、石英板を用い
るため、石英板自体が予めシリコン酸化物として構成さ
れているので、前述の実施の形態のようにウエハ母材を
酸化する工程が不要となり、製造工程を削減できる。

【００５４】このように形成された半導体ウエハに加熱
などの工程を施して、半導体素子を形成した後で、ウエ
ハ母材の底面でもある半導体ウエハの裏面を研磨して、
貼り合わせたウエハ母材４０を剥離して、残ったシリコ
ンウエハ４１を各半導体チップとなるようにダイシング
して、個別の半導体チップとして分離する。なお、半導
体ウエハの裏面を研磨せずにダイシングして、個別の半
導体チップとしてもよく、さらには、半導体ウエハをダ
イシングした後に、各チップの裏面を研磨してもよい。

【００５５】本実施の形態では、シリコン基板の下に絶
縁物である石英板が配置されているので、ＳＯＩが形成
できる。さらに、本実施の形態の構造では、石英板がシ
リコンウエハに対する不純物のバリアとして機能する。
さらに石英板はその強度が比較的強いことから、半導体
ウエハの耐久性が強化される。

【００５６】（第４の実施の形態）図２０を用いて本実
施の形態の半導体ウエハの構造を説明する。ここで、ウ
エハ母材５０はサファイア板で形成されている。シリコ
ンウエハ５１の下面には、シリコン酸化膜５２が形成さ
れている。ウエハ母材５０には、複数の空洞５３が設け
られていて、空洞５３以外の表面にはシリコン酸化膜層
５６が形成されている。複数の空洞５３が形成されてい
ないウエハ母材５０の上端部はシリコンウエハ５１と接
着する接着領域５４となっている。シリコンウエハ５１
の上面付近には、素子形成領域（半導体チップ形成予定
領域）５５が形成されている。

【００５７】ここで、接着領域５４の上面からウエハ母
材５０内の空洞５３の底面の上表面までの距離である空
洞の深さは、例えば１〜１００μｍであり、概ね５００
ｎｍ以上とすることができる。

【００５８】次に、本実施の形態の半導体ウエハの製造
方法を図２０乃至図２４を用いて説明する。まず、半導
体素子形成可能なシリコンウエハ（素子形成半導体ウエ
ハ）５１を例えば厚さ１〜５００μｍ程度に整える。

【００５９】次に、図２１に示されるように、シリコン
ウエハ５１の直径に比べ、等しいか小さなサファイアで
あるウエハ母材５０を用意する。

【００６０】次に、図２２に示されるようにウエハ母材
５０表面上に例えばＬＰ−ＣＶＤ法によりＳｉＯ₂膜を
例えば１０〜５００ｎｍ成膜する。サファイアウエハ
は、アルミニウムの酸化物であるが、その上にシリコン
ウエハを接着するためにシリコン酸化膜が必要であるた
め、接着層としてＳｉＯ₂膜を形成する。

【００６１】次に、図２３に示されるようにウエハ母材
５０上にレジスト５７を形成して、例えばグランドルー
ル０．５〜１０μｍ程度のデザインルールにて格子状の
パターンを形成する。

【００６２】次に、図２４に示されるように、ウエハ母
材５０中に空洞５３を例えば深さ０．１〜１０μｍにて
例えばＲＩＥなどの方向性エッチングにて形成し、残渣
物をレジストアッシング及び硫酸・過酸化水素混合液に
より除去する。

【００６３】この際、パターンはウエハ全面でも選択さ
れた領域のみでもよい。また格子状のホールアレイパタ
ーン密度は一定でも恣意的に変化させてもよい。このよ
うに恣意的に変化させることにより、ウエハ面内の熱容
量分布を制御でき、所望の特性を実現することができ
る。また、格子状のパターン密度は全面積の概ね５％以
上のパターン密度を持たせることにより本発明の効果が
得られる。

【００６４】次に、図２０に示されるようにシリコンウ
エハ５１の素子形成領域５５と反対側の裏面上にウエハ
母材５０の空洞５３が形成された面を重ね合わせ、例え
ば９００℃〜１２００℃の酸素雰囲気で３０分〜３時間
程度の熱処理を行い接着し、化学機械研磨及び弗酸系ウ
エット処理にてウエハ整形及びシリコンウエハ５１上に
形成されたシリコン酸化膜５２を除去しウエハを形成す
る。すなわち、シリコンウエハ５１表面にシリコン酸化
膜５２が形成されて、このシリコン酸化膜５２とウエハ
母材５０の空洞５３以外の上表面部のシリコン酸化膜層
５６とが接着して、接着領域５４が形成される。

【００６５】次に、化学機械研磨法及び弗酸系ウエット
処理にてウエハ整形を行うとともに、空洞５３に面した
領域以外のシリコンウエハ５１表面上に形成されたシリ
コン酸化膜５２を除去する。こうして、図２０に示す内
部に複数の空洞５３が設けられた半導体ウエハを形成す
る。ここで、ウエハ母材５０の側面とシリコンウエハ５
１の側面が一致するようにシリコンウエハ５１の側面を
ＣＭＰ法にて除去する。なお、ウエハ母材５０の側面と
シリコンウエハ５１の側面とはその面同士が必ずしも同
一面とならなくてもよい。

【００６６】このように形成された半導体ウエハに加熱
などの工程を施して、半導体素子を形成した後で、ウエ
ハ母材の底面でもある半導体ウエハの裏面を研磨して、
貼り合わせたウエハ母材５０を剥離して、残ったシリコ
ンウエハ５１を各半導体チップとなるようにダイシング
して、個別の半導体チップとして分離する。なお、半導
体ウエハの裏面を研磨せずにダイシングして、個別の半
導体チップとしてもよく、さらには、半導体ウエハをダ
イシングした後に、各チップの裏面を研磨してもよい。

【００６７】最終的に完成したウエハ断面の空洞深さは
少なくとも５００ｎｍ以上とすることにより第２の実施
の形態同様の効果が得られる。本実施の形態の構造で
は、サファイアがシリコンウエハに対する不純物のバリ
アとして機能する。

【００６８】（第５の実施の形態）図２５を用いて本実
施の形態の半導体ウエハの構造を説明する。ここで、ウ
エハ母材６０はダイヤモンド板で形成されている。シリ
コンウエハ６１の下面には、パラジウム膜６２が形成さ
れている。このパラジウム膜６２の下には、ポリシリコ
ン膜６３が形成されている。ウエハ母材６０には、複数
の空洞６４が設けられていて、空洞６４以外の表面には
ポリシリコン膜６３が形成されている。複数の空洞６４
が形成されていないウエハ母材６０の上端部はシリコン
ウエハ６１と接着する接着領域６５となっていて、ポリ
シリコン膜６３及びパラジウム膜６２を介してウエハ母
材６０とシリコンウエハ６１とが接着されている。シリ
コンウエハ６１の上面付近には、素子形成領域（半導体
チップ形成予定領域）６６が形成されている。シリコン
ウエハ６１の下面には、シリコン酸化膜６７が形成され
ている。

【００６９】ここで、接着領域６５の上面（パラジウム
膜６２の上表面）からウエハ母材６０内の空洞６４の底
面の上表面までの距離である空洞の深さは、例えば１〜
１００μｍであり、概ね５００ｎｍ以上とすることがで
きる。

【００７０】次に、本実施の形態の半導体ウエハの製造
方法を図２５乃至図２９を用いて説明する。まず、半導
体素子形成可能なシリコンウエハ（素子形成半導体ウエ
ハ）６１を例えば厚さ１〜５００μｍ程度に整える。

【００７１】次に、図２６に示されるように、シリコン
ウエハ６１の直径に比べ、等しいか小さなダイヤモンド
材（ダイヤモンドメンブレン：diamond membrane）であ
るウエハ母材６０を用意する。

【００７２】次に、図２７に示されるように、ウエハ母
材６０に例えばＬＰ−ＣＶＤ(Low Pressure Chemical V
apour Deposition)法によりポリシリコン膜６３を例え
ば１００〜１０００ｎｍ成膜する。

【００７３】次に、図２８に示されるように、そのウエ
ハ上にレジスト６８を形成して、例えばグランドルール
０．５〜１０μｍ程度のデザインルールにてライン状の
パターニングを例えば深さ０．１〜１０μｍにて行う。

【００７４】次に、図２９に示されるように、ウエハ母
材６０中に空洞５３を例えば深さ０．１〜１０μｍにて
例えばＲＩＥなどの方向性エッチングにて形成し、残渣
物をレジストアッシング及び硫酸・過酸化水素混合液に
より除去する。

【００７５】この際、パターンはウエハ全面でも選択さ
れた領域のみでもよい。またライン状のパターン密度は
一定でも恣意的に変化させてもよい。このように恣意的
に変化させることにより、ウエハ面内の熱容量分布を制
御でき、所望の特性を実現することができる。また、格
子状のパターン密度は全面積の概ね５％以上のパターン
密度を持たせることにより本発明の効果が得られる。

【００７６】次に、例えばＰＶＤ(Physical Vapor Depo
sition)法によりパラジウム膜６２を例えば５０〜５０
０ｎｍ程度の厚さで成膜する。ここで、パラジウム膜に
代えて、白金、金、チタン、ニッケルなどを用いること
ができる。このようにシリコンと珪化物を作りやすい材
料を使用することができる。

【００７７】次に、図２５に示されるようにシリコンウ
エハ６１の素子形成領域６６をシリコンウエハ１０１と
重ね合わせ、例えば２００℃〜５００℃のアルゴン雰囲
気にて３０分から３時間程度の熱処理を行い接着し、弗
酸系ウエット処理にてウエハ整形及びシリコンウエハ６
１上に形成された空洞６４表面以外の酸化膜６７を除去
しウエハを形成する。すなわち、シリコンウエハ６１表
面にシリコン酸化膜６７が形成されて、このシリコン酸
化膜６７とウエハ母材６０の空洞６４以外の上表面部の
パラジウム膜６２とが接着して、接着領域６５が形成さ
れる。こうして、図２５に示す内部に複数の空洞６４が
設けられた半導体ウエハを形成する。ここで、ウエハ母
材６０の側面とシリコンウエハ６１の側面が一致するよ
うにシリコンウエハ６１の側面をＣＭＰ法にて除去す
る。なお、ウエハ母材６０の側面とシリコンウエハ６１
の側面とはその面同士が必ずしも同一面とならなくても
よい。

【００７８】このように形成された半導体ウエハに加熱
などの工程を施して、半導体素子を形成した後で、ウエ
ハ母材の底面でもある半導体ウエハの裏面を研磨して、
貼り合わせたウエハ母材６０を剥離して、残ったシリコ
ンウエハ６１を各半導体チップとなるようにダイシング
して、個別の半導体チップとして分離する。なお、半導
体ウエハの裏面を研磨せずにダイシングして、個別の半
導体チップとしてもよく、さらには、半導体ウエハをダ
イシングした後に、各チップの裏面を研磨してもよい。

【００７９】最終的に完成したウエハ断面の空洞深さは
少なくとも５００ｎｍ以上とすることにより第２の実施
の形態同様の効果が得られる。

【００８０】ダイヤモンドはシリコンに比べ熱容量が約
３０％低く、パターニングによる熱容量低減効果に加
え、材料自身の熱容量低減により本発明の効果を更に向
上させることができる。なお、ダイヤモンドは工業ダイ
ヤモンド（人工ダイヤモンド）を使用することができ
る。また、ダイヤモンドに代えて、カーボンをウエハと
して用いることができる。ここでは、金属の珪化反応を
利用しているので、比較的低温でウエハ同士を接着する
ことができる。ダイヤモンドは強度が極めて強いため、
高い耐久性を得ることができる。本実施の形態の構造で
は、ダイヤモンドがシリコンウエハに対する不純物のバ
リアとして機能する。

【００８１】（第６の実施の形態）図３０及び図３１を
用いて本実施の形態の半導体ウエハの構造を説明する。
図３０には、本実施の形態の半導体ウエハ７０の上面が
示される。ここで、半導体素子形成可能な例えば厚さが
１〜５００μｍのシリコンウエハにて半導体ウエハ７０
を構成し、その内部に形成された空孔７１を透視して示
している。半導体ウエハ７０上には、複数個の半導体チ
ップ７２が設けられている。

【００８２】ここで、“Ｅ−Ｆ”線上での断面が図３１
に示される。ここで、半導体ウエハ７０の上面付近に
は、素子形成領域（半導体チップ形成予定領域）７３が
形成されている。この素子形成領域下に複数の空孔７１
が設けられている。複数の空孔７１間には梁部７４が設
けられて、空孔は分断されている。ここで、半導体ウエ
ハ７０の上面から空孔７１の上面までの距離である空孔
の深さは、ウエハ上表面から例えば４０μｍ程度の範囲
内で形成されている。

【００８３】次に、この半導体ウエハがその裏面を研磨
されて、１つずつの半導体チップにダイシングされた後
の半導体チップ７５の構造を断面図である図３２を用い
て説明する。この半導体チップ７５の上面には、素子形
成領域７３が設けられ、その下方には、１つの空孔７１
が設けられている。ここで、空孔の大きさはダイシング
される１つのチップの大きさよりも小さい大きさで形成
され、その位置は必ず１つのチップの中に収まり、複数
のチップにまたがって形成されない。この様子はウエハ
状態の上面図として図３０に示されるように各チップ内
に空孔が収まって形成されている。

【００８４】次に、本実施の形態の半導体ウエハの製造
方法を図３１乃至図３４を用いて説明する。まず、半導
体素子形成可能なシリコンからなる半導体ウエハ７０を
例えば厚さ１〜５００μｍ程度に整える。次に、図３３
に示されるように半導体ウエハ７０上にレジスト７６に
て、例えばグランドルール１００〜１０００ｎｍ程度の
ホールアレイパターンをパターニングする。使用される
レジスト７６は半導体ウエハのパターニングの際にシリ
コンよりもエッチングレートが十分に遅い材料が好まし
く、シリコン酸化膜、又はシリコン窒化膜とシリコン酸
化膜との積層膜などが適切である。ここで、半導体チッ
プごとにホールが分断されるように離間部７７を設け
る。この際、パターンは半導体ウエハ上面の全面でも選
択された領域のみでもよい。またホールアレイパターン
密度は一定でも恣意的に変化させてもよい。このように
恣意的に変化させることにより、ウエハ面内の熱容量分
布を制御でき、所望の特性を実現することができる。

【００８５】次に、図３４に示されるように、例えばＲ
ＩＥなどの方向性エッチングにて半導体ウエハ７０を例
えば深さ０．１〜１０μｍ深さのエッチングを行い、半
導体ウエハ７０上面に複数の開口部７８を設ける。ここ
で、残存したレジスト７６及び残渣物（図示せず）をレ
ジスト灰化や硫酸過酸化水素水混合液などで除去する。

【００８６】次に、図３１に示されるように水素アニー
ルとして例えば１０００〜１２００℃の水素雰囲気にて
１０分から３時間程度熱処理を行い、シリコン表面流動
現象を用い半導体ウエハ７０内部に空孔７１を形成し
て、半導体ウエハを形成する。この表面流動現象は、全
体としてのエネルギーを最小化させる方向にシリコン原
子が流動することから、半導体ウエハ表面が被覆され
る。このように、素子が形成される領域に影響なく半導
体ウエハ内に空孔を形成できる。ここで、レジスト７６
の開口部の間隔を例えば１μｍよりも大きく開けた部分
を複数設け、その領域ではシリコン表面流動が生じない
ようにしておくことで、分離された空孔が複数個半導体
ウエハ内に形成できる。複数個に分けて空孔を設けるこ
とで、空孔間に梁部７４が形成されて、この梁部７４で
応力を支えるため、半導体ウエハの耐久性が向上する。

【００８７】次に、半導体ウエハの裏面を研磨して、加
熱処理などを施して、半導体素子を形成した後に、各半
導体チップとなるようにダイシングして、個別の半導体
チップとして分離し、図３２に示されるような半導体チ
ップを得る。

【００８８】ここで、空孔上部の領域は結晶性が良く、
必要な特性を持った素子を形成できる。このように本実
施の形態ではウエハ接着は行わずに第２の実施の形態同
様の効果を得ることができる。なお、図３２において
は、１つの半導体チップ内の空孔はひとつ設けられてい
るが、複数個設けることができる。

【００８９】（第７の実施の形態）図３５を用いて本実
施の形態の半導体ウエハの構造を説明する。ここで、半
導体ウエハ８０の上面付近には、素子形成領域（半導体
チップ形成予定領域）８１が形成されている。この素子
形成領域８１下に複数の第１空孔群８２が設けられてい
る。複数の第１空孔群８２間には第１梁部８３が設けら
れて、第１空孔群８２は分断されている。ここで、半導
体ウエハ８０の上面から第１空孔群８２の上面までの距
離である空孔の深さは、ウエハ上表面から例えば４０μ
ｍ程度の範囲内に形成する。さらに、半導体ウエハ８０
の裏面側の半導体ウエハ８０の内部に複数の第２空孔群
８４が設けられている。複数の第２空孔群８４間には、
第２梁部８５が設けられて、第２空孔群８４は分断され
ている。ここで、半導体ウエハ８０の裏面から第２空孔
群８４の上面までの距離である空孔の深さは、ウエハ上
表面から例えば４０μｍ程度の範囲内に形成する。

【００９０】次に、本実施の形態の半導体ウエハの製造
方法を図３５乃至図３９を用いて説明する。まず、半導
体素子形成可能なシリコンからなる半導体ウエハ８０を
例えば厚さ１〜５００μｍ程度に整える。次に、図３６
に示されるように半導体ウエハ８０上に第１レジスト８
６にて、例えばグランドルール１００〜１０００ｎｍ程
度のホールアレイパターンをパターニングする。使用さ
れる第１レジスト８６は半導体ウエハのパターニングの
際にシリコンよりもエッチングレートが十分に遅い材料
が好ましく、シリコン酸化膜、又はシリコン窒化膜とシ
リコン酸化膜との積層膜などが適切である。ここで、半
導体チップごとにホールが分断されるように第１離間部
８７を設ける。この際、パターンは半導体ウエハの上面
の全面でも選択された領域のみでもよい。またホールア
レイパターン密度は一定でも恣意的に変化させてもよ
い。このように恣意的に変化させることにより、ウエハ
面内の熱容量分布を制御でき、所望の特性を実現するこ
とができる。

【００９１】次に、図３７に示されるように、例えばＲ
ＩＥなどの方向性エッチングにて半導体ウエハ８０を例
えば深さ０．１〜１０μｍ深さのエッチングを行い、半
導体ウエハ８０の上面に複数の第１開口部８８及び第１
梁部８３を形成する。残存した第１レジスト８６及び残
渣物（図示せず）をレジスト灰化や硫酸過酸化水素水混
合液などで除去する。

【００９２】次に、図３８に示されるように、半導体ウ
エハ８０の裏面に、第２レジスト８９を用いグランドル
ール１００〜１０００ｎｍ程度のホールアレイパターン
をパターニングする。使用される第２レジスト８９は半
導体ウエハのパターニングの際にシリコンよりもエッチ
ングレートが十分に遅い材料が好ましく、シリコン酸化
膜、又はシリコン窒化膜とシリコン酸化膜との積層膜な
どが適切である。ここで、半導体チップごとにホールが
分断されるように第２離間部９０を設ける。この際、パ
ターンは半導体ウエハの上面の全面でも選択された領域
のみでもよい。またホールアレイパターン密度は一定で
も恣意的に変化させてもよい。このように恣意的に変化
させることにより、ウエハ面内の熱容量分布を制御で
き、所望の特性を実現することができる。

【００９３】次に、図３９に示されるように、例えばＲ
ＩＥにて例えば１〜１０μｍ深さのエッチングを行い、
半導体ウエハ８０の裏面に複数の第２開口部９１及び第
２梁部８５を形成する。残存した第２レジスト８９及び
残渣物（図示せず）をレジスト灰化や硫酸過酸化水素水
混合液などで除去する。

【００９４】次に、例えば１０００〜１２００℃の水素
雰囲気にて１０分から３時間程度熱処理を行い、シリコ
ン表面流動を用いウエハ内部に空孔を形成し、図３５に
示されるように素子形成領域８１となる面の下方に第１
空孔群８２及び素子形成領域８１となる面と反対面下方
に第２空孔群８４を有する半導体ウエハ８０を形成す
る。ここで、第１空孔群８２は半導体ウエハ８０の上表
面から例えば、深さ４０μｍ程度の範囲内に形成し、第
２空孔群８４は、半導体ウエハ８０の裏面表面から例え
ば、深さ４０μｍ程度の範囲内に形成する。

【００９５】このように、素子が形成される領域に影響
なく半導体ウエハ内に空孔を形成できる。ここで、第１
レジスト８６及び第２レジスト８９の開口部の間隔をそ
れぞれ例えば１μｍよりも大きく開けた第１離間部８７
及び第２離間部９０を複数設け、その領域ではシリコン
表面流動が生じないようにしておくことで、分離された
空孔が複数個半導体ウエハ内に形成できる。複数個に分
けて第１空孔群８２を設けることで、第１空孔群８２間
に第１梁部８３が形成され、複数個に分けて第２空孔群
８４を設けることで、第２空孔群８４間に第２梁部８５
が形成されて、この第１梁部８３及び第２梁部８５で応
力を支えるため、半導体ウエハの耐久性が向上する。

【００９６】次に、加熱処理などを施し、半導体素子を
形成した後に、半導体ウエハの裏面を研磨して、各半導
体チップとなるようにダイシングして、個別の半導体チ
ップとして分離し、半導体チップを得る。ここで、半導
体チップの裏面や側面に凹凸が生じないように、各空孔
が半導体チップの大きさに比べて極めて小さい場合以外
は、各空孔がすべて研磨され尽くされて残存しないよう
に研磨を行う。また、各空孔が半導体チップの大きさに
比べて極めて小さい場合、裏面側の空孔だけ、研磨して
除去してもよいし、裏面側及び上面側の両方の空孔を残
して、研磨を終えることもできる。

【００９７】ここで、空孔上部の領域は結晶性が良く、
必要な特性を持った素子を形成できる。このように本実
施の形態ではウエハ接着は行わずに第２の実施の形態同
様の効果を得ることができる。なお、図３５において
は、１つの半導体ウエハ内の空孔は上面付近及び下面付
近にそれぞれ３つずつ設けられているが、それぞれ１個
以上の個数を任意に設けることができる。

【００９８】このように本実施の形態ではウエハ接着は
行わずに、第７の実施の形態よりも熱容量低減効果の大
きい半導体ウエハ及びその製造方法を提供できる。な
お、ウエハの上面に形成されたホールアレイのパターン
とウエハの下面に形成されたホールアレイのパターンと
は、その位置は一致していてもずれていてもどちらでも
よい。

【００９９】（第８の実施の形態）図４０を用いて本実
施の形態の半導体ウエハの構造を説明する。図４０に
は、本実施の形態の半導体ウエハ９５の断面がされる。
ここで、半導体ウエハ９５の上部部分は、シリコンウエ
ハ９６が設けられている。このシリコンウエハ９６下面
には、ウエハ母材（サファイア板）９７が、接着領域９
８にてシリコン酸化膜層９９を介して接着されている。
シリコンウエハ９６の上面付近には、素子形成領域（半
導体チップ形成予定領域）１００が形成されている。こ
の素子形成領域１００下に空孔１０１が設けられてい
る。ここで、シリコンウエハ９６の上面から空孔１０１
の上面までの距離である空孔の深さは、シリコンウエハ
９６上表面から例えば４０μｍ程度の範囲内で形成され
ている。なお、空孔は１つに限らず複数個設けられてい
てもよい。

【０１００】ウエハ母材９７には、複数の空洞１０２が
設けられていて、空洞１０２以外の表面にはシリコン酸
化膜層９９が形成されている。複数の空洞１０２が形成
されていないウエハ母材９７の上端部はシリコンウエハ
９６と接着する接着領域９８となっている。空洞１０２
に面したシリコンウエハ９６表面には、シリコン酸化膜
１０３が形成されている。

【０１０１】ここで、接着領域５４の上面からウエハ母
材９７内の空洞１０２の底面の上表面までの距離である
空洞の深さは、例えば１〜１００μｍであり、概ね５０
０ｎｍ以上とすることができる。

【０１０２】次に、本実施の形態の半導体ウエハの製造
方法を図４０乃至図４４を用いて説明する。まず、半導
体素子形成可能なシリコンからなるシリコンウエハ９６
を例えば厚さ１〜５００μｍ程度に整える。次に、図４
１に示されるようにシリコンウエハ９６上にレジスト１
０４にて、例えばグランドルール１００〜１０００ｎｍ
程度のホールアレイパターンをパターニングする。使用
されるレジスト１０４は半導体ウエハのパターニングの
際にシリコンよりもエッチングレートが十分に遅い材料
が好ましく、シリコン酸化膜、又はシリコン窒化膜とシ
リコン酸化膜との積層膜などが適切である。この際、パ
ターンはシリコンウエハ９６の上面の全面でも選択され
た領域のみでもよい。またホールアレイパターン密度は
一定でも恣意的に変化させてもよい。このように恣意的
に変化させることにより、ウエハ面内の熱容量分布を制
御でき、所望の特性を実現することができる。

【０１０３】次に、図４２に示されるように、例えばＲ
ＩＥなどの方向性エッチングにてシリコンウエハ９６を
例えば深さ０．１〜１０μｍ深さのエッチングを行い、
シリコンウエハ９６上面に複数の開口部１０５を設け
る。ここで、残存したレジスト１０４及び残渣物（図示
せず）をレジスト灰化や硫酸過酸化水素水混合液などで
除去する。

【０１０４】次に、図４３に示されるように水素アニー
ルとして例えば１０００〜１２００℃の水素雰囲気にて
１０分から３時間程度熱処理を行い、シリコン表面流動
現象を用いシリコンウエハ９６内部に空孔１０１を形成
する。このシリコンウエハ９６の裏面に第４の実施の形
態で説明した製造方法にて製造された図４４に示される
ウエハ母材９７の空洞１０２が形成された面を重ね合わ
せ、例えば９００℃〜１２００℃の酸素雰囲気で３０分
〜３時間程度の熱処理を行い接着し、化学機械研磨及び
弗酸系ウエット処理にてウエハ整形及びシリコンウエハ
９６上に形成されたシリコン酸化膜１０３を除去して、
半導体ウエハ９５を形成する。すなわち、シリコンウエ
ハ９６表面にシリコン酸化膜１０３が形成されて、この
シリコン酸化膜１０３とウエハ母材９７の空洞１０２以
外の上表面部のシリコン酸化膜層９９とが接着して、接
着領域９８が形成される。

【０１０５】次に、化学機械研磨法及び弗酸系ウエット
処理にてウエハ整形を行うとともに、空洞１０２に面し
た領域以外のシリコンウエハ９６表面上に形成されたシ
リコン酸化膜１０３を除去する。こうして、図４０に示
す内部に複数の空洞１０２が設けられた半導体ウエハ９
５を形成する。ここで、ウエハ母材９７の側面とシリコ
ンウエハ９６の側面が一致するようにシリコンウエハ９
６の側面をＣＭＰ法にて除去する。なお、ウエハ母材９
７の側面とシリコンウエハ９６の側面とはその面同士が
必ずしも同一面とならなくてもよい。本実施の形態の構
造では、サファイアがシリコンウエハに対する不純物の
バリアとして機能する。

【０１０６】次に、加熱処理などを施し、半導体素子を
形成した後に、半導体ウエハの裏面を研磨して、各半導
体チップとなるようにダイシングして、個別の半導体チ
ップとして分離し、半導体チップを得る。

【０１０７】ここで、空孔上部の領域は結晶性が良く、
必要な特性を持った素子を形成できる。本実施の形態で
は、第１の実施の形態同様の効果を得ることができる。
なお、図４０においては、１つのシリコンウエハ内の空
孔はひとつ設けられているが、第６の実施の形態のよう
に複数個設けることができる。

【０１０８】また、上述の構造のシリコンウエハ９６に
代えて、第７の実施の形態の半導体ウエハを用いること
ができる。さらに、その他の実施の形態を組み合わせ
て、ウエハ貼り付けることにより半導体ウエハを形成す
ることも可能である。なお、貼り合わせるウエハ枚数が
多いため、他の実施の形態に比べて貼り合わせる各ウエ
ハの厚さを減らして、貼り合わせたウエハ全体の厚さを
増さずに形成できる。

【０１０９】（第８の実施の形態の第１の変形例）本変
形例では、空孔が形成されたシリコンウエハを用いず
に、第１乃至第５の実施の形態同様の空洞が形成された
半導体ウエハを組み合わせて構成する。すなわち、図４
５にその断面構造が示されるように、シリコンで形成さ
れたウエハ母材２１の周囲には、シリコン酸化膜層２４
が形成されている。シリコンウエハ２０の下面には、シ
リコン酸化膜２５が形成されている。ウエハ母材２１の
空洞２３が形成されていない上端部はシリコンウエハ２
０と接着する接着領域２２となっている。シリコンウエ
ハ２０の上面付近には、素子形成領域２６が形成されて
いる。ここで、接着領域２２の上面からウエハ母材２１
の空洞２３の底面の上表面までの距離である空洞の深さ
は、例えば１〜１００μｍであり、概ね５００ｎｍ以上
とすることができる。

【０１１０】このウエハ母材２１の下面に、さらにもう
ひとつの同一構造を持つウエハ母材２１が接着されてい
る。下側のウエハ母材２１の上表面のシリコン酸化膜層
２４が上側のウエハ母材２１の下表面のシリコン酸化膜
層２４と接着されて、２層構造の空洞２３が半導体ウエ
ハに設けられた構成となっている。図４５に示された構
造の半導体ウエハは、第２の実施の形態において説明し
た製造方法の図１に示された構造を得た後に、図１２に
示された構造の別の母材の空洞が形成された面を図１に
示された構造の半導体ウエハのウエハ母材２１の裏面上
に重ね合わせ、例えば９００℃〜１２００℃の酸素雰囲
気で３０分〜３時間程度の熱処理を行い、２つのウエハ
母材２１を接着する。すなわち、２つのウエハ母材２１
の表面のシリコン酸化膜層２４同士が接着して、接着領
域２２が形成される。

【０１１１】次に、化学機械研磨法及び弗酸系ウエット
処理にてウエハ整形を行うとともに、空洞２３に面した
領域以外のシリコンウエハ２０表面上に形成されたシリ
コン酸化膜２５を除去する。こうして、図４５に示す内
部に複数の空洞２３が設けられた半導体ウエハを形成す
る。ここで、ウエハ母材２１の側面とシリコンウエハ２
０の側面が一致するようにシリコンウエハ２０の側面を
ＣＭＰ法にて除去する。なお、ウエハ母材２１の側面と
シリコンウエハ２０の側面とはその面同士が必ずしも同
一面とならなくてもよい。

【０１１２】このように形成された半導体ウエハに加熱
などの工程を施して、半導体素子を形成した後で、ウエ
ハ母材の底面でもある半導体ウエハの裏面を研磨して、
貼り合わせたウエハ母材２１を剥離して、残ったシリコ
ンウエハ１を各半導体チップとなるようにダイシングし
て、個別の半導体チップとして分離する。なお、半導体
ウエハの裏面を研磨せずにダイシングして、個別の半導
体チップとしてもよく、さらには、半導体ウエハをダイ
シングした後に、各チップの裏面を研磨してもよい。本
変形例においても第８の実施の形態同様の効果を得るこ
とができる。

【０１１３】（第８の実施の形態の第２の変形例）本変
形例は、図４６に示されるように図４５に示された構造
の下方のウエハ母材２１の接着面が空洞が形成されてい
ない面となっている点のみで第８の実施の形態の第１の
変形例と相違している。本変形例においても第８の実施
の形態の第１の変形例同様の効果を得ることができる。

【０１１４】各実施の形態で形成された母材やシリコン
ウエハは組み合わせて積層して、上表面付近に素子形成
領域を設け、母材中やシリコンウエハ内に空洞を設ける
ことで、他の変形例も構成でき、本変形例と同様の効果
を得ることができる。

【０１１５】（第９の実施の形態）本実施の形態の半導
体ウエハでは、空洞や接着領域を透視して示した図９に
示すようにラインアンドスペースパターンを形成した２
つのウエハをラインアンドスペースが互いに交差する位
置関係にて貼り合わせている。すなわち、上層の半導体
ウエハとしての第１ウエハ１１１には空洞２３と接着領
域２２が図４８に示されるように上下方向に直線的に配
置されている。下層に接着されたウエハ母材２１は第１
ウエハ１１１の空洞２３及び接着領域２２の配置方向と
直交する左右方向に図４９に示されるように直線的に配
置されている。第１ウエハ１１１の断面構造は例えば図
１に示されるような構造であり、第１ウエハ１１１に接
着されるウエハ母材２１の断面構造は図１２に示される
ような構造である。

【０１１６】ここで、この第１ウエハ１１１とウエハ母
材２１が積層された断面構造として、図４５に示される
ように一方のウエハのパターンの開口部に他方のウエハ
の開口部がない面を貼り合わせてもよいし、図４６に示
されるように２枚のウエハともにパターンの開口部が設
けられていない面同士を貼り合わせても良い。ここで、
図４５及び図４６に示されるような断面は図４７におい
て、格子状に形成された空洞と接着部のパターンにおい
て、対角線方向に切り取って見た断面図に相当する。さ
らに、重ね合わせるウエハは３枚以上としてもよく、そ
れぞれの貼り合わせる面には、パターンの開口部が設け
られていても、いなくてもどちらでもよい。なお、３枚
以上のウエハを貼り合わせる場合、それぞれの熱容量の
和が大きくならないようにそれぞれのウエハの厚さを小
さくすることが好ましい。

【０１１７】図４８にその上面が示されるような上下方
向に形成されたラインアンドスペースパターンは、上下
方向の応力に弱く、図４９にその上面が示されるように
左右方向のみに行状に形成されたラインアンドスペース
パターンは、左右方向の応力に弱い。このような機械的
強度の弱点を梁として機能する接着領域が格子状に配置
される本実施の形態において、接着領域の密度分布を均
一化することで克服できる。こうして半導体ウエハの熱
容量低減と共に機械強度を増加させることができる。

【０１１８】ここで、３枚以上のウエハを重ね合わせる
場合、素子形成領域がある最上層のシリコンウエハ以外
のウエハとして、ダイヤモンドウエハなどの熱容量の小
さいウエハを使用できる。

【０１１９】上記の各実施の形態において、半導体ウエ
ハの熱容量を低減させることを優先的に意図する場合
は、空洞、開口部や空孔の体積を可能な範囲で大きくす
る。逆に半導体ウエハの機械的強度を保つことを優先的
に意図する場合は、空洞、開口部や空孔の体積を可能な
限り縮小し、その分布を均一化して、梁となる残存部を
多く設けることが好ましい。

【０１２０】

【発明の効果】本発明によれば、素子形成領域の熱容量
を低減させることができ、半導体素子製造工程で用いら
れる熱処理時の昇降温時間が短縮され、熱予算を低減で
きる半導体ウエハを提供することが可能である。

【図面の簡単な説明】

【図１】本発明の第２の実施の形態に係る半導体ウエ
ハを説明する断面図。

【図２】本発明の第１の実施の形態に係る半導体ウエ
ハを説明する上面図。

【図３】本発明の第１の実施の形態に係る半導体ウエ
ハを説明する断面図。

【図４】本発明の第１の実施の形態に係る半導体ウエ
ハの製造方法を説明する一工程を表す断面図。

【図５】本発明の第１の実施の形態に係る半導体ウエ
ハの製造方法を説明する一工程を表す断面図。

【図６】本発明の第１の実施の形態に係る半導体ウエ
ハの製造方法を説明する一工程を表す断面図。

【図７】本発明の第１の実施の形態に係る半導体ウエ
ハの製造方法を説明する一工程を表す断面図。

【図８】本発明の第１の実施の形態の変形例に係る半
導体ウエハを説明する上面図。

【図９】本発明の第２の実施の形態に係る半導体ウエ
ハを説明する上面図。

【図１０】本発明の第２の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図１１】本発明の第２の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図１２】本発明の第２の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図１３】本発明の第２の実施の形態に係る半導体ウ
エハの上面構造の一例である空洞が同心円状に複数設け
られた構造を示す上面図。

【図１４】本発明の第２の実施の形態に係る半導体ウ
エハの上面構造の一例である空洞が蜂の巣状に設けられ
たハニカム構造を示す上面図。

【図１５】本発明の第２の実施の形態に係る半導体ウ
エハの上面構造の一例である溝状切削部が蜘蛛の巣状に
設けられた放射構造と同心円構造の組み合わせを示す上
面図。

【図１６】本発明の第２の実施の形態に係る半導体ウ
エハをダイシングした半導体チップを示す断面図。

【図１７】本発明の第３の実施の形態に係る半導体ウ
エハを説明する断面図。

【図１８】本発明の第３の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図１９】本発明の第３の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図２０】本発明の第４の実施の形態に係る半導体ウ
エハを説明する断面図。

【図２１】本発明の第４の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図２２】本発明の第４の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図２３】本発明の第４の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図２４】本発明の第４の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図２５】本発明の第５の実施の形態に係る半導体ウ
エハを説明する断面図。

【図２６】本発明の第５の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図２７】本発明の第５の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図２８】本発明の第５の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図２９】本発明の第５の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図３０】本発明の第６の実施の形態に係る半導体ウ
エハを説明する上面図。

【図３１】本発明の第６の実施の形態に係る半導体ウ
エハを説明する断面図。

【図３２】本発明の第６の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図３３】本発明の第６の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図３４】本発明の第６の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図３５】本発明の第７の実施の形態に係る半導体ウ
エハを説明する断面図。

【図３６】本発明の第７の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図３７】本発明の第７の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図３８】本発明の第７の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図３９】本発明の第７の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図４０】本発明の第８の実施の形態に係る半導体ウ
エハを説明する断面図。

【図４１】本発明の第８の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図４２】本発明の第８の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図４３】本発明の第８の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図４４】本発明の第８の実施の形態に係る半導体ウ
エハの製造方法を説明する一工程を表す断面図。

【図４５】本発明の第８の実施の形態の第１の変形例
に係る半導体ウエハを説明する断面図。

【図４６】本発明の第８の実施の形態の第２の変形例
に係る半導体ウエハを説明する断面図。

【図４７】本発明の第９の実施の形態に係る半導体ウ
エハを説明する上面図。

【図４８】本発明の第９の実施の形態に係る半導体ウ
エハに用いる第１ウエハを説明する上面図。

【図４９】本発明の第９の実施の形態に係る半導体ウ
エハに用いるウエハ母材を説明する上面図。

【符号の説明】

１、２０、３３、４１、５１、６１、９６シリコンウ
エハ２、２１、３２、４０、５０、６０、９７ウエハ母材３周縁部４、２３、３１、４３、５３、６４、１０２空洞５、２４、５６、９９シリコン酸化膜層６、２５、４２、５２、６７、１０３シリコン酸化膜７、２２、４４、５４、６５、９８接着領域９、２６、４５、５５、６６、７３、８１、１００素
子形成領域１１、７４梁部１２切削部２７、４６、５７、６８、７６レジスト２９溝状切削部３０、７２、７５半導体チップ６２パラジウム膜６３ポリシリコン膜７０、８０、９５、１１０半導体ウエハ７１、１０１空孔７７離間部７８開口部８２第１空孔群８３第１梁部８４第２空孔群８５第２梁部８６第１レジスト８７第１離間部８８第１開口部８９第２レジスト９０第２離間部９１第２開口部１１１第１ウエハ

───────────────────────────────────────────────────── フロントページの続き (72)発明者杉本茂樹神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内

Claims

【特許請求の範囲】

【請求項１】複数の半導体チップがそれぞれ形成される
複数の半導体チップ形成予定領域を有する素子形成半導
体ウエハと、この素子形成半導体ウエハに接着される接着領域と、内
部に前記素子形成半導体ウエハを構成する材料に比べ熱
容量の低い構造とを有し、半導体又は絶縁体からなるウ
エハ母材と、前記接着領域と前記素子形成半導体ウエハとの間に設け
られた接着手段とを具備することを特徴とする半導体ウ
エハ。
【請求項２】前記素子形成半導体ウエハを構成する材料
に比べ熱容量の低い構造は、空洞を有する構造とした請
求項１記載の半導体ウエハ。
【請求項３】前記空洞はその一部に梁を有する構造であ
ることを特徴とする請求項２記載の半導体ウエハ。
【請求項４】前記梁を有する構造はラインアンドスペー
スパターンであることを特徴とする請求項３記載の半導
体ウエハ。
【請求項５】前記梁を有する構造はホールアレイパター
ンであることを特徴とする請求項３記載の半導体ウエ
ハ。
【請求項６】前記梁を有する構造はハニカム構造である
ことを特徴とする請求項３記載の半導体ウエハ。
【請求項７】前記梁を有する構造は放射パターンである
ことを特徴とする請求項３記載の半導体ウエハ。
【請求項８】前記梁を有する構造は同心円パターンであ
ることを特徴とする請求項３記載の半導体ウエハ。
【請求項９】前記梁を有する構造は、ラインアンドスペ
ースパターン、ホールアレイパターン、ハニカム構造、
放射パターン、同心円パターンの中から２つ以上選択さ
れて混合されていることを特徴とする請求項３記載の半
導体ウエハ。
【請求項１０】前記ウエハ母体は、互いに接着されて積
層され、前記梁構造が互いに異なる２種類以上の複数の
ウエハ母材の集合体であることを特徴とする請求項２乃
至９いずれか１項記載の半導体ウエハ。
【請求項１１】前記素子形成半導体ウエハと前記ウエハ
母材とは同一材料を有することを特徴とする請求項１乃
至１０いずれか１項記載の半導体ウエハ。
【請求項１２】前記ウエハ母材は、前記素子形成半導体
ウエハを構成する材料に比べ熱容量の低い材料で構成さ
れることを特徴とする請求項１乃至１０いずれか１項記
載の半導体ウエハ。
【請求項１３】前記空洞は、前記半導体チップ形成予定
領域の大きさに比べてきわめて小さいことを特徴とする
請求項１乃至１２いずれか１項記載の半導体ウエハ。
【請求項１４】上面付近に設けられた半導体素子形成領
域と、この半導体素子形成領域下に設けられた複数の第１空洞
群と、下面付近に設けられた複数の第２空洞群とを有すること
を特徴とする半導体ウエハ。
【請求項１５】ウエハ母材にラインアンドスペース溝パ
ターン、格子溝パターン、ホールパターン、放射状パタ
ーン、又は同心円パターンのうち少なくとも一つを含む
パターニングを行う工程と、上面付近に半導体素子が形成される領域を有する素子形
成半導体ウエハの上面とは反対側の裏面に前記ウエハ母
材のパターニングが施された面を対向させて、熱処理を
行い前記ウエハ母材と前記素子形成半導体ウエハとを貼
り合わせる工程とを有することを特徴とする半導体ウエ
ハの製造方法。
【請求項１６】前記ウエハ母材にパターニングを行う工
程の後で、前記熱処理を行う工程の前に、前記パターニ
ングを行ったウエハ母材を熱酸化により酸化する工程を
さらに有することを特徴とする請求項１５記載の半導体
ウエハの製造方法。
【請求項１７】ウエハ母材にラインアンドスペース溝パ
ターン、格子溝パターン、ホールパターン、放射状パタ
ーン、又は同心円パターンのうち少なくとも一つを含む
パターニングを行う工程と、そのパターニングを行った
ウエハ母材を熱酸化により酸化する工程と、パターニングを行ったウエハ母材表面上に半導体の酸化
物を成膜する工程と、上面付近に半導体素子が形成される領域を有する素子形
成半導体ウエハの上面とは反対側の裏面に前記ウエハ母
材のパターニングが施された面を対向させて、熱処理を
行い前記ウエハ母材と前記素子形成半導体ウエハとを貼
り合わせる工程とを有することを特徴とする半導体ウエ
ハの製造方法。
【請求項１８】ウエハ母材にラインアンドスペース溝パ
ターン、格子溝パターン、ホールパターン、放射状パタ
ーン、又は同心円パターンのうち少なくとも一つを含む
パターニングを行う工程と、そのパターニングを行った
ウエハ母材を熱酸化により酸化する工程と、パターニングを行ったウエハ母材のパターニングを行っ
た面の表面上に金属膜を成膜する工程と、上面付近に半導体素子が形成される領域を有する素子形
成半導体ウエハの上面とは反対側の裏面に前記ウエハ母
材のパターニングが施された面を対向させて、熱処理を
行い前記ウエハ母材と前記素子形成半導体ウエハとを貼
り合わせる工程とを有することを特徴とする半導体ウエ
ハの製造方法。