JPH1050823A - 誘電体分離基板およびその製造方法 - Google Patents
誘電体分離基板およびその製造方法Info
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- JPH1050823A JPH1050823A JP20694096A JP20694096A JPH1050823A JP H1050823 A JPH1050823 A JP H1050823A JP 20694096 A JP20694096 A JP 20694096A JP 20694096 A JP20694096 A JP 20694096A JP H1050823 A JPH1050823 A JP H1050823A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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Abstract
(57)【要約】
【課題】 高温長時間のエピタキシャル成長の回数を削
減して結晶欠陥の生成を抑え、また、基板の貼り合わせ
面の均一化によりボイドの発生を防ぐ。 【解決手段】 単結晶シリコン基板１ａの一表面に分離
溝３ａを形成した後、その面上に絶縁膜４ａを形成し、
更に絶縁膜４ａの一部を除去する。次に絶縁膜４ａの上
に多結晶シリコン層６ａを、基板１ａの露出部分の上に
単結晶シリコン層５ａをそれぞれ形成し、表面を平坦化
する。続いて多結晶シリコン層７ａを形成し、表面を平
坦化してから、その面に単結晶シリコン基板８ａを貼り
合わせる。そして基板１ａの他の表面から分離溝３ａの
先端が出現するまで研磨する。
減して結晶欠陥の生成を抑え、また、基板の貼り合わせ
面の均一化によりボイドの発生を防ぐ。 【解決手段】 単結晶シリコン基板１ａの一表面に分離
溝３ａを形成した後、その面上に絶縁膜４ａを形成し、
更に絶縁膜４ａの一部を除去する。次に絶縁膜４ａの上
に多結晶シリコン層６ａを、基板１ａの露出部分の上に
単結晶シリコン層５ａをそれぞれ形成し、表面を平坦化
する。続いて多結晶シリコン層７ａを形成し、表面を平
坦化してから、その面に単結晶シリコン基板８ａを貼り
合わせる。そして基板１ａの他の表面から分離溝３ａの
先端が出現するまで研磨する。
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体分離基板お
よびその製造方法にかかわり、特に縦形素子形成領域を
有する誘電体分離基板およびその製造方法に関するもの
である。
よびその製造方法にかかわり、特に縦形素子形成領域を
有する誘電体分離基板およびその製造方法に関するもの
である。
【０００２】
【従来の技術】半導体集積回路（以下、ＩＣと記す）に
おいて、様々な特性を有する素子どうしを、互いに影響
を受けることなく高信頼度で動作させる必要性が高い場
合、各素子形成領域を誘電体で分離した誘電体分離基板
が用いられる。近年、高耐圧で大電流を扱えるパワー素
子と低耐圧の制御回路とをモノリシックに集積したパワ
ーＩＣの用途が拡大しつつある。大電流を扱うには縦方
向に電流の流せる縦形パワーＭＯＳＦＥＴや縦形ＩＧＢ
Ｔ（insulated-gate bipolar transistor ）等が有効で
あり、これら縦形素子と制御回路とのモノリシック化が
技術課題となっている。以下、この種のパワーＩＣが形
成可能な誘電体分離基板の従来の製造方法を図面を用い
て説明する。図５および図６は従来の誘電体分離基板の
製造方法を示す各工程の断面図である。まず図５（Ａ）
に示すように、面方位（１００）の単結晶シリコン基板
１ｃの一表面に酸化膜からなる絶縁膜２ｃを形成する。
そして、これをパターンニングし、アルカリエッチング
により単結晶シリコン基板１ｃに素子分離のためのＶ字
形の溝を形成する。以下、これを分離溝３ｃと呼ぶ。
おいて、様々な特性を有する素子どうしを、互いに影響
を受けることなく高信頼度で動作させる必要性が高い場
合、各素子形成領域を誘電体で分離した誘電体分離基板
が用いられる。近年、高耐圧で大電流を扱えるパワー素
子と低耐圧の制御回路とをモノリシックに集積したパワ
ーＩＣの用途が拡大しつつある。大電流を扱うには縦方
向に電流の流せる縦形パワーＭＯＳＦＥＴや縦形ＩＧＢ
Ｔ（insulated-gate bipolar transistor ）等が有効で
あり、これら縦形素子と制御回路とのモノリシック化が
技術課題となっている。以下、この種のパワーＩＣが形
成可能な誘電体分離基板の従来の製造方法を図面を用い
て説明する。図５および図６は従来の誘電体分離基板の
製造方法を示す各工程の断面図である。まず図５（Ａ）
に示すように、面方位（１００）の単結晶シリコン基板
１ｃの一表面に酸化膜からなる絶縁膜２ｃを形成する。
そして、これをパターンニングし、アルカリエッチング
により単結晶シリコン基板１ｃに素子分離のためのＶ字
形の溝を形成する。以下、これを分離溝３ｃと呼ぶ。
【０００３】次に、絶縁膜２ｃを除去した後、図５
（Ｂ）に示すように、単結晶シリコン基板１ｃの一表面
を再度酸化して絶縁膜４ｃを形成し、続いてその上にエ
ピタキシャル多結晶シリコン層１３ｃを形成する。な
お、絶縁膜上でエピタキシャル成長を行うと多結晶シリ
コン層ができる。次に、エピタキシャル多結晶シリコン
層１３ｃの表面を研磨・平坦化した後、図５（Ｃ）に示
すように、その上に酸化膜からなる絶縁膜１４ｃを形成
する。そして縦形素子形成領域とする部分の絶縁膜１４
ｃ、エピタキシャル多結晶シリコン層１３ｃおよび絶縁
膜４ｃをエッチングにより除去し、単結晶シリコン基板
１ｃの表面を露出させる。次に図５（Ｄ）に示すよう
に、再度エピタキシャル成長を行ない、単結晶シリコン
基板１ｃの露出部分の上にエピタキシャル単結晶シリコ
ン層１５ｃを、絶縁膜１４ｃ上にエピタキシャル多結晶
シリコン層１６ｃをそれぞれ形成する。次に、エピタキ
シャル単結晶シリコン層１５ｃおよびエピタキシャル多
結晶シリコン層１６ｃの表面を研磨・平坦化した後、図
６（Ａ）に示すように、その面に単結晶シリコン基板８
ｃを貼り合わせる。なお、図６中の９ｃは２つの基板を
貼り合わせた貼り合わせ面である。次に、単結晶シリコ
ン基板１ｃの他の表面から分離溝３ｃの先端が出現する
Ｘ−Ｘ′面まで研磨して、図６（Ｂ）に示すような縦形
素子形成領域１０ｃおよび単結晶シリコン島１１ｃを有
する誘電体分離基板を得る。
（Ｂ）に示すように、単結晶シリコン基板１ｃの一表面
を再度酸化して絶縁膜４ｃを形成し、続いてその上にエ
ピタキシャル多結晶シリコン層１３ｃを形成する。な
お、絶縁膜上でエピタキシャル成長を行うと多結晶シリ
コン層ができる。次に、エピタキシャル多結晶シリコン
層１３ｃの表面を研磨・平坦化した後、図５（Ｃ）に示
すように、その上に酸化膜からなる絶縁膜１４ｃを形成
する。そして縦形素子形成領域とする部分の絶縁膜１４
ｃ、エピタキシャル多結晶シリコン層１３ｃおよび絶縁
膜４ｃをエッチングにより除去し、単結晶シリコン基板
１ｃの表面を露出させる。次に図５（Ｄ）に示すよう
に、再度エピタキシャル成長を行ない、単結晶シリコン
基板１ｃの露出部分の上にエピタキシャル単結晶シリコ
ン層１５ｃを、絶縁膜１４ｃ上にエピタキシャル多結晶
シリコン層１６ｃをそれぞれ形成する。次に、エピタキ
シャル単結晶シリコン層１５ｃおよびエピタキシャル多
結晶シリコン層１６ｃの表面を研磨・平坦化した後、図
６（Ａ）に示すように、その面に単結晶シリコン基板８
ｃを貼り合わせる。なお、図６中の９ｃは２つの基板を
貼り合わせた貼り合わせ面である。次に、単結晶シリコ
ン基板１ｃの他の表面から分離溝３ｃの先端が出現する
Ｘ−Ｘ′面まで研磨して、図６（Ｂ）に示すような縦形
素子形成領域１０ｃおよび単結晶シリコン島１１ｃを有
する誘電体分離基板を得る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
技術では高温長時間のエピタキシャル成長が２回必要で
あるため、多量の結晶欠陥が生じるという問題があっ
た。また、貼り合わせ面に単結晶シリコン層と多結晶シ
リコン層とが混在すると、その結晶性の違いのため、貼
り合わせ面を極平坦に研磨することが非常に困難であ
り、極平坦でない面に別の基板を貼り合わせるとボイド
が生じるという問題があった。ボイドは２枚の基板の貼
り合わせ後の熱処理および素子形成の際の熱処理におい
て膨張して破裂の原因になったり、ダイジングの際にチ
ップの割れや欠けを引き起こしたりするため、製造工程
上で大きな障害となる。本発明はこのような課題を解決
するためのものであり、その目的は、高温長時間のエピ
タキシャル成長の回数を削減することによって結晶欠陥
の生成を抑え、また、貼り合わせ面の均一化によってボ
イド発生を防いで、製造歩留まりを向上することができ
る誘電体分離基板およびその製造方法を提供することに
ある。
技術では高温長時間のエピタキシャル成長が２回必要で
あるため、多量の結晶欠陥が生じるという問題があっ
た。また、貼り合わせ面に単結晶シリコン層と多結晶シ
リコン層とが混在すると、その結晶性の違いのため、貼
り合わせ面を極平坦に研磨することが非常に困難であ
り、極平坦でない面に別の基板を貼り合わせるとボイド
が生じるという問題があった。ボイドは２枚の基板の貼
り合わせ後の熱処理および素子形成の際の熱処理におい
て膨張して破裂の原因になったり、ダイジングの際にチ
ップの割れや欠けを引き起こしたりするため、製造工程
上で大きな障害となる。本発明はこのような課題を解決
するためのものであり、その目的は、高温長時間のエピ
タキシャル成長の回数を削減することによって結晶欠陥
の生成を抑え、また、貼り合わせ面の均一化によってボ
イド発生を防いで、製造歩留まりを向上することができ
る誘電体分離基板およびその製造方法を提供することに
ある。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために本発明は、第１の単結晶シリコン基板の一表面
に分離溝を形成した後、第１の単結晶シリコン基板の一
表面および分離溝の表面に絶縁膜を形成し、次いで相隣
る２つの分離溝の間の領域の中の少なくとも１つの領域
にある絶縁膜を除去する。次に、第１の単結晶シリコン
基板の露出部分および第２の絶縁膜の上に多結晶シリコ
ン層を形成して、分離溝を埋める。そして多結晶シリコ
ン層の表面を平坦化した後、その面に第２の単結晶シリ
コン基板を貼り合わせる。次いで、第１の単結晶シリコ
ン基板の他の表面から分離溝の先端が出現する面まで研
磨する。このような方法で誘電体分離基板を製造すれ
ば、高温長時間のエピタキシャル成長をする必要がなく
なるため、結晶欠陥の生成を抑えることができる。さら
に、貼り合わせ面が均一な多結晶シリコン層であるた
め、貼り合わせ面を極平坦に研磨することができ、ボイ
ドの発生を防ぐことができる。
るために本発明は、第１の単結晶シリコン基板の一表面
に分離溝を形成した後、第１の単結晶シリコン基板の一
表面および分離溝の表面に絶縁膜を形成し、次いで相隣
る２つの分離溝の間の領域の中の少なくとも１つの領域
にある絶縁膜を除去する。次に、第１の単結晶シリコン
基板の露出部分および第２の絶縁膜の上に多結晶シリコ
ン層を形成して、分離溝を埋める。そして多結晶シリコ
ン層の表面を平坦化した後、その面に第２の単結晶シリ
コン基板を貼り合わせる。次いで、第１の単結晶シリコ
ン基板の他の表面から分離溝の先端が出現する面まで研
磨する。このような方法で誘電体分離基板を製造すれ
ば、高温長時間のエピタキシャル成長をする必要がなく
なるため、結晶欠陥の生成を抑えることができる。さら
に、貼り合わせ面が均一な多結晶シリコン層であるた
め、貼り合わせ面を極平坦に研磨することができ、ボイ
ドの発生を防ぐことができる。
【０００６】また、第１の単結晶シリコン基板の一表面
に分離溝を形成した後、第１の単結晶シリコン基板の一
表面および分離溝の表面に絶縁膜を形成し、次いで相隣
る２つの分離溝の間の領域の中の少なくとも１つの領域
にある絶縁膜を除去する。次に、絶縁膜の上に第１の多
結晶シリコン層を形成して、分離溝を埋めると共に、第
１の単結晶シリコン基板の露出部分の上に単結晶シリコ
ン層を形成する。そして、第１の多結晶シリコン層およ
び単結晶シリコン層の表面を平坦化した後、それらの上
に第２の多結晶シリコン層を形成する。次に、第２の多
結晶シリコン層の表面を平坦化し、その面に第２の単結
晶シリコン基板を貼り合わせる。そして、第１の単結晶
シリコン基板の他の表面から分離溝の先端が出現する面
まで研磨して、誘電体分離基板を得る。このようにすれ
ば、高温長時間のエピタキシャル成長が１回で済むた
め、結晶欠陥の生成を抑えることができる。さらに、上
述の方法と同様、貼り合わせ面が均一な多結晶シリコン
層であるため、ボイドの発生を防ぐことができる。
に分離溝を形成した後、第１の単結晶シリコン基板の一
表面および分離溝の表面に絶縁膜を形成し、次いで相隣
る２つの分離溝の間の領域の中の少なくとも１つの領域
にある絶縁膜を除去する。次に、絶縁膜の上に第１の多
結晶シリコン層を形成して、分離溝を埋めると共に、第
１の単結晶シリコン基板の露出部分の上に単結晶シリコ
ン層を形成する。そして、第１の多結晶シリコン層およ
び単結晶シリコン層の表面を平坦化した後、それらの上
に第２の多結晶シリコン層を形成する。次に、第２の多
結晶シリコン層の表面を平坦化し、その面に第２の単結
晶シリコン基板を貼り合わせる。そして、第１の単結晶
シリコン基板の他の表面から分離溝の先端が出現する面
まで研磨して、誘電体分離基板を得る。このようにすれ
ば、高温長時間のエピタキシャル成長が１回で済むた
め、結晶欠陥の生成を抑えることができる。さらに、上
述の方法と同様、貼り合わせ面が均一な多結晶シリコン
層であるため、ボイドの発生を防ぐことができる。
【０００７】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について詳細に説明する。 （第１の実施の形態）図１および図２は本発明による誘
電体分離基板の製造方法の各工程における断面図であ
り、これを用いて本発明の第１の実施の形態を説明す
る。図１（Ａ）に示す単結晶シリコン基板１ａには、面
方位（１００）で比較的高抵抗のものを用いる。単結晶
シリコン基板１ａの抵抗率は、そこに形成される素子に
要求される特性によってある範囲に限定される。縦形素
子がパワー素子であれば抵抗率はその耐圧特性によって
決定され、例えばｎチャネルで数１００〜１０００Ｖ耐
圧の縦形ＩＧＢＴを形成する場合、抵抗率が数１０〜１
００Ωｃｍ程度のｎ形単結晶シリコン基板が用いられ
る。
の形態について詳細に説明する。 （第１の実施の形態）図１および図２は本発明による誘
電体分離基板の製造方法の各工程における断面図であ
り、これを用いて本発明の第１の実施の形態を説明す
る。図１（Ａ）に示す単結晶シリコン基板１ａには、面
方位（１００）で比較的高抵抗のものを用いる。単結晶
シリコン基板１ａの抵抗率は、そこに形成される素子に
要求される特性によってある範囲に限定される。縦形素
子がパワー素子であれば抵抗率はその耐圧特性によって
決定され、例えばｎチャネルで数１００〜１０００Ｖ耐
圧の縦形ＩＧＢＴを形成する場合、抵抗率が数１０〜１
００Ωｃｍ程度のｎ形単結晶シリコン基板が用いられ
る。
【０００８】この単結晶シリコン基板１ａの一表面に、
図１（Ａ）に示すように、熱酸化などによりシリコン酸
化膜からなる絶縁膜２ａを形成する。そしてフォトリソ
グラフィとエッチングにより分離溝３ａを形成する位置
の絶縁膜２ａを除去し、続いて絶縁膜２ａの除去されな
かった部分をマスクとしてアルカリエッチングを行な
い、単結晶シリコン基板１ａに分離溝３ａを形成する。
分離溝３ａの深さはパワー素子の耐圧決定にかかわり、
例えば前記の耐圧を得るには数１０〜１００μｍ程度の
深さを要する。また、絶縁膜２ａの厚さは分離溝３ａが
深いほど厚く形成する必要があり、同様に前記の耐圧を
得るには２〜３μｍ程度の厚さがあることが望ましい。
図１（Ａ）に示すように、熱酸化などによりシリコン酸
化膜からなる絶縁膜２ａを形成する。そしてフォトリソ
グラフィとエッチングにより分離溝３ａを形成する位置
の絶縁膜２ａを除去し、続いて絶縁膜２ａの除去されな
かった部分をマスクとしてアルカリエッチングを行な
い、単結晶シリコン基板１ａに分離溝３ａを形成する。
分離溝３ａの深さはパワー素子の耐圧決定にかかわり、
例えば前記の耐圧を得るには数１０〜１００μｍ程度の
深さを要する。また、絶縁膜２ａの厚さは分離溝３ａが
深いほど厚く形成する必要があり、同様に前記の耐圧を
得るには２〜３μｍ程度の厚さがあることが望ましい。
【０００９】次に、絶縁膜２ａの全部を除去した後、図
１（Ｂ）に示すように、単結晶シリコン基板１ａの一表
面および分離溝３ａの表面に、熱酸化などにより素子分
離用の絶縁膜４ａを形成する。絶縁膜４ａの厚さは、要
求される素子分離耐圧によって決定され、２〜３μｍ程
度あるいはそれ以上の膜厚が求められる。次に図１
（Ｃ）に示すように、縦形素子形成領域となる部分の絶
縁膜４ａをエッチングして除去する。この縦形素子形成
領域は基板上に少なくとも１つ形成される。なお、縦形
素子形成領域は相隣る２つの分離溝３ａの間に形成され
ることは言うまでもない。
１（Ｂ）に示すように、単結晶シリコン基板１ａの一表
面および分離溝３ａの表面に、熱酸化などにより素子分
離用の絶縁膜４ａを形成する。絶縁膜４ａの厚さは、要
求される素子分離耐圧によって決定され、２〜３μｍ程
度あるいはそれ以上の膜厚が求められる。次に図１
（Ｃ）に示すように、縦形素子形成領域となる部分の絶
縁膜４ａをエッチングして除去する。この縦形素子形成
領域は基板上に少なくとも１つ形成される。なお、縦形
素子形成領域は相隣る２つの分離溝３ａの間に形成され
ることは言うまでもない。
【００１０】次いで、例えば１１００℃程度の温度でト
リクロロシランまたは四塩化シリコン等を原料ガスとし
てエピタキシャル成長を行う。成長は縦形素子の抵抗が
低減するように必要量の不純物を添加しながら行ない、
分離溝３ａを埋めて更に膜厚を数１０μｍとする。この
とき、単結晶シリコン基板１ａが露出している面上には
エピタキシャル単結晶シリコン層５ａが形成され、絶縁
膜４ａ上にはエピタキシャル多結晶シリコン層６ａが形
成される。次に、エピタキシャル単結晶シリコン層５ａ
およびエピタキシャル多結晶シリコン層６ａの表面に
は、分離溝３ａの形状に応じて凹凸が生じているので、
これを化学的機械研磨（ＣＭＰ）法を用いて研削・研磨
し平坦化する。それでも単結晶シリコンと多結晶シリコ
ンという結晶性の違いから微少な段差は無くならない。
リクロロシランまたは四塩化シリコン等を原料ガスとし
てエピタキシャル成長を行う。成長は縦形素子の抵抗が
低減するように必要量の不純物を添加しながら行ない、
分離溝３ａを埋めて更に膜厚を数１０μｍとする。この
とき、単結晶シリコン基板１ａが露出している面上には
エピタキシャル単結晶シリコン層５ａが形成され、絶縁
膜４ａ上にはエピタキシャル多結晶シリコン層６ａが形
成される。次に、エピタキシャル単結晶シリコン層５ａ
およびエピタキシャル多結晶シリコン層６ａの表面に
は、分離溝３ａの形状に応じて凹凸が生じているので、
これを化学的機械研磨（ＣＭＰ）法を用いて研削・研磨
し平坦化する。それでも単結晶シリコンと多結晶シリコ
ンという結晶性の違いから微少な段差は無くならない。
【００１１】そこで図１（Ｄ）に示すように、その面上
に厚さが１μｍ程度の薄い多結晶シリコン層７ａを形成
する。このとき、前述の微少な段差を埋めるために多結
晶シリコン層７ａの結晶粒界を小さくする必要がある。
そのため、４００〜１１００℃、望ましくは６５０℃程
度という低温で化学的気相成長（ＣＶＤ）法を用いて多
結晶シリコン層７ａを形成する。なお、このときの原料
ガスは、例えばシランまたはジクロロシラン等である。
そして多結晶シリコン層７ａの表面をＣＭＰ法で研磨し
て、表面段差が０．０１μｍ以下の極平坦な面にする。
次に図２（Ａ）に示すように、極平坦化した多結晶シリ
コン層７ａの表面に比較的低抵抗の単結晶シリコン基板
８ａを常温、大気中で貼り合わせる。そして、１１００
〜１２００℃の温度で１〜２時間程度の熱処理をして、
強固に結合された１枚の貼り合わせ基板を得る。
に厚さが１μｍ程度の薄い多結晶シリコン層７ａを形成
する。このとき、前述の微少な段差を埋めるために多結
晶シリコン層７ａの結晶粒界を小さくする必要がある。
そのため、４００〜１１００℃、望ましくは６５０℃程
度という低温で化学的気相成長（ＣＶＤ）法を用いて多
結晶シリコン層７ａを形成する。なお、このときの原料
ガスは、例えばシランまたはジクロロシラン等である。
そして多結晶シリコン層７ａの表面をＣＭＰ法で研磨し
て、表面段差が０．０１μｍ以下の極平坦な面にする。
次に図２（Ａ）に示すように、極平坦化した多結晶シリ
コン層７ａの表面に比較的低抵抗の単結晶シリコン基板
８ａを常温、大気中で貼り合わせる。そして、１１００
〜１２００℃の温度で１〜２時間程度の熱処理をして、
強固に結合された１枚の貼り合わせ基板を得る。
【００１２】次に、単結晶シリコン基板１ａの他の表面
から分離溝３ａの先端が出現するＸ−Ｘ′面まで研削・
研磨して、図２（Ｂ）に示すような、少なくとも１つの
縦形素子形成領域１０ａと複数の単結晶シリコン島１１
ａとが互いに誘電体分離された基板を得る。ところで、
縦形素子形成領域１０ａは多結晶シリコン層７ａがエピ
タキシャル単結晶シリコン層５ａと単結晶シリコン基板
８ａとによって挟まれた構造になっている。そのため、
貼り合わせ後の熱処理および素子形成の際の熱処理によ
って、エピタキシャル単結晶シリコン層５ａおよび単結
晶シリコン基板８ａの中の不純物が多結晶シリコン層７
ａに拡散して、多結晶シリコン層７ａの抵抗率が十分小
さくなる。したがって、縦形素子形成領域１０ａにおけ
る多結晶シリコン層７ａは、素子の電流特性に影響を与
えることはない。
から分離溝３ａの先端が出現するＸ−Ｘ′面まで研削・
研磨して、図２（Ｂ）に示すような、少なくとも１つの
縦形素子形成領域１０ａと複数の単結晶シリコン島１１
ａとが互いに誘電体分離された基板を得る。ところで、
縦形素子形成領域１０ａは多結晶シリコン層７ａがエピ
タキシャル単結晶シリコン層５ａと単結晶シリコン基板
８ａとによって挟まれた構造になっている。そのため、
貼り合わせ後の熱処理および素子形成の際の熱処理によ
って、エピタキシャル単結晶シリコン層５ａおよび単結
晶シリコン基板８ａの中の不純物が多結晶シリコン層７
ａに拡散して、多結晶シリコン層７ａの抵抗率が十分小
さくなる。したがって、縦形素子形成領域１０ａにおけ
る多結晶シリコン層７ａは、素子の電流特性に影響を与
えることはない。
【００１３】本実施の形態における多結晶シリコン層７
ａは、エピタキシャル単結晶シリコン層５ａとエピタキ
シャル多結晶シリコン層６ａのように、結晶性の違いか
ら表面の極平坦化が困難な場合に、極めて平坦な貼り合
わせ面９ａを得るのに有効な手段である。なお、これを
従来の技術に応用すれば、図６（Ａ）に示すエピタキシ
ャル単結晶シリコン層１５ｃおよびエピタキシャル多結
晶シリコン層１６ｃの上に多結晶シリコン層を形成し、
表面を極平坦化してから単結晶シリコン基板８ｃを貼り
合わせることで、ボイドの発生を防ぐことができる。
ａは、エピタキシャル単結晶シリコン層５ａとエピタキ
シャル多結晶シリコン層６ａのように、結晶性の違いか
ら表面の極平坦化が困難な場合に、極めて平坦な貼り合
わせ面９ａを得るのに有効な手段である。なお、これを
従来の技術に応用すれば、図６（Ａ）に示すエピタキシ
ャル単結晶シリコン層１５ｃおよびエピタキシャル多結
晶シリコン層１６ｃの上に多結晶シリコン層を形成し、
表面を極平坦化してから単結晶シリコン基板８ｃを貼り
合わせることで、ボイドの発生を防ぐことができる。
【００１４】（第２の実施の形態）図３および図４は本
発明による誘電体分離基板の製造方法の各工程における
断面図であり、これを用いて本発明の第２の実施の形態
を説明する。絶縁膜４ｂを形成する工程まで（すなわ
ち、図３（Ａ）および図３（Ｂ）に相当する工程）は第
１の実施の形態と同じであり、ここではその説明を省略
する。図３（Ｃ）に示すように、縦形素子形成領域とな
る部分の絶縁膜４ｂをエッチングにより除去してから、
単結晶シリコン基板１ｂの露出面と絶縁膜４ｂとが混在
する面上に多結晶シリコン層１２ｂを形成する。この
際、単結晶シリコン上に成長するシリコンが単結晶化し
ないように、４００〜１１００℃という低温でエピタキ
シャル成長あるいはＣＶＤ法を用いて形成する。なお、
このときの原料ガスは、例えばシランまたはジクロロシ
ラン等である。
発明による誘電体分離基板の製造方法の各工程における
断面図であり、これを用いて本発明の第２の実施の形態
を説明する。絶縁膜４ｂを形成する工程まで（すなわ
ち、図３（Ａ）および図３（Ｂ）に相当する工程）は第
１の実施の形態と同じであり、ここではその説明を省略
する。図３（Ｃ）に示すように、縦形素子形成領域とな
る部分の絶縁膜４ｂをエッチングにより除去してから、
単結晶シリコン基板１ｂの露出面と絶縁膜４ｂとが混在
する面上に多結晶シリコン層１２ｂを形成する。この
際、単結晶シリコン上に成長するシリコンが単結晶化し
ないように、４００〜１１００℃という低温でエピタキ
シャル成長あるいはＣＶＤ法を用いて形成する。なお、
このときの原料ガスは、例えばシランまたはジクロロシ
ラン等である。
【００１５】次に、凹凸がある多結晶シリコン層１２ｂ
の表面をＣＭＰ法を用いて極平坦化する。このとき、多
結晶シリコン層１２ｂの厚さは単結晶シリコン基板１ｂ
から数μｍとし、絶縁膜４ｂが露出しないところまで多
結晶シリコン層１２ｂを研削・研磨する。この後の工程
は第１の実施の形態と同様である。すなわち図４（Ａ）
示すように、多結晶シリコン層１２ｂの表面に単結晶シ
リコン基板８ｂを貼り合わせ、次いで、単結晶シリコン
基板１ｂの他の表面をＸ−Ｘ′面まで研削・研磨して、
図４（Ｂ）に示すような、少なくとも１つの縦形素子形
成領域１０ｂと複数の単結晶シリコン島１１ｂとが互い
に誘電体分離された基板を得る。なお、第１の実施の形
態と同様に、縦形素子形成領域１０ｂにおける多結晶シ
リコン層１２ｂは、素子の電流特性に影響を与えること
はない。その理由は、多結晶シリコン層１２ｂを挟む２
つの単結晶シリコン層の中の不純物が、貼り合わせ後の
熱処理および素子形成の際の熱処理によって多結晶シリ
コン層１２ｂに拡散して、多結晶シリコン層１２ｂの抵
抗率が十分小さくためである。
の表面をＣＭＰ法を用いて極平坦化する。このとき、多
結晶シリコン層１２ｂの厚さは単結晶シリコン基板１ｂ
から数μｍとし、絶縁膜４ｂが露出しないところまで多
結晶シリコン層１２ｂを研削・研磨する。この後の工程
は第１の実施の形態と同様である。すなわち図４（Ａ）
示すように、多結晶シリコン層１２ｂの表面に単結晶シ
リコン基板８ｂを貼り合わせ、次いで、単結晶シリコン
基板１ｂの他の表面をＸ−Ｘ′面まで研削・研磨して、
図４（Ｂ）に示すような、少なくとも１つの縦形素子形
成領域１０ｂと複数の単結晶シリコン島１１ｂとが互い
に誘電体分離された基板を得る。なお、第１の実施の形
態と同様に、縦形素子形成領域１０ｂにおける多結晶シ
リコン層１２ｂは、素子の電流特性に影響を与えること
はない。その理由は、多結晶シリコン層１２ｂを挟む２
つの単結晶シリコン層の中の不純物が、貼り合わせ後の
熱処理および素子形成の際の熱処理によって多結晶シリ
コン層１２ｂに拡散して、多結晶シリコン層１２ｂの抵
抗率が十分小さくためである。
【００１６】
【発明の効果】以上説明したように、従来２回行ってい
た高温長時間のエピタキシャル成長を、本発明によれば
１回の高温長時間成長と１回の低温ＣＶＤとすることに
より、あるいは、１回の低温成長のみとすることによ
り、結晶欠陥の生成を抑制できるので、素子特性の悪化
によるＩＣの歩留まりを向上させることができる。ま
た、貼り合わせ面を均一な多結晶シリコン層とすること
で、貼り合わせ面の極平坦化が可能となり、ボイドの発
生を防ぐことができるので、信頼性の高い基板が得られ
る。
た高温長時間のエピタキシャル成長を、本発明によれば
１回の高温長時間成長と１回の低温ＣＶＤとすることに
より、あるいは、１回の低温成長のみとすることによ
り、結晶欠陥の生成を抑制できるので、素子特性の悪化
によるＩＣの歩留まりを向上させることができる。ま
た、貼り合わせ面を均一な多結晶シリコン層とすること
で、貼り合わせ面の極平坦化が可能となり、ボイドの発
生を防ぐことができるので、信頼性の高い基板が得られ
る。
【図１】 本発明による誘電体分離基板の製造方法の第
１の実施の形態における各製造工程の断面図である。
１の実施の形態における各製造工程の断面図である。
【図２】 図１に引き続く工程の断面図である。
【図３】 本発明による誘電体分離基板の製造方法の第
２の実施の形態における各製造工程の断面図である。
２の実施の形態における各製造工程の断面図である。
【図４】 図３に引き続く工程の断面図である。
【図５】 従来の誘電体分離基板の製造方法における各
製造工程の断面図である。
製造工程の断面図である。
【図６】 図５に引き続く工程の断面図である。
１ａ、８ａ、１ｂ、８ｂ…単結晶シリコン基板、２ａ、
４ａ、２ｂ、４ｂ…絶縁膜、３ａ、３ｂ…分離溝、５ａ
…エピタキシャル単結晶シリコン層、６ａ…エピタキシ
ャル多結晶シリコン層、７ａ、１２ｂ…多結晶シリコン
層、９ａ、９ｂ…貼り合わせ面、１０ａ、１０ｂ…縦形
素子形成領域、１１ａ、１１ｂ…単結晶シリコン島。
４ａ、２ｂ、４ｂ…絶縁膜、３ａ、３ｂ…分離溝、５ａ
…エピタキシャル単結晶シリコン層、６ａ…エピタキシ
ャル多結晶シリコン層、７ａ、１２ｂ…多結晶シリコン
層、９ａ、９ｂ…貼り合わせ面、１０ａ、１０ｂ…縦形
素子形成領域、１１ａ、１１ｂ…単結晶シリコン島。
Claims (4)
- 【請求項１】 単結晶シリコン基板上に多結晶シリコン
層が形成され、前記多結晶シリコン層の上に絶縁膜が形
成され、前記絶縁膜の上に単結晶シリコン層が形成さ
れ、前記単結晶シリコン層は前記絶縁膜によって複数の
島状領域に分離されており、 前記単結晶シリコン層の島状領域の少なくとも１つはそ
の下に前記絶縁膜を有さない構成とし、この部分に単結
晶シリコン層、多結晶シリコン層、単結晶シリコン層の
３層構造からなる縦形素子形成領域を形成したことを特
徴とする誘電体分離基板。 - 【請求項２】 単結晶シリコン基板上に第１の多結晶シ
リコン層が形成され、前記第１の多結晶シリコン層の上
に第２の多結晶シリコン層が形成され、前記第２の多結
晶シリコン層の上に絶縁膜が形成され、前記絶縁膜の上
に第１の単結晶シリコン層が形成され、前記第１の単結
晶シリコン層は前記絶縁膜によって複数の島状領域に分
離されており、 前記第１の単結晶シリコン層の島状領域の少なくとも１
つはその下に前記第２の多結晶シリコン層および絶縁膜
を有さず、前記第１の多結晶シリコン層と第１の単結晶
シリコン層との間に第２の単結晶シリコン層を有する構
成とし、この部分に単結晶シリコン層、多結晶シリコン
層、単結晶シリコン層の３層構造からなる縦形素子形成
領域を形成したことを特徴とする誘電体分離基板。 - 【請求項３】 第１の単結晶シリコン基板の一表面に素
子分離のための溝を形成する工程と、 前記第１の単結晶シリコン基板の一表面および溝の表面
に絶縁膜を形成する工程と、 相隣る前記溝と溝との間の領域の中の少なくとも１つの
領域にある前記絶縁膜を除去する工程と、 前記第１の単結晶シリコン基板の露出部分および前記第
２の絶縁膜の上に多結晶シリコン層を形成して、前記溝
を埋める工程と、 前記多結晶シリコン層の表面を平坦化する工程と、 前記多結晶シリコン層に第２の単結晶シリコン基板を貼
り合わせる工程と、 前記第１の単結晶シリコン基板の他の表面から前記溝の
先端が出現する面まで研磨する工程とを有することを特
徴とする誘電体分離基板の製造方法。 - 【請求項４】 第１の単結晶シリコン基板の一表面に素
子分離のための溝を形成する工程と、 前記第１の単結晶シリコン基板の一表面および溝の表面
に絶縁膜を形成する工程と、 相隣る前記溝と溝との間の領域の中の少なくとも１つの
領域にある前記絶縁膜を除去する工程と、 前記絶縁膜の上に第１の多結晶シリコン層を形成して、
前記溝を埋めると共に、前記第１の単結晶シリコン基板
の露出部分の上に単結晶シリコン層を形成する工程と、 前記第１の多結晶シリコン層および単結晶シリコン層の
表面を平坦化する工程と、 前記第１の多結晶シリコン層および単結晶シリコン層の
上に第２の多結晶シリコン層を形成する工程と、 前記第２の多結晶シリコン層の表面を平坦化する工程
と、 前記第２の多結晶シリコン層に第２の単結晶シリコン基
板を貼り合わせる工程と、 前記第１の単結晶シリコン基板の他の表面から前記溝の
先端が出現する面まで研磨する工程とを有することを特
徴とする誘電体分離基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20694096A JPH1050823A (ja) | 1996-08-06 | 1996-08-06 | 誘電体分離基板およびその製造方法 |
| EP97113402A EP0824271A1 (en) | 1996-08-06 | 1997-08-04 | Dielectric isolation substrate and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20694096A JPH1050823A (ja) | 1996-08-06 | 1996-08-06 | 誘電体分離基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050823A true JPH1050823A (ja) | 1998-02-20 |
Family
ID=16531563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20694096A Pending JPH1050823A (ja) | 1996-08-06 | 1996-08-06 | 誘電体分離基板およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0824271A1 (ja) |
| JP (1) | JPH1050823A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69131282T2 (de) * | 1990-03-05 | 2000-02-03 | Mitsubishi Electric Corp | Verfahren zur variablen Längenkodierung |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5233216A (en) * | 1990-02-28 | 1993-08-03 | Hitachi, Ltd. | Dielectric isolated substrate and process for producing the same |
| JP2766417B2 (ja) * | 1992-02-10 | 1998-06-18 | 三菱マテリアル株式会社 | 貼り合わせ誘電体分離ウェーハの製造方法 |
| JPH05259268A (ja) * | 1992-03-11 | 1993-10-08 | Nec Corp | 半導体装置およびその製造方法 |
| JPH0637177A (ja) * | 1992-07-16 | 1994-02-10 | Nec Kansai Ltd | 半導体基板及びその製造方法 |
-
1996
- 1996-08-06 JP JP20694096A patent/JPH1050823A/ja active Pending
-
1997
- 1997-08-04 EP EP97113402A patent/EP0824271A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0824271A1 (en) | 1998-02-18 |
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