JPH0637177A - 半導体基板及びその製造方法 - Google Patents
半導体基板及びその製造方法Info
- Publication number
- JPH0637177A JPH0637177A JP18902492A JP18902492A JPH0637177A JP H0637177 A JPH0637177 A JP H0637177A JP 18902492 A JP18902492 A JP 18902492A JP 18902492 A JP18902492 A JP 18902492A JP H0637177 A JPH0637177 A JP H0637177A
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- JP
- Japan
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- layer
- polysilicon layer
- semiconductor wafer
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- substrate plate
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Abstract
(57)【要約】
【目的】 簡便な手段により、ポリシリコン層の形成時
間の短縮化を図り、素子特性の改善を図ることにある。 【構成】 半導体ウェーハ（11）の裏面に素子分離溝
（12）をエッチングにより刻設する工程と、上記素子分
離溝（12）に囲繞された素子領域（13）の一部を除い
て、絶縁膜（14）及び薄いポリシリコン膜（15）を被着
形成する工程と、絶縁膜（14）及びポリシリコン膜（1
5）を除いた窓明け部位（n）にエピタキシャル成長層
（16）を形成すると共に上記ポリシリコン膜（15）を成
長させて薄いポリシリコン層（17）を形成する工程と、
半導体ウェーハ（11）の裏面のエピタキシャル成長層
（16）及びポリシリコン層（17）上にサブストレート板
（18）を貼り合わせる工程と、半導体ウェーハ（11）の
表面を素子分離溝（12）による素子領域（13）が分離さ
れるまで研磨する工程とをからなる。
間の短縮化を図り、素子特性の改善を図ることにある。 【構成】 半導体ウェーハ（11）の裏面に素子分離溝
（12）をエッチングにより刻設する工程と、上記素子分
離溝（12）に囲繞された素子領域（13）の一部を除い
て、絶縁膜（14）及び薄いポリシリコン膜（15）を被着
形成する工程と、絶縁膜（14）及びポリシリコン膜（1
5）を除いた窓明け部位（n）にエピタキシャル成長層
（16）を形成すると共に上記ポリシリコン膜（15）を成
長させて薄いポリシリコン層（17）を形成する工程と、
半導体ウェーハ（11）の裏面のエピタキシャル成長層
（16）及びポリシリコン層（17）上にサブストレート板
（18）を貼り合わせる工程と、半導体ウェーハ（11）の
表面を素子分離溝（12）による素子領域（13）が分離さ
れるまで研磨する工程とをからなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板及びその製造
方法に関し、詳しくは、高耐圧用ＩＣの製造において、
多数の素子のアイソレーション構造を形成する上で、一
部の素子が基板と導通する構造を有する半導体ＩＣの基
板及びその製造方法に関する。
方法に関し、詳しくは、高耐圧用ＩＣの製造において、
多数の素子のアイソレーション構造を形成する上で、一
部の素子が基板と導通する構造を有する半導体ＩＣの基
板及びその製造方法に関する。
【０００２】
【従来の技術】例えば、高耐圧用ＩＣでは、多数の素子
のアイソレーション構造を形成する上で、一部の素子が
基板と導通する構造を必要とすることがある。
のアイソレーション構造を形成する上で、一部の素子が
基板と導通する構造を必要とすることがある。
【０００３】このような構造を有する半導体基板の従来
製法を図３（ａ）〜（ｃ）に示して説明する。
製法を図３（ａ）〜（ｃ）に示して説明する。
【０００４】まず、図３（ａ）に示すようにＮ-型半導
体ウェーハ（1）の裏面にＶ字状の素子分離溝（2）をエ
ッチングにより刻設する。ここで、上記素子分離溝
（2）で囲繞された部分が最終的に素子領域（3）とな
る。そして、一部の素子領域（3'）が基板と導通する構
造を採る場合、図３（ｂ）に示すように半導体ウェーハ
（1）の裏面に、ＳｉＯ2等の絶縁膜（4）及びポリシリ
コン膜（5）を被着形成し、基板と導通させようとする
素子領域（3'）と対応する部位を除去して窓明けする。
このポリシリコン膜（5）は、後述するようにエピタキ
シャル成長層を形成すると共にポリシリコン層を絶縁膜
上で成長させるためのベースとなる。
体ウェーハ（1）の裏面にＶ字状の素子分離溝（2）をエ
ッチングにより刻設する。ここで、上記素子分離溝
（2）で囲繞された部分が最終的に素子領域（3）とな
る。そして、一部の素子領域（3'）が基板と導通する構
造を採る場合、図３（ｂ）に示すように半導体ウェーハ
（1）の裏面に、ＳｉＯ2等の絶縁膜（4）及びポリシリ
コン膜（5）を被着形成し、基板と導通させようとする
素子領域（3'）と対応する部位を除去して窓明けする。
このポリシリコン膜（5）は、後述するようにエピタキ
シャル成長層を形成すると共にポリシリコン層を絶縁膜
上で成長させるためのベースとなる。
【０００５】次に、図３（ｃ）に示すように上記絶縁膜
（4）の窓明け部位（m）にＮ+型エピタキシャル成長層
（6）を形成すると共に、その窓明け部位（m）を除く絶
縁膜（4）上にポリシリコン膜（5）をベースとしてポリ
シリコン層（7）を成長させる。この時、ポリシリコン
層（7）は、半導体基板としての機械的強度を維持する
上で厚く形成する必要があり、例えば、６００μｍ程度
の厚みを有する。そして、最後に、図示破線で示すよう
に半導体ウェーハ（1）の表面を、各素子領域（3）
（3'）が完全に分離されるまで研磨する。
（4）の窓明け部位（m）にＮ+型エピタキシャル成長層
（6）を形成すると共に、その窓明け部位（m）を除く絶
縁膜（4）上にポリシリコン膜（5）をベースとしてポリ
シリコン層（7）を成長させる。この時、ポリシリコン
層（7）は、半導体基板としての機械的強度を維持する
上で厚く形成する必要があり、例えば、６００μｍ程度
の厚みを有する。そして、最後に、図示破線で示すよう
に半導体ウェーハ（1）の表面を、各素子領域（3）
（3'）が完全に分離されるまで研磨する。
【０００６】上述のようにして得られた半導体基板は、
図４に示すように比較的厚いポリシリコン層（7）上に
絶縁膜（4）で分離された素子領域（3）（3'）を有し、
その内に素子〔図示せず〕が形成される。その一部の素
子領域（3'）にエピタキシャル成長層（6）を介して裏
面に設けられた電極（8）から電流が供給できる構造と
なっている。
図４に示すように比較的厚いポリシリコン層（7）上に
絶縁膜（4）で分離された素子領域（3）（3'）を有し、
その内に素子〔図示せず〕が形成される。その一部の素
子領域（3'）にエピタキシャル成長層（6）を介して裏
面に設けられた電極（8）から電流が供給できる構造と
なっている。
【０００７】
【発明が解決しようとする課題】ところで、上述した半
導体基板では、その機械的強度を維持する必要上、ポリ
シリコン層（7）を厚く形成しなければならないため、
そのポリシリコン層（7）の成長に時間がかかり、製造
上、作業効率が悪いという問題があった。また、上記ポ
リシリコン層（7）は高抵抗であるため、その厚みが大
きいと、ポリシリコン層（7）での導電率が低く、素子
特性を低下を招来するという問題もあった。
導体基板では、その機械的強度を維持する必要上、ポリ
シリコン層（7）を厚く形成しなければならないため、
そのポリシリコン層（7）の成長に時間がかかり、製造
上、作業効率が悪いという問題があった。また、上記ポ
リシリコン層（7）は高抵抗であるため、その厚みが大
きいと、ポリシリコン層（7）での導電率が低く、素子
特性を低下を招来するという問題もあった。
【０００８】そこで、本発明は上記問題点に鑑みて提案
されたもので、その目的とするところは、簡便な手段に
より、ポリシリコン層の形成時間の短縮化を図り、素子
特性の良好な半導体基板及びその製造方法を提供するこ
とにある。
されたもので、その目的とするところは、簡便な手段に
より、ポリシリコン層の形成時間の短縮化を図り、素子
特性の良好な半導体基板及びその製造方法を提供するこ
とにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の技術的手段として、本発明に係る半導体基板の製造方
法は、半導体ウェーハの裏面に素子分離溝をエッチング
により刻設する工程と、上記素子分離溝に囲繞された素
子領域の一部を除いて、絶縁膜及び薄いポリシリコン膜
を被着形成する工程と、絶縁膜及びポリシリコン膜を除
いた窓明け部位にエピタキシャル成長層を形成すると共
に上記ポリシリコン膜上には薄いポリシリコン層を形成
する工程と、半導体ウェーハの裏面のエピタキシャル成
長層及びポリシリコン層上にサブストレート板を貼り合
わせる工程と、半導体ウェーハの表面を素子分離溝によ
る素子領域が分離されるまで除去する工程とをからなる
ことを特徴とする。
の技術的手段として、本発明に係る半導体基板の製造方
法は、半導体ウェーハの裏面に素子分離溝をエッチング
により刻設する工程と、上記素子分離溝に囲繞された素
子領域の一部を除いて、絶縁膜及び薄いポリシリコン膜
を被着形成する工程と、絶縁膜及びポリシリコン膜を除
いた窓明け部位にエピタキシャル成長層を形成すると共
に上記ポリシリコン膜上には薄いポリシリコン層を形成
する工程と、半導体ウェーハの裏面のエピタキシャル成
長層及びポリシリコン層上にサブストレート板を貼り合
わせる工程と、半導体ウェーハの表面を素子分離溝によ
る素子領域が分離されるまで除去する工程とをからなる
ことを特徴とする。
【００１０】また、本発明に係る半導体基板は、サブス
トレート板上に、薄いポリシリコン層を介して、絶縁層
で区画分離された多数の素子領域を形成すると共に、一
部の素子領域を絶縁層の窓明け部位を介してエピタキシ
ャル成長層で上記サブストレート板と接合したことを特
徴とする。
トレート板上に、薄いポリシリコン層を介して、絶縁層
で区画分離された多数の素子領域を形成すると共に、一
部の素子領域を絶縁層の窓明け部位を介してエピタキシ
ャル成長層で上記サブストレート板と接合したことを特
徴とする。
【００１１】
【作用】本発明では、半導体基板の機械的強度を半導体
ウェーハの裏面に形成したポリシリコン層に貼り合わせ
たサブストレート板により保持し、これによって、上記
ポリシリコン層の厚みを小さくすることができ、ポリシ
リコン層の形成時間の短縮化が図れ、また、ポリシリコ
ン層による半導体基板の抵抗を可及的に小さくできて素
子領域への電流効率の向上が図れる。
ウェーハの裏面に形成したポリシリコン層に貼り合わせ
たサブストレート板により保持し、これによって、上記
ポリシリコン層の厚みを小さくすることができ、ポリシ
リコン層の形成時間の短縮化が図れ、また、ポリシリコ
ン層による半導体基板の抵抗を可及的に小さくできて素
子領域への電流効率の向上が図れる。
【００１２】
【実施例】本発明に係る半導体基板及びその製造方法の
実施例を図１（ａ）〜（ｄ）及び図２に示して説明す
る。
実施例を図１（ａ）〜（ｄ）及び図２に示して説明す
る。
【００１３】本発明方法では、まず、図１（ａ）に示す
ようにＮ-型シリコンウェーハ（11）の裏面にＶ字状の
素子分離溝（12）をエッチングにより刻設する。ここ
で、上記素子分離溝（12）で囲繞された部分が最終的に
素子領域（13）となる。そして、一部の素子領域（1
3'）を基板と導通する構造を採る場合、図１（ｂ）に示
すようにシリコンウェーハ（11）の裏面に、ＳｉＯ2等
の絶縁膜（14）及びポリシリコン膜（15）を被着形成
し、電流を供給しようとする素子領域（13'）と対応す
る部位を除去して窓明けする。このポリシリコン膜（1
5）は、後述するようにエピタキシャル成長層を形成す
ると共にポリシリコン層を絶縁膜上で成長させるための
ベースとなる。
ようにＮ-型シリコンウェーハ（11）の裏面にＶ字状の
素子分離溝（12）をエッチングにより刻設する。ここ
で、上記素子分離溝（12）で囲繞された部分が最終的に
素子領域（13）となる。そして、一部の素子領域（1
3'）を基板と導通する構造を採る場合、図１（ｂ）に示
すようにシリコンウェーハ（11）の裏面に、ＳｉＯ2等
の絶縁膜（14）及びポリシリコン膜（15）を被着形成
し、電流を供給しようとする素子領域（13'）と対応す
る部位を除去して窓明けする。このポリシリコン膜（1
5）は、後述するようにエピタキシャル成長層を形成す
ると共にポリシリコン層を絶縁膜上で成長させるための
ベースとなる。
【００１４】次に、図１（ｃ）に示すように上記絶縁膜
（14）の窓明け部位（n）にＮ+型エピタキシャル成長層
（16）を形成すると共に、その窓明け部位（n）を除く
絶縁膜（14）上にポリシリコン膜（15）をベースとして
ポリシリコン層（17）を成長させる。この時、ポリシリ
コン層（17）は、後述するサブストレート板により半導
体基板としての機械的強度を維持できるので薄く形成す
るだけでよく、例えば、２μｍ程度の厚みがあれば十分
である。
（14）の窓明け部位（n）にＮ+型エピタキシャル成長層
（16）を形成すると共に、その窓明け部位（n）を除く
絶縁膜（14）上にポリシリコン膜（15）をベースとして
ポリシリコン層（17）を成長させる。この時、ポリシリ
コン層（17）は、後述するサブストレート板により半導
体基板としての機械的強度を維持できるので薄く形成す
るだけでよく、例えば、２μｍ程度の厚みがあれば十分
である。
【００１５】その上で、図１（ｄ）に示すようにシリコ
ンウェーハ（11）の裏面のエピタキシャル成長層（16）
及びポリシリコン層（17）上に、シリコンからなるＮ+
型サブストレート板（18）を貼り合わせる。このサブス
トレート板（18）は、例えば、５００μｍ程度の厚みを
有するものを使用し、これにより半導体基板の機械的強
度を保持する。そして、最後に、図示破線で示すように
シリコンウェーハ（11）の表面を、各素子領域（13）
（13'）が完全に分離されるまで研磨・エッチング等で
除去する。
ンウェーハ（11）の裏面のエピタキシャル成長層（16）
及びポリシリコン層（17）上に、シリコンからなるＮ+
型サブストレート板（18）を貼り合わせる。このサブス
トレート板（18）は、例えば、５００μｍ程度の厚みを
有するものを使用し、これにより半導体基板の機械的強
度を保持する。そして、最後に、図示破線で示すように
シリコンウェーハ（11）の表面を、各素子領域（13）
（13'）が完全に分離されるまで研磨・エッチング等で
除去する。
【００１６】上述のようにして得られた半導体基板は、
図２に示すように比較的厚いサブストレート板（18）上
に薄いポリシリコン層（17）を介して絶縁膜（14）で分
離された素子領域（13）（13'）を有し、そこに素子
〔図示せず〕が形成され、その一部の素子領域（13'）
にエピタキシャル成長層（16）を介してサブストレート
板（18）に設けた電極（19）から電流が供給できる構造
となっている。
図２に示すように比較的厚いサブストレート板（18）上
に薄いポリシリコン層（17）を介して絶縁膜（14）で分
離された素子領域（13）（13'）を有し、そこに素子
〔図示せず〕が形成され、その一部の素子領域（13'）
にエピタキシャル成長層（16）を介してサブストレート
板（18）に設けた電極（19）から電流が供給できる構造
となっている。
【００１７】
【発明の効果】本発明によれば、半導体基板の機械的強
度を半導体ウェーハの裏面に形成したポリシリコン層に
貼り合わせたサブストレート板により保持し、これによ
って、上記ポリシリコン層の厚みを小さくすることがで
き、ポリシリコン層の形成時間の短縮化が図れ、また、
ポリシリコン層による半導体基板の抵抗を可及的に小さ
くできて素子領域への電流効率の向上が図れる。
度を半導体ウェーハの裏面に形成したポリシリコン層に
貼り合わせたサブストレート板により保持し、これによ
って、上記ポリシリコン層の厚みを小さくすることがで
き、ポリシリコン層の形成時間の短縮化が図れ、また、
ポリシリコン層による半導体基板の抵抗を可及的に小さ
くできて素子領域への電流効率の向上が図れる。
【図１】本発明方法の実施例を説明するためのもので、
（ａ）〜（ｄ）は各工程での半導体ウェーハを示す断面
図
（ａ）〜（ｄ）は各工程での半導体ウェーハを示す断面
図
【図２】本発明に係る半導体基板の実施例を示す断面図
【図３】半導体基板の従来製法を説明するためのもの
で、（ａ）〜（ｃ）は各工程での半導体ウェーハを示す
断面図
で、（ａ）〜（ｃ）は各工程での半導体ウェーハを示す
断面図
【図４】半導体基板の従来例を示す断面図
11 半導体〔シリコン〕ウェーハ 12 素子分離溝 13 素子領域 14 絶縁膜 15 ポリシリコン膜 16 エピタキシャル成長層 17 ポリシリコン層 18 サブストレート板 n 窓明け部位
Claims (2)
- 【請求項１】 半導体ウェーハの裏面に素子分離溝を刻
設する工程と、上記素子分離溝に囲繞された素子領域の
一部を除いて、絶縁膜及び薄いポリシリコン膜を被着形
成する工程と、絶縁膜及びポリシリコン膜を除いた窓明
け部位にエピタキシャル成長層を形成すると共に上記ポ
リシリコン膜上には薄いポリシリコン層を形成する工程
と、半導体ウェーハの裏面のエピタキシャル成長層及び
ポリシリコン層上にサブストレート板を貼り合わせる工
程と、半導体ウェーハの表面を素子分離溝による素子領
域が分離されるまで除去する工程とからなる半導体基板
の製造方法。 - 【請求項２】 サブストレート板上に、薄いポリシリコ
ン層を介して、絶縁層で区画分離された多数の素子領域
を形成すると共に、一部の素子領域を絶縁層の窓明け部
位を介してエピタキシャル成長層で上記サブストレート
板と接合したことを特徴とする半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18902492A JPH0637177A (ja) | 1992-07-16 | 1992-07-16 | 半導体基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18902492A JPH0637177A (ja) | 1992-07-16 | 1992-07-16 | 半導体基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637177A true JPH0637177A (ja) | 1994-02-10 |
Family
ID=16234028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18902492A Withdrawn JPH0637177A (ja) | 1992-07-16 | 1992-07-16 | 半導体基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637177A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0824271A1 (en) * | 1996-08-06 | 1998-02-18 | Nec Corporation | Dielectric isolation substrate and method for manufacturing the same |
| EP2098362A1 (en) * | 2006-12-27 | 2009-09-09 | Hitachi Chemical Company, Ltd. | Engraved plate and base material having conductor layer pattern using the engraved plate |
-
1992
- 1992-07-16 JP JP18902492A patent/JPH0637177A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0824271A1 (en) * | 1996-08-06 | 1998-02-18 | Nec Corporation | Dielectric isolation substrate and method for manufacturing the same |
| EP2098362A1 (en) * | 2006-12-27 | 2009-09-09 | Hitachi Chemical Company, Ltd. | Engraved plate and base material having conductor layer pattern using the engraved plate |
| EP2098362A4 (en) * | 2006-12-27 | 2012-07-18 | Hitachi Chemical Co Ltd | ENGRAVED PLATE AND BASE MATERIAL WITH CONCRETE STRUCTURE AND ENGRAVED PLATE |
| US8673428B2 (en) | 2006-12-27 | 2014-03-18 | Hitachi Chemical Company, Ltd. | Engraved plate and substrate with conductor layer pattern using the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |