JPH05259268A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05259268A JPH05259268A JP5211092A JP5211092A JPH05259268A JP H05259268 A JPH05259268 A JP H05259268A JP 5211092 A JP5211092 A JP 5211092A JP 5211092 A JP5211092 A JP 5211092A JP H05259268 A JPH05259268 A JP H05259268A
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Abstract
(57)【要約】
【目的】基板表面から基板裏面へ電流経路を有する縦型
パワー素子と、制御回路素子とをモノリシックに集積す
る複合素子基板において、表面側のシリコン部材と裏面
側のシリコン部材との接合面を成す鏡面研磨および接合
面におけるシリコン原子どうしの結合を容易にする。 【構成】単結晶シリコン基板６上に単結晶シリコン層５
とこれに隣接する多結晶シリコン層４とを形成し、単結
晶シリコン層５上に披着形成され単結晶シリコン基板６
に単結晶シリコン層５を通して電気的に接続された島状
の第１の単結晶シリコン領域９と、第１の単結晶シリコ
ン領域９と電気的に絶縁分離され、かつ多結晶シリコン
層４上に絶縁膜２を介して島状に形成された第２の単結
晶シリコン領域８とを形成する。
パワー素子と、制御回路素子とをモノリシックに集積す
る複合素子基板において、表面側のシリコン部材と裏面
側のシリコン部材との接合面を成す鏡面研磨および接合
面におけるシリコン原子どうしの結合を容易にする。 【構成】単結晶シリコン基板６上に単結晶シリコン層５
とこれに隣接する多結晶シリコン層４とを形成し、単結
晶シリコン層５上に披着形成され単結晶シリコン基板６
に単結晶シリコン層５を通して電気的に接続された島状
の第１の単結晶シリコン領域９と、第１の単結晶シリコ
ン領域９と電気的に絶縁分離され、かつ多結晶シリコン
層４上に絶縁膜２を介して島状に形成された第２の単結
晶シリコン領域８とを形成する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係わり、特に絶縁分離構造を有する半導体基板
およびその製造方法に関する。
造方法に係わり、特に絶縁分離構造を有する半導体基板
およびその製造方法に関する。
【０００２】
【従来の技術】半導体基板の表面から裏面に電流経路を
有するパワー素子と、制御回路素子とをモノリシックに
集積する従来技術として、図４に示すような複合誘電体
分離基板が特開平３−１４２９５２号公報に提案されて
いる。図４において、パワー素子が形成される単結晶シ
リコン領域２９を制御回路素子が形成される単結晶シリ
コン領域２８より厚く形成し、二酸化シリコン膜２２及
び多結晶シリコン層２４で絶縁分離した後、単結晶シリ
コン領域２８には達しない所定の厚さまで、単結晶シリ
コン領域２９、多結晶シリコン層２４および二酸化シリ
コン膜２２を研磨し、この研磨面２３に単結晶シリコン
基板２６を接合し、次に図で上方から、二酸化シリコン
膜２２の先端部が露出する程度に研磨をして図４に示す
半導体基板を得ている。これにより、単結晶シリコン領
域２９の表面２０に表面電極を形成し、単結晶シリコン
基板２６の裏面に裏面電極を形成して、この裏面電極へ
電流経路を有するパワー素子が形成できる。そして、単
結晶シリコン領域２８の表面２０にのみ電極を形成した
制御回路素子とパワー素子とは二酸化シリコン膜２２に
よって絶縁分離することができる。
有するパワー素子と、制御回路素子とをモノリシックに
集積する従来技術として、図４に示すような複合誘電体
分離基板が特開平３−１４２９５２号公報に提案されて
いる。図４において、パワー素子が形成される単結晶シ
リコン領域２９を制御回路素子が形成される単結晶シリ
コン領域２８より厚く形成し、二酸化シリコン膜２２及
び多結晶シリコン層２４で絶縁分離した後、単結晶シリ
コン領域２８には達しない所定の厚さまで、単結晶シリ
コン領域２９、多結晶シリコン層２４および二酸化シリ
コン膜２２を研磨し、この研磨面２３に単結晶シリコン
基板２６を接合し、次に図で上方から、二酸化シリコン
膜２２の先端部が露出する程度に研磨をして図４に示す
半導体基板を得ている。これにより、単結晶シリコン領
域２９の表面２０に表面電極を形成し、単結晶シリコン
基板２６の裏面に裏面電極を形成して、この裏面電極へ
電流経路を有するパワー素子が形成できる。そして、単
結晶シリコン領域２８の表面２０にのみ電極を形成した
制御回路素子とパワー素子とは二酸化シリコン膜２２に
よって絶縁分離することができる。
【０００３】
【発明が解決しようとする課題】この従来の複合分離基
板では、基板表面から裏面へ電流径路を持つパワー素子
を形成することができ、電流容量を向上させることがで
きる。しかしながら、接合面を単結晶シリコンの面、二
酸化シリコンの面、多結晶シリコの面の３層を同一面上
で鏡面に研磨することが必要であるが、二酸化シリコン
はシリコンすなわち単結晶シリコンおよび多結晶シリコ
ンに比べて硬度が大きく均一に研磨することが困難であ
った。また単結晶シリコン領域２９の周囲にシリコンと
は異なる物質である絶縁物の二酸化シリコン膜２２が存
在しているからこの影響により、単結晶シリコン領域２
９と単結晶シリコン基板２６との間のシリコン原子どう
しの十分な結合に支障を生じる。
板では、基板表面から裏面へ電流径路を持つパワー素子
を形成することができ、電流容量を向上させることがで
きる。しかしながら、接合面を単結晶シリコンの面、二
酸化シリコンの面、多結晶シリコの面の３層を同一面上
で鏡面に研磨することが必要であるが、二酸化シリコン
はシリコンすなわち単結晶シリコンおよび多結晶シリコ
ンに比べて硬度が大きく均一に研磨することが困難であ
った。また単結晶シリコン領域２９の周囲にシリコンと
は異なる物質である絶縁物の二酸化シリコン膜２２が存
在しているからこの影響により、単結晶シリコン領域２
９と単結晶シリコン基板２６との間のシリコン原子どう
しの十分な結合に支障を生じる。
【０００４】
【課題を解決するための手段】本発明の特徴は、単結晶
シリコン基板と、前記単結晶シリコン基板の一主面の第
１の領域上に設けられたエピタキシャル成長による単結
晶シリコン層と、前記第１の領域に隣接する前記単結晶
シリコン基板の一主面の第２の領域上に前記単結晶シリ
コン層と側面を接して設けられた多結晶シリコン層と、
前記多結晶シリコン層の平坦上面より突出する、例えば
三角断面形状もしくは短形断面形状の多結晶シリコン突
出部と、前記突出する多結晶シリコン突出部を含む前記
多結晶シリコン層の全表面を被覆する、例えば二酸化シ
リコン膜の絶縁膜と、前記突出する多結晶シリコン突出
部およびその表面上の前記絶縁膜によって側面が囲ま
れ、前記単結晶シリコン層上に披着形成され、かつ前記
単結晶シリコン基板に該単結晶シリコン層を通して電気
的に接続された島状の第１の単結晶シリコン領域と、前
記突出する多結晶シリコン突出部およびその表面上の前
記絶縁膜によって前記第１の単結晶シリコン領域と電気
的に絶縁分離され、かつ前記多結晶シリコン層上に前記
絶縁膜を介して島状に形成された第２の単結晶シリコン
領域とを有する半導体装置にある。
シリコン基板と、前記単結晶シリコン基板の一主面の第
１の領域上に設けられたエピタキシャル成長による単結
晶シリコン層と、前記第１の領域に隣接する前記単結晶
シリコン基板の一主面の第２の領域上に前記単結晶シリ
コン層と側面を接して設けられた多結晶シリコン層と、
前記多結晶シリコン層の平坦上面より突出する、例えば
三角断面形状もしくは短形断面形状の多結晶シリコン突
出部と、前記突出する多結晶シリコン突出部を含む前記
多結晶シリコン層の全表面を被覆する、例えば二酸化シ
リコン膜の絶縁膜と、前記突出する多結晶シリコン突出
部およびその表面上の前記絶縁膜によって側面が囲ま
れ、前記単結晶シリコン層上に披着形成され、かつ前記
単結晶シリコン基板に該単結晶シリコン層を通して電気
的に接続された島状の第１の単結晶シリコン領域と、前
記突出する多結晶シリコン突出部およびその表面上の前
記絶縁膜によって前記第１の単結晶シリコン領域と電気
的に絶縁分離され、かつ前記多結晶シリコン層上に前記
絶縁膜を介して島状に形成された第２の単結晶シリコン
領域とを有する半導体装置にある。
【０００５】本発明の他の特徴は、第１の単結晶シリコ
ン基板の平坦な一主表面から該基板の内部に絶縁分離溝
を形成する工程と、前記平坦な一主表面および前記絶縁
分離溝の内表面の全面を絶縁膜で被覆する工程と、前記
絶縁膜上に多結晶シリコン膜を形成する工程と、前記第
１の単結晶シリコン基板の所定表面部分上の前記多結晶
シリコン膜および前記絶縁膜を選択的に除去して該所定
表面部分を露出せしめる工程と、全面にシリコン層を成
長させこれにより前記多結晶シリコン膜上には多結晶シ
リコン層を形成し、前記露出する所定表面部分上には単
結晶シリコン層を形成する工程と、前記多結晶シリコン
層と前記単結晶シリコン層とから成るシリコン層を所定
の厚さになるまで研磨する工程と、前記シリコン層の研
磨された表面に第２の単結晶シリコン基板を被着する工
程と、前記第１の単結晶シリコン基板の他主表面を前記
絶縁分離溝の底部に位置する前記絶縁膜が露出するまで
研磨する工程とを有し、これにより前記絶縁分離溝内の
前記絶縁膜によって側面が囲まれ、かつ前記単結晶シリ
コン層上に披着形成された島状の第１の単結晶シリコン
領域と、前記第１の単結晶シリコン領域と該絶縁膜によ
って絶縁分離され、かつ前記多結晶シリコン層上に前記
絶縁膜を介して形成された島状の第２の単結晶シリコン
領域とを前記第１の単結晶シリコン基板から形成する半
導体装置の製造方法にある。
ン基板の平坦な一主表面から該基板の内部に絶縁分離溝
を形成する工程と、前記平坦な一主表面および前記絶縁
分離溝の内表面の全面を絶縁膜で被覆する工程と、前記
絶縁膜上に多結晶シリコン膜を形成する工程と、前記第
１の単結晶シリコン基板の所定表面部分上の前記多結晶
シリコン膜および前記絶縁膜を選択的に除去して該所定
表面部分を露出せしめる工程と、全面にシリコン層を成
長させこれにより前記多結晶シリコン膜上には多結晶シ
リコン層を形成し、前記露出する所定表面部分上には単
結晶シリコン層を形成する工程と、前記多結晶シリコン
層と前記単結晶シリコン層とから成るシリコン層を所定
の厚さになるまで研磨する工程と、前記シリコン層の研
磨された表面に第２の単結晶シリコン基板を被着する工
程と、前記第１の単結晶シリコン基板の他主表面を前記
絶縁分離溝の底部に位置する前記絶縁膜が露出するまで
研磨する工程とを有し、これにより前記絶縁分離溝内の
前記絶縁膜によって側面が囲まれ、かつ前記単結晶シリ
コン層上に披着形成された島状の第１の単結晶シリコン
領域と、前記第１の単結晶シリコン領域と該絶縁膜によ
って絶縁分離され、かつ前記多結晶シリコン層上に前記
絶縁膜を介して形成された島状の第２の単結晶シリコン
領域とを前記第１の単結晶シリコン基板から形成する半
導体装置の製造方法にある。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のＳＯＩ誘電体分離基板を
示す断面図である。
る。図１は本発明の一実施例のＳＯＩ誘電体分離基板を
示す断面図である。
【０００７】単結晶シリコン基板６の第１の領域上にエ
ピタキシャル成長層である単結晶シリコン層５が形成さ
れ、この第１の領域に隣接する単結晶シリコン基板６の
一主面の第２の領域上に単結晶シリコン層５と側面を接
して多結晶シリコン層４が形成されている。多結晶シリ
コン層４の平坦上面から三角断面形状の多結晶シリコン
突出部１４が突出し、この突出する多結晶シリコン突出
部１４を含む多結晶シリコン層４の全表面を二酸化シリ
コン膜２が被覆している。そして突出する多結晶シリコ
ン突出部１４およびその表面上の二酸化シリコン膜２に
よって側面が囲まれ、かつ単結晶シリコン層５上に披着
され、かつ単結晶シリコン基板６に単結晶シリコン層５
を通して電気的に接続された島状の第１の単結晶シリコ
ン領域９が形成されている。また、突出する多結晶シリ
コン突出部１４およびその表面上の二酸化シリコン膜２
によって第１の単結晶シリコン領域９と電気的に絶縁分
離され、かつ多結晶シリコン層４上に二酸化シリコン膜
２を介して第２の単結晶シリコン領域８が形成されてい
る。図示を一部省略しているが、第２の単結晶シリコン
領域８のそれぞれは多結晶シリコン突出部１４およびそ
の表面上の二酸化シリコン膜２によってその全側面を囲
まれ、第１の単結晶シリコン領域９を含む他の領域と電
気的に絶縁されて島状に形成されている。
ピタキシャル成長層である単結晶シリコン層５が形成さ
れ、この第１の領域に隣接する単結晶シリコン基板６の
一主面の第２の領域上に単結晶シリコン層５と側面を接
して多結晶シリコン層４が形成されている。多結晶シリ
コン層４の平坦上面から三角断面形状の多結晶シリコン
突出部１４が突出し、この突出する多結晶シリコン突出
部１４を含む多結晶シリコン層４の全表面を二酸化シリ
コン膜２が被覆している。そして突出する多結晶シリコ
ン突出部１４およびその表面上の二酸化シリコン膜２に
よって側面が囲まれ、かつ単結晶シリコン層５上に披着
され、かつ単結晶シリコン基板６に単結晶シリコン層５
を通して電気的に接続された島状の第１の単結晶シリコ
ン領域９が形成されている。また、突出する多結晶シリ
コン突出部１４およびその表面上の二酸化シリコン膜２
によって第１の単結晶シリコン領域９と電気的に絶縁分
離され、かつ多結晶シリコン層４上に二酸化シリコン膜
２を介して第２の単結晶シリコン領域８が形成されてい
る。図示を一部省略しているが、第２の単結晶シリコン
領域８のそれぞれは多結晶シリコン突出部１４およびそ
の表面上の二酸化シリコン膜２によってその全側面を囲
まれ、第１の単結晶シリコン領域９を含む他の領域と電
気的に絶縁されて島状に形成されている。
【０００８】単結晶シリコン層５は第１の単結晶シリコ
ン領域９上にエピタキシャル成長して形成されているか
ら両者間のシリコン原子どうしは結合されており、かつ
両者は同じ結晶面、例えば（１００）面を有している。
一方、単結晶シリコン層５と単結晶シリコン基板６とも
同じ結晶面、例えば（１００）面を有し、両者を圧着し
て熱処理することにより両者間のシリコン原子どうしが
結合されている。
ン領域９上にエピタキシャル成長して形成されているか
ら両者間のシリコン原子どうしは結合されており、かつ
両者は同じ結晶面、例えば（１００）面を有している。
一方、単結晶シリコン層５と単結晶シリコン基板６とも
同じ結晶面、例えば（１００）面を有し、両者を圧着し
て熱処理することにより両者間のシリコン原子どうしが
結合されている。
【０００９】単結晶シリコン領域９にパワー素子を形成
し、単結晶シリコン領域８に制御回路素子を形成するこ
とができる。パワー素子がパワーＦＥＴの場合には、例
えば単結晶シリコン基板６を高不純物濃度のＮ型、単結
晶シリコン層５ならびに第１および第２の単結晶シリコ
ン領域９，８をＮ型とし、Ｎ型の第１の単結晶シリコン
領域９内にＰ型のベース、その内にＮ型のソースを表面
１０に沿って形成し、ソースに接続するソース電極を表
面１０に形成するとともに、表面１０上にゲート電極を
ゲート絶縁膜を介して形成する。一方、単結晶シリコン
基板６の裏面１１にドレイン電極を形成する。単結晶シ
リコン領域８に設けられる制御回路素子の不純物領域は
表面１０から形成され、その電極は表面１０の側のみに
形成される。
し、単結晶シリコン領域８に制御回路素子を形成するこ
とができる。パワー素子がパワーＦＥＴの場合には、例
えば単結晶シリコン基板６を高不純物濃度のＮ型、単結
晶シリコン層５ならびに第１および第２の単結晶シリコ
ン領域９，８をＮ型とし、Ｎ型の第１の単結晶シリコン
領域９内にＰ型のベース、その内にＮ型のソースを表面
１０に沿って形成し、ソースに接続するソース電極を表
面１０に形成するとともに、表面１０上にゲート電極を
ゲート絶縁膜を介して形成する。一方、単結晶シリコン
基板６の裏面１１にドレイン電極を形成する。単結晶シ
リコン領域８に設けられる制御回路素子の不純物領域は
表面１０から形成され、その電極は表面１０の側のみに
形成される。
【００１０】次に図２を用いて本発明の製造方法の実施
例を説明する。
例を説明する。
【００１１】まず図２（ａ）に示すように、第１の単結
晶シリコン基板１の平坦な一主表面から基板の内部に三
角断面形状の絶縁分離溝７を異方性の化学エッチング法
で深さ約１０μｍに形成し、この平坦な一主表面および
絶縁分離溝７の内表面の全面上に膜厚２μｍの二酸化シ
リコン膜２を形成し、その上に膜厚０．１μｍの多結晶
シリコン膜３を形成する。そしてパワー素子が形成され
る第１の単結晶シリコン基板１の所定表面部分上の多結
晶シリコン膜３および二酸化シリコン膜２を選択的に除
去して該所定表面部分を露出させる。
晶シリコン基板１の平坦な一主表面から基板の内部に三
角断面形状の絶縁分離溝７を異方性の化学エッチング法
で深さ約１０μｍに形成し、この平坦な一主表面および
絶縁分離溝７の内表面の全面上に膜厚２μｍの二酸化シ
リコン膜２を形成し、その上に膜厚０．１μｍの多結晶
シリコン膜３を形成する。そしてパワー素子が形成され
る第１の単結晶シリコン基板１の所定表面部分上の多結
晶シリコン膜３および二酸化シリコン膜２を選択的に除
去して該所定表面部分を露出させる。
【００１２】次に図２（ｂ）に示すように、全面にシリ
コン層を成長させて、多結晶シリコン膜３上には多結晶
シリコン層４を形成し、露出する所定表面部分上に前記
多結晶シリコン層４とたがいの側面を接した単結晶シリ
コン層５すなわちエピタキシャル成長層を形成する。
コン層を成長させて、多結晶シリコン膜３上には多結晶
シリコン層４を形成し、露出する所定表面部分上に前記
多結晶シリコン層４とたがいの側面を接した単結晶シリ
コン層５すなわちエピタキシャル成長層を形成する。
【００１３】次に図２（ｃ）に示すように、多結晶シリ
コン層４と単結晶シリコン層５とから成るシリコン層を
所定の厚さになるまで研磨して鏡面の研磨面１５を形成
する。
コン層４と単結晶シリコン層５とから成るシリコン層を
所定の厚さになるまで研磨して鏡面の研磨面１５を形成
する。
【００１４】次に図２（ｄ）に示すように、シリコン層
の研磨された表面１５に、単結晶シリコン層５と同じ結
晶面例えば（１００）面を有する第２の単結晶シリコン
基板６を圧着し、熱処理を行なって単結晶シリコン層５
と第２の単結晶シリコン基板６の界面におけるシリコン
原子どうしを結合させてＳＯＩ基板を形成する。
の研磨された表面１５に、単結晶シリコン層５と同じ結
晶面例えば（１００）面を有する第２の単結晶シリコン
基板６を圧着し、熱処理を行なって単結晶シリコン層５
と第２の単結晶シリコン基板６の界面におけるシリコン
原子どうしを結合させてＳＯＩ基板を形成する。
【００１５】その後、第１の単結晶シリコン基板の他主
表面１６を絶縁分離溝７の底部に位置する二酸化シリコ
ン膜２が露出するまで研磨して、これにより絶縁分離溝
７内の二酸化シリコン膜２によって側面が囲まれ、かつ
単結晶シリコン層５上に披着形成された島状の第１の単
結晶シリコン領域９と、この第１の単結晶シリコン領域
９と二酸化シリコン膜２によって絶縁分離され、かつ多
結晶シリコン層４上に二酸化シリコン膜２を介して形成
された島状の第２の単結晶シリコン領域８とを第１の単
結晶シリコン基板１から形成して図１に示すＳＯＩ誘電
体分離基板が得られる。その後、所定の工程で各単結晶
シリコン領域内に素子を形成する。
表面１６を絶縁分離溝７の底部に位置する二酸化シリコ
ン膜２が露出するまで研磨して、これにより絶縁分離溝
７内の二酸化シリコン膜２によって側面が囲まれ、かつ
単結晶シリコン層５上に披着形成された島状の第１の単
結晶シリコン領域９と、この第１の単結晶シリコン領域
９と二酸化シリコン膜２によって絶縁分離され、かつ多
結晶シリコン層４上に二酸化シリコン膜２を介して形成
された島状の第２の単結晶シリコン領域８とを第１の単
結晶シリコン基板１から形成して図１に示すＳＯＩ誘電
体分離基板が得られる。その後、所定の工程で各単結晶
シリコン領域内に素子を形成する。
【００１６】先に説明したように、このようなＳＯＩ分
離基板を用いると、第１の単結晶シリコン領域９の表面
１０に接続されるパワー素子の表面電極たとえばパワー
ＦＥＴのソース電極から支持基板ともなる第２の単結晶
シリコン基板６の裏面１１に接続されるパワー素子の裏
面電極たとえばパワーＦＥＴのドレイン電極に、第１の
単結晶シリコン領域９−エピタキシャル成長層である単
結晶シリコン層５−第２の単結晶シリコン基板６を通る
電流経路を持つ縦型素子たとえばパワー縦型ＦＥＴを形
成することができ、このパワー素子と第２の単結晶シリ
コン領域８に形成される制御回路素子とは二酸化シリコ
ン膜２によって絶縁分離されることができる。
離基板を用いると、第１の単結晶シリコン領域９の表面
１０に接続されるパワー素子の表面電極たとえばパワー
ＦＥＴのソース電極から支持基板ともなる第２の単結晶
シリコン基板６の裏面１１に接続されるパワー素子の裏
面電極たとえばパワーＦＥＴのドレイン電極に、第１の
単結晶シリコン領域９−エピタキシャル成長層である単
結晶シリコン層５−第２の単結晶シリコン基板６を通る
電流経路を持つ縦型素子たとえばパワー縦型ＦＥＴを形
成することができ、このパワー素子と第２の単結晶シリ
コン領域８に形成される制御回路素子とは二酸化シリコ
ン膜２によって絶縁分離されることができる。
【００１７】図３に本発明の他の実施例の断面図を示
す。図３において図１と同一もしくは類似の箇所は同じ
符号で示してある。この実施例では、絶縁分離溝３７を
トレンチ分離領域やトレンチ容量を形成する方法と同様
のエッチング法で形成しているから、絶縁分離溝３７は
短形の断面形状であり、したがって多結晶シリコン層４
の突出部３４も短形の断面形状となる。これ以外の箇所
あるいは絶縁分離溝の形成以外の製造方法は図１および
図２に示した実施例と同じであるから説明を省略する。
す。図３において図１と同一もしくは類似の箇所は同じ
符号で示してある。この実施例では、絶縁分離溝３７を
トレンチ分離領域やトレンチ容量を形成する方法と同様
のエッチング法で形成しているから、絶縁分離溝３７は
短形の断面形状であり、したがって多結晶シリコン層４
の突出部３４も短形の断面形状となる。これ以外の箇所
あるいは絶縁分離溝の形成以外の製造方法は図１および
図２に示した実施例と同じであるから説明を省略する。
【００１８】
【発明の効果】以上説明したように本発明は、第１の単
結晶シリコン基板のパワー素子形成領域上の絶縁膜の一
部を除去し、そこにシリコンをエピタキシャル成長さ
せ、このエピタキシャル成長した層の研磨面に第２の単
結晶シリコン基板を接合したものであり、絶縁膜を研磨
せず、かつ絶縁膜は接合面に存在しない。したがって接
合面の鏡面研磨が容易に行なわれ、かつ接合境界面にお
いてシリコン原子どうしの結合が確実なＳＯＩ誘電体分
離基板が得られる。
結晶シリコン基板のパワー素子形成領域上の絶縁膜の一
部を除去し、そこにシリコンをエピタキシャル成長さ
せ、このエピタキシャル成長した層の研磨面に第２の単
結晶シリコン基板を接合したものであり、絶縁膜を研磨
せず、かつ絶縁膜は接合面に存在しない。したがって接
合面の鏡面研磨が容易に行なわれ、かつ接合境界面にお
いてシリコン原子どうしの結合が確実なＳＯＩ誘電体分
離基板が得られる。
【図１】本発明の一実施例の半導体装置を示した断面図
である。
である。
【図２】本発明の製造方法の実施例を工程順に示した断
面図である。
面図である。
【図３】本発明の他の実施例の半導体装置を示した断面
図である。
図である。
【図４】従来技術の半導体装置を示した断面図である。
１ 第１の単結晶シリコン基板 ２，２２ 二酸化シリコン膜 ３ 多結晶シリコン膜 ４，２４ 多結晶シリコン層 ５ 単結晶シリコン層 ６，２６ 第２の単結晶シリコン基板 ７，３７ 絶縁分離溝 ８，２８ 第２の単結晶シリコン領域 ９，２９ 第１の単結晶シリコン領域 １０，２０ 表面 １１，２１ 裏面 １４，３４ 多結晶シリコン層の突出部 １５，２３ 研磨面
Claims (4)
- 【請求項１】 単結晶シリコン基板と、前記単結晶シリ
コン基板の一主面の第１の領域上に設けられた単結晶シ
リコン層と、前記第１の領域に隣接する前記単結晶シリ
コン基板の一主面の第２の領域上に前記単結晶シリコン
層と側面を接して設けられた多結晶シリコン層と、前記
多結晶シリコン層の平坦上面より突出する多結晶シリコ
ン突出部と、前記突出する多結晶シリコン突出部を含む
前記多結晶シリコン層の全表面を被覆する絶縁膜と、前
記突出する多結晶シリコン突出部およびその表面上の前
記絶縁膜によって側面が囲まれ、前記単結晶シリコン層
上に披着形成され、かつ前記単結晶シリコン基板に該単
結晶シリコン層を通して電気的に接続された島状の第１
の単結晶シリコン領域と、前記突出する多結晶シリコン
突出部およびその表面上の前記絶縁膜によって前記第１
の単結晶シリコン領域と電気的に絶縁分離され、かつ前
記多結晶シリコン層上に前記絶縁膜を介して島状に形成
された第２の単結晶シリコン領域とを有することを特徴
とする半導体装置。 - 【請求項２】 前記多結晶シリコン突出部の断面は三角
形状であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記多結晶シリコン突出部の断面は矩形
状であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項４】 第１の単結晶シリコン基板の平坦な一主
表面から該基板の内部に絶縁分離溝を形成する工程と、
前記平坦な一主表面および前記絶縁分離溝の内表面の全
面を絶縁膜で被覆する工程と、前記絶縁膜上に多結晶シ
リコン膜を形成する工程と、前記第１の単結晶シリコン
基板の所定表面部分上の前記多結晶シリコン膜および前
記絶縁膜を選択的に除去して該所定表面部分を露出せし
める工程と、全面にシリコン層を成長させこれにより前
記多結晶シリコン膜上には多結晶シリコン層を形成し、
前記露出する所定表面部分上には単結晶シリコン層を形
成する工程と、前記多結晶シリコン層と前記単結晶シリ
コン層とから成るシリコン層を所定の厚さになるまで研
磨する工程と、前記シリコン層の研磨された表面に第２
の単結晶シリコン基板を被着する工程と、前記第１の単
結晶シリコン基板の他主表面を前記絶縁分離溝の底部に
位置する前記絶縁膜が露出するまで研磨する工程とを有
し、これにより前記絶縁分離溝内の前記絶縁膜によって
側面が囲まれ、かつ前記単結晶シリコン層上に披着形成
された島状の第１の単結晶シリコン領域と、前記第１の
単結晶シリコン領域と該絶縁膜によって絶縁分離され、
かつ前記多結晶シリコン層上に前記絶縁膜を介して形成
された島状の第２の単結晶シリコン領域とを前記第１の
単結晶シリコン基板から形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211092A JPH05259268A (ja) | 1992-03-11 | 1992-03-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211092A JPH05259268A (ja) | 1992-03-11 | 1992-03-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259268A true JPH05259268A (ja) | 1993-10-08 |
Family
ID=12905729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5211092A Pending JPH05259268A (ja) | 1992-03-11 | 1992-03-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0824271A1 (en) * | 1996-08-06 | 1998-02-18 | Nec Corporation | Dielectric isolation substrate and method for manufacturing the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269308A (ja) * | 1985-05-24 | 1986-11-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6356936A (ja) * | 1986-08-27 | 1988-03-11 | Nec Corp | 半導体装置の製造方法 |
| JPH01251635A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離型半導体装置 |
| JPH025545A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | 半導体装置の製造方法 |
-
1992
- 1992-03-11 JP JP5211092A patent/JPH05259268A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269308A (ja) * | 1985-05-24 | 1986-11-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6356936A (ja) * | 1986-08-27 | 1988-03-11 | Nec Corp | 半導体装置の製造方法 |
| JPH01251635A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離型半導体装置 |
| JPH025545A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
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|---|---|---|---|---|
| EP0824271A1 (en) * | 1996-08-06 | 1998-02-18 | Nec Corporation | Dielectric isolation substrate and method for manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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