JPS61269308A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61269308A JPS61269308A JP11144185A JP11144185A JPS61269308A JP S61269308 A JPS61269308 A JP S61269308A JP 11144185 A JP11144185 A JP 11144185A JP 11144185 A JP11144185 A JP 11144185A JP S61269308 A JPS61269308 A JP S61269308A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- epitaxial growth
- type
- substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/04—Coating on selected surface areas, e.g. using masks
- C23C16/042—Coating on selected surface areas, e.g. using masks using masks
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Metallurgy (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Organic Chemistry (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体基体の表出面と、該半導体基体上の絶縁膜の上面
との段差部を有する被処理基板上に、減圧エピタキシャ
ル成長方法若しくは減圧エピタキシャル成長方法を含む
エピタキシャル成長技術によって半導体層を形成するこ
とにより、前記段差を吸収し、且つ表面荒れのない平坦
な半導体層を形成し、該半導体層上に配設される配線の
品質低下を防止する。
との段差部を有する被処理基板上に、減圧エピタキシャ
ル成長方法若しくは減圧エピタキシャル成長方法を含む
エピタキシャル成長技術によって半導体層を形成するこ
とにより、前記段差を吸収し、且つ表面荒れのない平坦
な半導体層を形成し、該半導体層上に配設される配線の
品質低下を防止する。
本発明は、ベースの能動領域の側面が絶縁膜で画定され
、ベースのコンタクト領域が上記絶縁膜内に導出される
構造を有し、５ＩＣＯ３（Ｓ工ｄｅｗａｌｌ ｂａ
ｓｅ Ｃｏｎｔａｃｔ ５ｕｔｒｕｃｔｕｒｅ
）と呼ばれる縦型のバイポーラ型半導体装置の製造方法
に係り、特に半導体基体面を表出する開孔を存する絶縁
膜が配設された半導体基体上に、上記バイポーラ型半導
体装置を形成するための、段差及び荒れのない平坦な半
導体層を形成する方法に関する。
、ベースのコンタクト領域が上記絶縁膜内に導出される
構造を有し、５ＩＣＯ３（Ｓ工ｄｅｗａｌｌ ｂａ
ｓｅ Ｃｏｎｔａｃｔ ５ｕｔｒｕｃｔｕｒｅ
）と呼ばれる縦型のバイポーラ型半導体装置の製造方法
に係り、特に半導体基体面を表出する開孔を存する絶縁
膜が配設された半導体基体上に、上記バイポーラ型半導
体装置を形成するための、段差及び荒れのない平坦な半
導体層を形成する方法に関する。
第３図は従来の縦型（ＳＩＣＯ３型）バイポーラ・トラ
ンジスタの要部を模式的に示す側断面模式図である。
ンジスタの要部を模式的に示す側断面模式図である。
同図中、１はｐ型シリコン基板、２はｎ゛型埋没拡散領
域、３は第１の絶縁膜、４は第２の絶縁膜、５は第３の
絶縁膜、６ａはｎ型コレクタ領域、６ｂはｎ型コレクタ
・コンタクト領域、７はｐ型ベース領域、８はｐ型ベー
ス・コンタクト領域、９ａはベース・コンタクト窓、９
ｂはエミッタ・コンタクト窓、９ｃはコレクタ・コンタ
クト窓、１０はｎ゛型エミッタ領域、１１はｎ゛型コレ
クタ・コンタクト領域、Ｂはベース電極、Ｅはエミッタ
電極、Ｃはコレクタ電極、ＰＳは多結晶シリコンを示し
ている。
域、３は第１の絶縁膜、４は第２の絶縁膜、５は第３の
絶縁膜、６ａはｎ型コレクタ領域、６ｂはｎ型コレクタ
・コンタクト領域、７はｐ型ベース領域、８はｐ型ベー
ス・コンタクト領域、９ａはベース・コンタクト窓、９
ｂはエミッタ・コンタクト窓、９ｃはコレクタ・コンタ
クト窓、１０はｎ゛型エミッタ領域、１１はｎ゛型コレ
クタ・コンタクト領域、Ｂはベース電極、Ｅはエミッタ
電極、Ｃはコレクタ電極、ＰＳは多結晶シリコンを示し
ている。
この構造は、ベース−コレクタ間の接合が能動ベース領
域７の下部のみでベース・コンタクト領域８の下部には
存在しない（ｎ”型埋没拡散領域２との間に第１の絶縁
膜３が介在する）ためにベースの接合容量即ち寄生容量
を大幅に減少でき、これによって該トランジスタの高速
化が図れること、及びコレクタ領域とベース領域がセル
ファラインされるので素子の微細化が図れることから、
近時、大規模集積回路（ＬＳＩ）を形成する際に注目さ
れている。
域７の下部のみでベース・コンタクト領域８の下部には
存在しない（ｎ”型埋没拡散領域２との間に第１の絶縁
膜３が介在する）ためにベースの接合容量即ち寄生容量
を大幅に減少でき、これによって該トランジスタの高速
化が図れること、及びコレクタ領域とベース領域がセル
ファラインされるので素子の微細化が図れることから、
近時、大規模集積回路（ＬＳＩ）を形成する際に注目さ
れている。
然しこの構造においては素子上面の凹凸段差が激しくな
り、矢視ＤＥＦの場所で配線や表面保護絶縁膜の品質低
下を招くという問題があり、素子の信頼度確保の面から
上面が平坦化された構造が要望されている。
り、矢視ＤＥＦの場所で配線や表面保護絶縁膜の品質低
下を招くという問題があり、素子の信頼度確保の面から
上面が平坦化された構造が要望されている。
従来、上記縦型バイポーラ・トランジスタは、第４図（
ａ）乃至（ｅ）に示す工程断面図を参照して以下に説明
する方法で形成されていた。
ａ）乃至（ｅ）に示す工程断面図を参照して以下に説明
する方法で形成されていた。
第４図（ａ）参照
即ち先ず、ｐ型シリコン基板１の表面にｎ゛型埋没拡散
領域２を形成し、該基板上に二酸化シリコン（Ｓｉｎｇ
）等よりなる第１の絶縁膜３を形成し、該第１の絶縁膜
３にトランジスタが載設される領域を表出する第１の開
孔１２とコレクタ・コンタクト部が載設される第２の開
孔１３を形成する。
領域２を形成し、該基板上に二酸化シリコン（Ｓｉｎｇ
）等よりなる第１の絶縁膜３を形成し、該第１の絶縁膜
３にトランジスタが載設される領域を表出する第１の開
孔１２とコレクタ・コンタクト部が載設される第２の開
孔１３を形成する。
第４図（ｂｌ参照
次いで、常圧において行われる通常のエピタキシャル成
長法により、上記基板上にｎ型シリコ７層１４を形成す
る。この際表出する半導体基板上即ち埋没拡散領域２上
にはｎ型車結晶シリコンＳＳが、絶縁膜３上には多結晶
シリコンｐｓが同時に成長する。この成長技術をエピタ
キシャル−ポリシリコン同時成長技術と称する。
゛ 上記常圧のエピタキシャル−ポリシリコン同時成長は、
一般に７６０Ｔｏｒｒのモノシラン（ＳｉＨ＊）中で、
１０００℃程度の温度で行われる。なおｎ型ドーパント
として所定割合のフォスフイン（ＰＨ３）が混入される
。
長法により、上記基板上にｎ型シリコ７層１４を形成す
る。この際表出する半導体基板上即ち埋没拡散領域２上
にはｎ型車結晶シリコンＳＳが、絶縁膜３上には多結晶
シリコンｐｓが同時に成長する。この成長技術をエピタ
キシャル−ポリシリコン同時成長技術と称する。
゛ 上記常圧のエピタキシャル−ポリシリコン同時成長は、
一般に７６０Ｔｏｒｒのモノシラン（ＳｉＨ＊）中で、
１０００℃程度の温度で行われる。なおｎ型ドーパント
として所定割合のフォスフイン（ＰＨ３）が混入される
。
第４図（Ｃ）参照
次いで、上記シリコン層１４上に、ベース・コンタクト
形成領域Ａｂｃを含むトランジスタ形成領域Ａｔｒとコ
レクタ・コンタクト形成領域Ａｃｅとを個々に覆う耐酸
化膜１５ａ及び１５ｂを形成し、選択酸化を行って、５
ｉ０２よりなる第２の絶縁膜４を形成する。
形成領域Ａｂｃを含むトランジスタ形成領域Ａｔｒとコ
レクタ・コンタクト形成領域Ａｃｅとを個々に覆う耐酸
化膜１５ａ及び１５ｂを形成し、選択酸化を行って、５
ｉ０２よりなる第２の絶縁膜４を形成する。
第４図（（ｆｌ参照
次いで上記耐酸化膜１５ａ及び１５ｂを除去した後、コ
レクタ・コンタクト形成領域Ａｃｃ上をレジスト膜Ｒで
覆って硼素（Ｂ９）のイオン注入を行い、上記レジスト
膜Ｒを除去し、所定の熱処理を施してｐ型ベース領域７
及びｐ型ベース・コンタクト領域８を形成する。
レクタ・コンタクト形成領域Ａｃｃ上をレジスト膜Ｒで
覆って硼素（Ｂ９）のイオン注入を行い、上記レジスト
膜Ｒを除去し、所定の熱処理を施してｐ型ベース領域７
及びｐ型ベース・コンタクト領域８を形成する。
なお、６ａはｎ型コレクタ領域に、６ｂはｎ型コレクタ
・コンタクト領域になる。
・コンタクト領域になる。
第４図（ｅ）参照
次いで、該基板上に通常の化学気相成長（ＣＶＤ）法に
よりＳｉｎｇ等よりなる第３の絶縁膜５を形成し、次い
で通常の方法により第３の絶縁膜５にベース・コンタク
ト窓９ａ、エミッタ・コンタクト窓９ｂ及びコレクタ・
コンタクト窓９Ｃを形成し、次いで図示しないレジスト
膜でベース・コンタクト窓９ａ上を覆ってｎ型不純物を
イオン注入し、所定の熱処理を行ってｎ゛型エミッタ領
域１０及びｎ゛型コレクタ・コンタクト領域１１を形成
した後、通常の方法により上記第３の絶縁膜５上に各コ
ンタクト窓部においてそれぞれの領域に接続するベース
配ｋｌ、エミッタ配線Ｅ及びコレクタ配線Ｃを形成する
。
よりＳｉｎｇ等よりなる第３の絶縁膜５を形成し、次い
で通常の方法により第３の絶縁膜５にベース・コンタク
ト窓９ａ、エミッタ・コンタクト窓９ｂ及びコレクタ・
コンタクト窓９Ｃを形成し、次いで図示しないレジスト
膜でベース・コンタクト窓９ａ上を覆ってｎ型不純物を
イオン注入し、所定の熱処理を行ってｎ゛型エミッタ領
域１０及びｎ゛型コレクタ・コンタクト領域１１を形成
した後、通常の方法により上記第３の絶縁膜５上に各コ
ンタクト窓部においてそれぞれの領域に接続するベース
配ｋｌ、エミッタ配線Ｅ及びコレクタ配線Ｃを形成する
。
弔
然し上記従来方法においては、第１図（ｂｌに示すシリ
コン層１４の成長が、前述のように常圧のエピタキシャ
ル−ポリシリコン同時成長技術で行われたため、図示の
ようにシリコンｉ１４の上面に第１の絶縁膜３の段差に
相当する例えば５０００人程度０高い段差りが形成され
、上記シリコン層１４上に形成される第３の絶縁膜５上
にも同様な段差部が形成されるために、該絶縁膜５上に
形成される配線斗 が、第１図（ｅｌ中に矢視ＤＥＦで示すように上記段差
部上で＃ｆＡ＃ａに薄くなり、発熱１ｇｉ食、マイグレ
ーシッン等による断線を生ずる。
コン層１４の成長が、前述のように常圧のエピタキシャ
ル−ポリシリコン同時成長技術で行われたため、図示の
ようにシリコンｉ１４の上面に第１の絶縁膜３の段差に
相当する例えば５０００人程度０高い段差りが形成され
、上記シリコン層１４上に形成される第３の絶縁膜５上
にも同様な段差部が形成されるために、該絶縁膜５上に
形成される配線斗 が、第１図（ｅｌ中に矢視ＤＥＦで示すように上記段差
部上で＃ｆＡ＃ａに薄くなり、発熱１ｇｉ食、マイグレ
ーシッン等による断線を生ずる。
また図示されないが、常圧のエピタキシャル−ポリシリ
コン同時成長においては、多結晶シリコンＰＳの領域の
上面が０．１μｍ程度の高い凹凸を有する粗面になるた
め、ベース・コンタクト領域８とベース配線Ｂとの接触
が悪くなり、更には多結晶シリコンＰＳ領域の上部に形
成される絶縁膜上にも上記段差が生じて、その上に形成
される配線の品質を低下させる。
コン同時成長においては、多結晶シリコンＰＳの領域の
上面が０．１μｍ程度の高い凹凸を有する粗面になるた
め、ベース・コンタクト領域８とベース配線Ｂとの接触
が悪くなり、更には多結晶シリコンＰＳ領域の上部に形
成される絶縁膜上にも上記段差が生じて、その上に形成
される配線の品質を低下させる。
これらの点から従来は、上記縦型バイポーラ・トランジ
スタを具備するＬＳＩの信頼度が低下するという問題が
あった。
スタを具備するＬＳＩの信頼度が低下するという問題が
あった。
第１図及び第２図は本発明の実施例の工程断面図である
。
。
上記問題点は同図に示すように、半導体基板ｌ上に絶縁
膜３を形成し、該絶縁膜３に該半導体基板１面を表出す
る開孔１２を形成し、減圧エピタキシャル成長方法若し
くは減圧エピタキシャル成長方法を含むエピタキシャル
成長方法により、該半導体基板１の表出面及び絶縁膜３
上に、半導体層１４を同時成長させる工程を含む本発明
による半導体装置の製造方法、若しくは、半導体基板ｌ
上に絶縁膜３を形成し、該絶縁膜３上に減圧エピタキシ
ャル成長方法により多結晶半導体層１６を形成し、該多
結晶半導体層１６及び絶縁膜３を貫通し半導体基板１面
を表出する開孔１２を形成し、減圧エピタキシャル成長
方法若しくは減圧エピタキシャル成長方法を含むエピタ
キシャル成長方法により、該半導体基板１の表出面及び
該多結晶半導体７１１６上に、半導体層１４を同時成長
させる工程を含む本発明による半導体装置の製造方法に
よって解決される。
膜３を形成し、該絶縁膜３に該半導体基板１面を表出す
る開孔１２を形成し、減圧エピタキシャル成長方法若し
くは減圧エピタキシャル成長方法を含むエピタキシャル
成長方法により、該半導体基板１の表出面及び絶縁膜３
上に、半導体層１４を同時成長させる工程を含む本発明
による半導体装置の製造方法、若しくは、半導体基板ｌ
上に絶縁膜３を形成し、該絶縁膜３上に減圧エピタキシ
ャル成長方法により多結晶半導体層１６を形成し、該多
結晶半導体層１６及び絶縁膜３を貫通し半導体基板１面
を表出する開孔１２を形成し、減圧エピタキシャル成長
方法若しくは減圧エピタキシャル成長方法を含むエピタ
キシャル成長方法により、該半導体基板１の表出面及び
該多結晶半導体７１１６上に、半導体層１４を同時成長
させる工程を含む本発明による半導体装置の製造方法に
よって解決される。
即ち本発明の方法は、半導体基板と、該半導体基板上に
配設された該半導体基板面を表出する開孔を有する絶縁
膜とを備えてなる被処理基板上に、減圧下で半導体層を
エピタキシャル成長させることによって、反応ガス分子
の平均自由行程を長くして開孔底面の隅の部分にも良く
ガス分子を到達せしめ、且つ単結晶半導体層の成長速度
を多結晶半導体層より速めることによって絶縁膜開孔部
の段差を吸収し、且つ表面荒れのない平坦な半導体層を
形成し、該半導体層上に配設される配線の品質低下を防
止するものである。
配設された該半導体基板面を表出する開孔を有する絶縁
膜とを備えてなる被処理基板上に、減圧下で半導体層を
エピタキシャル成長させることによって、反応ガス分子
の平均自由行程を長くして開孔底面の隅の部分にも良く
ガス分子を到達せしめ、且つ単結晶半導体層の成長速度
を多結晶半導体層より速めることによって絶縁膜開孔部
の段差を吸収し、且つ表面荒れのない平坦な半導体層を
形成し、該半導体層上に配設される配線の品質低下を防
止するものである。
以下本発明を、図を参照し、実施例により具体的に説明
する。
する。
第１図（ａ）〜（ｄ）は本発明の方法の第１の実施例の
工程断面図で、第２図（ａｌ〜（Ｃ１は第２．第３の実
施例の工程断面図である。
工程断面図で、第２図（ａｌ〜（Ｃ１は第２．第３の実
施例の工程断面図である。
企図を通じ同一対象物は同一符号で示す。
第１図（ａ）参照
本発明に係わる第１の方法を用いて前記縦型バイポーラ
・トランジスタを形成するに際しては、例えばｐ型シリ
コン基板１面に、通常の方法でｎ゛型埋没拡散領域２を
形成し、このシリコン基板１上に熱酸化法等により厚さ
例えば５０００人程度０第１のＳｉＯ□絶縁膜３を形成
する。
・トランジスタを形成するに際しては、例えばｐ型シリ
コン基板１面に、通常の方法でｎ゛型埋没拡散領域２を
形成し、このシリコン基板１上に熱酸化法等により厚さ
例えば５０００人程度０第１のＳｉＯ□絶縁膜３を形成
する。
第１図（ｂｌ参照
次いで通常のフォトリソグラフィ技術により、上記第１
のＳｉｎ、絶縁膜３に、トランジスタ形成領域＾ｔｒを
表出する第１の開孔１２及びコレクタ・コンタクト形成
領域Ａｃｅを表出する第２の開孔１３を形成する。（以
上は従来と同じ工程である）第１図（Ｃ１参照 次いで本発明の一方法においては、上記基板の表出シリ
コン基板１面及び第１のＳｉＯ□絶縁膜３上に、減圧エ
ピタキシャル成長方法により、開孔１２及び１３内を十
分に埋める例えば７０００人程度０厚さのｎ型２９３７
層１４を成長させる。この減圧エピタキシャル成長は、
０．５〜１ＯＴｏｒｒ望ましくはＩＴ。
のＳｉｎ、絶縁膜３に、トランジスタ形成領域＾ｔｒを
表出する第１の開孔１２及びコレクタ・コンタクト形成
領域Ａｃｅを表出する第２の開孔１３を形成する。（以
上は従来と同じ工程である）第１図（Ｃ１参照 次いで本発明の一方法においては、上記基板の表出シリ
コン基板１面及び第１のＳｉＯ□絶縁膜３上に、減圧エ
ピタキシャル成長方法により、開孔１２及び１３内を十
分に埋める例えば７０００人程度０厚さのｎ型２９３７
層１４を成長させる。この減圧エピタキシャル成長は、
０．５〜１ＯＴｏｒｒ望ましくはＩＴ。
ｒｒに減圧した、モノシラン（ＳｔＨ４）中にｎ型ドー
パントとして所定割合のフォスフイン（ＰＨ：＋）を混
入してなる成長ガス中において、約９００℃で行われる
。
パントとして所定割合のフォスフイン（ＰＨ：＋）を混
入してなる成長ガス中において、約９００℃で行われる
。
この成長で通常通りシリコン基板１の表出面上にはｎ型
の単結晶シリコンＳＳが、第１の絶縁膜３上にはｎ型の
多結晶シリコンＰＳが成長するが、上記条件で第１のＳ
ｉＯ□絶縁膜３の開孔部に形成されていた５０００人程
度０第差は、反応ガス分子の平均自由行程の増大及び基
板上即ち単結晶シリコンと絶縁膜上即ち多結晶シリコン
との成長速度の違いによってシリコンＪｉｆ１４に完全
に吸収され、且つ多結晶９９３７２３層上にも突起は形
成されず、上面が平坦なシリコン層１４が形成される。
の単結晶シリコンＳＳが、第１の絶縁膜３上にはｎ型の
多結晶シリコンＰＳが成長するが、上記条件で第１のＳ
ｉＯ□絶縁膜３の開孔部に形成されていた５０００人程
度０第差は、反応ガス分子の平均自由行程の増大及び基
板上即ち単結晶シリコンと絶縁膜上即ち多結晶シリコン
との成長速度の違いによってシリコンＪｉｆ１４に完全
に吸収され、且つ多結晶９９３７２３層上にも突起は形
成されず、上面が平坦なシリコン層１４が形成される。
第１図１６）参照
以後前記従来方法と同様に、選択酸化により第２のＳｉ
０ｇ絶縁膜４を形成し、選択的にｐ型不純物を導入して
ｐ型ベース領域７及びｐ型ベース・コンタクト領域８を
形成し、第３のＳｉＯ□絶縁膜５を形成し、第３の絶縁
膜５にベース・コンタクト窓９ａｓエミツタ・コンタク
ト窓ｇｂ、コレクタ・コンタクト窓９Ｃを形成し、エミ
ッタ・コンタクト窓９ｂ及びコレクタ・コンタクト窓９
Ｃから選択的にｎ型不純物を導入してｎ゛型エミッタ領
域１０及びｎ゛型コレクタ・コンタクト領域１１を形成
し、前記コンタクト窓上に例えば下層に多結晶シリコン
層を有するアルミニウム層等よりなるベース電極Ｂ、エ
ミッタ電極Ｅ及びコレクタ電極Ｃをそれぞれ形成する。
０ｇ絶縁膜４を形成し、選択的にｐ型不純物を導入して
ｐ型ベース領域７及びｐ型ベース・コンタクト領域８を
形成し、第３のＳｉＯ□絶縁膜５を形成し、第３の絶縁
膜５にベース・コンタクト窓９ａｓエミツタ・コンタク
ト窓ｇｂ、コレクタ・コンタクト窓９Ｃを形成し、エミ
ッタ・コンタクト窓９ｂ及びコレクタ・コンタクト窓９
Ｃから選択的にｎ型不純物を導入してｎ゛型エミッタ領
域１０及びｎ゛型コレクタ・コンタクト領域１１を形成
し、前記コンタクト窓上に例えば下層に多結晶シリコン
層を有するアルミニウム層等よりなるベース電極Ｂ、エ
ミッタ電極Ｅ及びコレクタ電極Ｃをそれぞれ形成する。
なお図中、６ａはｎ型コレクタ領域、６ｂはｎ型コレク
タ・コンタクト領域を示す。
タ・コンタクト領域を示す。
第２図（ａ）参照
本発明に係わる第２の方法においては、例えばｐ型シリ
コン基板１面に、通常の方法でｎ゛型埋没拡散領域２を
形成し、このシリコン基板１上に熱酸化法等により厚さ
例えば５０００人程度０第１のＳｉＯ□絶縁膜３を形成
し、この絶縁膜３上に前記ＳｉＨ，ガスを用いる減圧成
長により厚さ１０００人程度０補助多結晶シリコン層１
６を形成する。
コン基板１面に、通常の方法でｎ゛型埋没拡散領域２を
形成し、このシリコン基板１上に熱酸化法等により厚さ
例えば５０００人程度０第１のＳｉＯ□絶縁膜３を形成
し、この絶縁膜３上に前記ＳｉＨ，ガスを用いる減圧成
長により厚さ１０００人程度０補助多結晶シリコン層１
６を形成する。
第２図（ｂｌ参照
次いで通常のフォトリソグラフィ技術により、上記補助
多結晶シリコン層１６及び第１の５ｉＯｚ絶縁膜３を貫
き、トランジスタ形成領域Ａｔｒを表出する第１の開孔
１２及びコレクタ・コンタクト形成領域Ａｃｃを表出す
る第２の開孔１３を形成する。
多結晶シリコン層１６及び第１の５ｉＯｚ絶縁膜３を貫
き、トランジスタ形成領域Ａｔｒを表出する第１の開孔
１２及びコレクタ・コンタクト形成領域Ａｃｃを表出す
る第２の開孔１３を形成する。
第２図（Ｃ１参゛照
次いで、Ｓ ｉ Ｈａ中にｎ型ドーパントとして所定割
合のＰＨ，を混入してなる常圧の成長ガス中で、１００
０℃程度の温度で、厚さ６０００〜７０００人程度のｎ
型２９３７層１４を上記基板上に形成する。
合のＰＨ，を混入してなる常圧の成長ガス中で、１００
０℃程度の温度で、厚さ６０００〜７０００人程度のｎ
型２９３７層１４を上記基板上に形成する。
この成長においても、シリコン基板１上にはｎ型単結晶
シリコンＳＳ層が、絶縁膜３の上部にはｎ型多結晶９９
３７２３層が形成される。
シリコンＳＳ層が、絶縁膜３の上部にはｎ型多結晶９９
３７２３層が形成される。
そして前記実施例同様、開孔１２及び１３の段差はシリ
コン層１４に吸収され、且つ多結晶シリコン層ＰＳ層上
の凹凸は防止されて、平坦なｎ型９９３７層１４が形成
される。
コン層１４に吸収され、且つ多結晶シリコン層ＰＳ層上
の凹凸は防止されて、平坦なｎ型９９３７層１４が形成
される。
以後、前記実施例同様の方法により第１図（ｄ）に示す
ような縦型バイポーラ・トランジスタが形成される。
ような縦型バイポーラ・トランジスタが形成される。
本発明に係わる第３の方法も、第２図（ａ）及び（ｂ）
に示す工程に従って行われる。
に示す工程に従って行われる。
第２の方法との違いはｎ型９９３７層１４の成長に、ト
リクロロシラン（ＳｉＨＣｊ！＋）による減圧エピタキ
シャル成長方法を用いる点である。
リクロロシラン（ＳｉＨＣｊ！＋）による減圧エピタキ
シャル成長方法を用いる点である。
この際成長ガスには上記５ｉＨＣβ３にｎ型ドーパント
として所定割合のＰＨ，を混合したガスを用い、０．５
〜１０Ｔｏｒｒ望ましくはＩ Ｔｏｒｒ程度のガス圧中
で、９００℃程度の温度で６０００〜７０００人程度の
厚さに成長が行われる。
として所定割合のＰＨ，を混合したガスを用い、０．５
〜１０Ｔｏｒｒ望ましくはＩ Ｔｏｒｒ程度のガス圧中
で、９００℃程度の温度で６０００〜７０００人程度の
厚さに成長が行われる。
この方法でも開耳部の段差はｎ型９９３７層１４に吸収
され、且つ多結晶９９３７２８層上の凹凸は防止されて
平坦な上面が得られる。
され、且つ多結晶９９３７２８層上の凹凸は防止されて
平坦な上面が得られる。
以上説明のように本発明によれば、半導体基板上に形成
された絶縁膜上と、この絶縁膜の開孔内に表出する半導
体基板上に段差のない連続した半導体層を形成すること
が出来る。
された絶縁膜上と、この絶縁膜の開孔内に表出する半導
体基板上に段差のない連続した半導体層を形成すること
が出来る。
従って本発明によれば、バイポーラＬＳＩに適用が要望
されている５ＩＣＯ３型と称する縦型バイポーラ・トラ
ンジスタの表面が平坦化されて配線品質が向上するので
、上記バイポーラＬＳＩの信頼度の向上が図れる。
されている５ＩＣＯ３型と称する縦型バイポーラ・トラ
ンジスタの表面が平坦化されて配線品質が向上するので
、上記バイポーラＬＳＩの信頼度の向上が図れる。
第１図（ａｌ〜（ｄ＋は本発明の方法における第１の実
施例の工程断面図、 第２図（ａｌ〜（Ｃ）は第２．第３の実施例の工程断面
図、 第３図は従来の縦型バイポーラ・トランジスタの要部を
示す側断面模式図、 第４図（ａｌ乃至（ｅｌは従来の方法の工程断面図であ
る。 図において、 １はｐ型シリコン基板、 ２はｎ９型埋没拡散領域、 ３．４．５は５ｉＯｚ陥色縁膜、 ６ａはｎ型コレクタ頭域、 ６ｂはｎ型コレクタ・コンタクト領域、７はｐ型ベース
領域、 ８はベース・コンタクト領域、 ９Ｂ、９ｂ、９ｃは’：Ｊ７）；！’）ト窓、１０はｎ
゛型エミッタ領域、 １１はｎ＋型コレクタ・コンタクト領域、１２、１３は
開孔、 １４はｎ型シリコン層、 １５ａ、１５ｂは耐酸化膜、 １６は補助多結晶シリコン層、 Ｂはベース電極、 Ｅはエミッタ電極、 Ｃはコレクタ電極、 ｐｓは多結晶シリコン、 ＳＳは単結晶シリコン を示す。 葬 １ 区 革 ２ Ｚ 罹り βンＹ甜 墳食客 式 図 ＄ ３ 図 従来の方法の工程折面２ 草４図
施例の工程断面図、 第２図（ａｌ〜（Ｃ）は第２．第３の実施例の工程断面
図、 第３図は従来の縦型バイポーラ・トランジスタの要部を
示す側断面模式図、 第４図（ａｌ乃至（ｅｌは従来の方法の工程断面図であ
る。 図において、 １はｐ型シリコン基板、 ２はｎ９型埋没拡散領域、 ３．４．５は５ｉＯｚ陥色縁膜、 ６ａはｎ型コレクタ頭域、 ６ｂはｎ型コレクタ・コンタクト領域、７はｐ型ベース
領域、 ８はベース・コンタクト領域、 ９Ｂ、９ｂ、９ｃは’：Ｊ７）；！’）ト窓、１０はｎ
゛型エミッタ領域、 １１はｎ＋型コレクタ・コンタクト領域、１２、１３は
開孔、 １４はｎ型シリコン層、 １５ａ、１５ｂは耐酸化膜、 １６は補助多結晶シリコン層、 Ｂはベース電極、 Ｅはエミッタ電極、 Ｃはコレクタ電極、 ｐｓは多結晶シリコン、 ＳＳは単結晶シリコン を示す。 葬 １ 区 革 ２ Ｚ 罹り βンＹ甜 墳食客 式 図 ＄ ３ 図 従来の方法の工程折面２ 草４図
Claims (1)
- 【特許請求の範囲】 １、半導体基板（１）上に絶縁膜（３）を形成し、該絶
縁膜（３）に該半導体基板（１）面を表出する開孔（１
２）を形成し、 減圧エピタキシャル成長方法若しくは減圧エピタキシャ
ル成長方法を含むエピタキシャル成長方法により、 該半導体基板（１）の表出面及び絶縁膜（３）上に、半
導体層（１４）を同時成長させる工程を含むことを特徴
とする半導体装置の製造方法。 ２、半導体基板（１）上に絶縁膜（３）を形成し、該絶
縁膜（３）上に減圧エピタキシャル成長方法により多結
晶半導体層（１６）を形成し、 該多結晶半導体層（１６）及び絶縁膜（３）を貫通し半
導体基板（１）面を表出する開孔（１２）を形成し、減
圧エピタキシャル成長方法若しくは減圧エピタキシャル
成長方法を含むエピタキシャル成長方法により、 該半導体基板（１）の表出面及び該多結晶半導体層（１
６）上に、半導体層（１４）を同時成長させる工程を含
むことを特徴とする半導体装置の製造方法。 ３、上記減圧エピタキシャル成長における主たる反応ガ
スに、モノシラン・ガスを用いることを特徴とする特許
請求の範囲第１項及び第２項記載の半導体装置の製造方
法。 ４、上記減圧エピタキシャル成長における主たる反応ガ
スに、モノシラン・ガスとトリクロロシラン・ガスを用
いることを特徴とする特許請求の範囲第２項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11144185A JPS61269308A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11144185A JPS61269308A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269308A true JPS61269308A (ja) | 1986-11-28 |
Family
ID=14561277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11144185A Pending JPS61269308A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269308A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110757A (en) * | 1990-12-19 | 1992-05-05 | North American Philips Corp. | Formation of composite monosilicon/polysilicon layer using reduced-temperature two-step silicon deposition |
| JPH05259268A (ja) * | 1992-03-11 | 1993-10-08 | Nec Corp | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4929779A (ja) * | 1972-07-18 | 1974-03-16 | ||
| JPS5931020A (ja) * | 1982-08-13 | 1984-02-18 | Mitsubishi Electric Corp | 選択的エピタキシヤル成長方法 |
-
1985
- 1985-05-24 JP JP11144185A patent/JPS61269308A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4929779A (ja) * | 1972-07-18 | 1974-03-16 | ||
| JPS5931020A (ja) * | 1982-08-13 | 1984-02-18 | Mitsubishi Electric Corp | 選択的エピタキシヤル成長方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110757A (en) * | 1990-12-19 | 1992-05-05 | North American Philips Corp. | Formation of composite monosilicon/polysilicon layer using reduced-temperature two-step silicon deposition |
| JPH05259268A (ja) * | 1992-03-11 | 1993-10-08 | Nec Corp | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0697666B2 (ja) | マルチレベル・エピタキシャル構造を用いた半導体デバイス構造体及びその製造方法 | |
| JPH0883805A (ja) | 半導体装置及びその製造方法 | |
| JP2629644B2 (ja) | 半導体装置の製造方法 | |
| EP0076106B1 (en) | Method for producing a bipolar transistor | |
| US4900689A (en) | Method of fabrication of isolated islands for complementary bipolar devices | |
| JPS6028146B2 (ja) | 半導体装置の製造方法 | |
| JPS61269308A (ja) | 半導体装置の製造方法 | |
| JP2550906B2 (ja) | 半導体装置およびその製造方法 | |
| US5926725A (en) | Method of manufacturing semiconductor devices with a reverse tapered sectional configuration | |
| JP3214109B2 (ja) | 酸化シリコン膜の製造方法 | |
| JPH03235326A (ja) | 半導体装置の製造方法 | |
| JPH03253026A (ja) | 半導体装置 | |
| JPS6214422A (ja) | 半導体装置の製造方法 | |
| JPS59215741A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0433343A (ja) | バイポーラ型半導体装置およびその製造方法 | |
| JPH05267321A (ja) | バイポーラトランジスタおよびその製造方法 | |
| JPH0831468B2 (ja) | 半導体装置の製造方法 | |
| JPH04196326A (ja) | 半導体装置の製造方法 | |
| JPH0666275B2 (ja) | 半導体装置の製造方法 | |
| JPS63208272A (ja) | 半導体素子の製造方法 | |
| JP2000058555A (ja) | ヘテロ接合バイポーラトランジスタを備えた半導体装置およびその製造方法 | |
| JPS63240066A (ja) | 半導体装置の製造方法 | |
| JPH03131037A (ja) | 半導体装置の製造方法 | |
| JPH0478009B2 (ja) | ||
| JP2002305205A (ja) | 半導体装置及びその製造方法 |