CN105702666B - 多重密封环结构 - Google Patents

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Abstract

本发明提供了一种制造半导体器件的方法，所述方法包括提供具有密封环区域和电路区域的基板，形成在密封环区域上方的第一密封环结构，所述第一密封环结构围绕所述电路区域呈封闭环，且具有包含金属层的外部部分(210a)和包含金属层的内部部分(210b)，形成在密封环区域上方并且邻近第一密封环结构的第二密封环结构，所述第二密封环结构围绕所述电路区域呈封闭环，且具有包含金属层的外部部分(220a)和包含金属层的内部部分(220b)，和形成在第一密封环结构和第二密封环结构上的第一钝化层。也提供了一种通过这种方法制造的多重密封环结构的半导体器件。

Description

多重密封环结构
优先权日
本申请要求2010年8月13日提交的美国专利申请序列号61/373,679号的优先权，其全部内容通过引用结合到本文中作为参考。
技术领域
本发明提供了一种制造半导体器件的方法，也提供了一种通过这种方法制造的半导体器件。
背景技术
在半导体集成电路(ICs)的设计和封装中，有许多关注领域。需要防止水汽进入电路，因为：(1)水汽可能被困入到氧化物中从而增加其介电常数；(2)水汽可能在栅极氧化物中产生陷阱电荷中心从而导致互补-金属-氧化物半导体(CMOS)晶体管中的阈值电压漂移；(3)水汽可能在Si-栅极氧化物界面中产生界面态从而通过增加的热电子敏感性导致晶体管寿命的下降；(4)水汽可能导致金属互连的腐蚀，降低IC的可靠性；和(5)当被Si-氧化物捕集时，水汽可能降低氧化物的机械强度，因此在拉伸应力下氧化物可能变得更容易断裂。离子污染物也可能导致IC的损坏，因为它们可以迅速地扩散在氧化硅中。例如，离子污染物可以导致CMOS晶体管中的阈值电压不稳定以及改变离子污染物附近的Si表面的表面电势。使相邻的IC管芯互相分离的切割工艺也可能导致IC的潜在损伤。
在工业中使用密封圈以使IC避免水汽损害、离子污染和切割工艺，但是仍需要改进。特别地，使用机械管芯切割的切割工艺可能由于管芯切割的切削力导致层的脱落。尤其是具有层间金属或层间介电膜(介电常数(low-k)低)的背部照明器件更容易管芯切割脱落。因此，需要半导体器件制造的改进方法和通过这个方法制造的器件。
发明内容
针对现有技术中的问题，本发明提供了一种半导体器件，包括：
基板，具有密封环区域和电路区域；
第一密封环结构，位于所述密封环区域上方；
第二密封环结构，位于所述密封环区域上方并且邻近所述第一密封环结构；和
第一钝化层，位于所述第一密封环结构和所述第二密封环结构上方。
根据本发明所述的半导体器件，其中每个所述第一密封环结构和所述第二密封环结构都由围绕所述电路区域布置的金属层堆叠组成。
根据本发明所述的半导体器件，其中每个所述第一密封环结构和所述第二密封环结构都具有线形金属层。
根据本发明所述的半导体器件，其中所述第二密封环结构与所述第一密封环结构同心。
根据本发明所述的半导体器件，其中所述第一密封环结构邻近所述电路区域并且所述第二密封环结构邻近划线。
根据本发明所述的半导体器件，其中每个所述第一密封环结构和所述第二密封环结构都具有多个线形金属层。
根据本发明所述的半导体器件，其中所述第一钝化层由氧化硅组成。
根据本发明所述的半导体器件，还包括第二钝化层，位于所述第一密封环结构和所述第二密封环结构的下方。
根据本发明所述的半导体器件，还包括第三密封环结构，位于所述第一密封环结构和所述第二密封环结构之间，所述第三密封环结构是三角形。
根据本发明所述的一种半导体器件，包括：
基板，具有密封环区域和电路区域；
第一密封环结构，位于所述密封环区域上方邻近所述电路区域，所述第一密封环结构具有多个线形金属层；
第二密封环结构，位于所述密封环区域上方邻近划线和所述第一密封环结构，所述第二密封环结构具有多个线形金属层；
第三密封环结构，位于所述密封环区域上方并且位于拐角部分的所述第一密封环结构和所述第二密封环结构之间，所述第三密封环结构具有多个三角形的金属层；和
第一钝化层，位于所述第一密封环结构、所述第二密封环结构、和所述第三密封环结构上方。
根据本发明所述的半导体器件，其中每个所述第一密封环结构、所述第二密封环结构、和所述第三密封环结构都由围绕所述电路区域的金属层堆叠组成。
根据本发明所述的半导体器件，其中所述第二密封环结构和所述第三密封环结构具有互相平行的线形腿。
根据本发明所述的半导体器件，其中所述第二密封环结构与所述第一密封环结构同心。
根据本发明所述的半导体器件，其中所述第一钝化层由氧化硅组成。
根据本发明所述的半导体器件，还包括第二钝化层，位于所述第一密封环结构和所述第二密封环结构的下方。
根据本发明所述的一种制造半导体器件的方法，所述方法包括：
提供具有密封环区域和电路区域的基板；
形成在所述密封环区域上方的第一密封环结构；
形成在所述密封环区域上方并且邻近所述第一密封环结构的第二密封环结构；和
形成在所述第一密封环结构和所述第二密封环结构上方的第一钝化层。
根据本发明所述的方法，其中每个所述第一密封环结构和所述第二密封环结构都形成为具有多个线形金属层。
根据本发明所述的方法，其中所述第二密封环结构形成为与所述第一密封环结构同心。
根据本发明所述的方法，其中所述第一密封环结构形成为邻近所述电路区域并且所述第二密封环结构形成为邻近划线。
根据本发明所述的方法，还包括形成位于所述第一密封环结构和所述第二密封环结构之间的第三密封环结构，所述第三密封环结构是三角形。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明的各个方面，示出制造带有多重密封圈结构的半导体器件的方法的流程图，所述多重密封圈结构用于防止管芯切割脱落。
图2是根据本发明的各个方面，示出带有密封圈结构的集成电路(IC)管芯的俯视图。
图3A是根据本发明的各个方面的，沿着图2中的线A-A’的横截面视图。
图3B和3C是根据本发明的各个方面的，图2中B部分和C部分的特写顶视图，示出了密封环结构的实施例。
图4是根据本发明的各个方面的，示出受阻的管芯切割效应的器件的实施例的横截面视图。
图5是示出以前的半导体器件上的管芯切割效益的以前的密封环结构的横截面视图。
具体实施方式
据了解为了实施本发明的不同部件，以下公开提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本发明。当然这些仅仅是示例并不打算限定。再者，以下描述中第一部件形成在第二部件上可包括其中第一和第二部件以直接接触形成的实施例，并且也可包括其中其他的部件形成插入到第一和第二部件中的实施例，使得第一和第二部件不直接接触。为了简明和清楚，可以任意地以不同的尺寸绘制各种部件。
参考附图，图1根据本发明的各个方面，示出了制造带有多重密封环结构的半导体器件的方法100的流程图，所述多重密封环结构用于防止或阻挡器件上的管芯切割脱落效应。图2是根据本发明的各个方面的，包括集成电路(IC)管芯和围绕IC管芯的密封环结构的半导体器件的俯视图。图3A是根据本发明的各个方面的，多重密封环结构的实施例的横截面视图，图3B和图3C是根据本发明的各个方面的，密封环结构的实施例的特写顶视图(不包含覆盖的钝化层和载具晶圆)。图4是根据本发明的各个方面的，图3的密封环结构的实施例的横截面视图，示出了半导体器件上受阻的管芯切割效应。相反地，图5是示出以前的密封环结构的横截面视图，示出了器件上的管芯切割脱落效应。
可以注意到，为了简洁和清楚，相同的部件可以被相同地标号。还可以注意到，可以使用CMOS工艺流程制造一部分半导体器件200。因此，可以认为，在图1的方法100之前、中间和之后可以提供其他的工艺，而且本文可以只简要地描述一些其它工艺。半导体器件200可以被制造成包括含有层间介质(ILD)如低-k金属间介质(IMD)的背部照明(BSI)器件。
现参考图1，方法100开始于方框102，其中提供了具有密封环区域和电路区域的半导体基板。在实施例中，密封环区域围绕电路区域形成，并且密封环区域是用于在其上形成密封环结构，而电路区域是用于在其中至少形成晶体管器件。方法100继续到方框104，其中集成电路形成在电路区域上方，然后继续到方框106，其中第一密封环结构形成在密封环区域上方。方法100继续到方框108，其中第二密封环结构形成在密封环区域上方并且邻近第一密封环结构，然后继续到方框110，其中第一钝化层形成在第一和第二密封环结构上方。也可以在方法100的步骤之前、中间或之后提供其它层、线、通孔和结构，如位于通过方法100形成的结构的上方或下方的其他的钝化层，和与第一钝化层接合的载具晶圆。有利地，由于多重密封环结构相邻地形成在密封环区域中，因此阻挡了管芯切割脱落效应影响密封环结构的内部部分，从而也保护了内部集成电路。也就是说，在一个实例中，双重密封环可以防止脱落效应渗透到内部密封环中，本文将进一步解释。
现参考图2，根据本发明的各个方面，示出了器件200的俯视图，包括集成电路(IC)管芯202，围绕IC管芯202的多个同心的密封环结构210和220，和处于中间的组装隔离区域204。图3A示出了密封环区域沿着线A-A’的横截面视图，而图3B和图3C分别示出了B部分和C部分的特写俯视图，表示多重密封环结构的实施例。
现结合图2参考图3A，示出了根据图1的方法100制造半导体器件200的实施例的横截面视图。半导体器件200可以包括半导体基板230，如硅基板(如p掺杂基板)，其具有密封环区域210和围绕电路区域中IC管芯202的组装隔离区域204。在实施例中，密封环区域201围绕电路区域形成，并且密封环区域用于在其上形成多重密封环结构，电路区域用于在其中至少形成晶体管。基板230可以可选地包括硅锗、砷化镓、或其它合适的半导体材料。基板230可以还包括掺杂的区域，如P-阱、N-阱、和/或掺杂的有源区域如P+掺杂的有源区域。一方面，掺杂的有源区域可以位于其它区域中。基板230还可以包括其它部件，如埋氧层、和/或外延层。另外，基板230可以是绝缘体上半导体，如绝缘体上硅(SOI)。在其它实施例中，半导体基板230可以包括掺杂的外延层、梯度半导体层，和/或还可以包括覆盖在其它不同类型的半导体层上的半导体层，如硅层在硅锗层上。在其它实例中，化合物半导体基板可以包括多层硅结构或硅基板可以包括多层化合物半导体结构。
器件200可以还包括隔离结构，如形成在基板230中的浅沟槽隔离(STI)部件或LOCOS部件，用于隔离有源区域和基板的其它区域。在一个实例中，可以将有源区域配置成NMOS器件(如nFET)或PMOS器件(如pFET)。
器件200可以还包括覆盖在基板230上的假栅极和/或栅极结构(未示出)，其可以由各种金属层和通过各种对器件200的各个区域的蚀刻/图案化技术形成。
器件200还包括接触条218以电连接有源区域和随后形成的密封环结构210和220。可以注意到，可以在密封环区域中提供其它层以形成各种位于密封环结构上方和/或下方的部件，如通过CVD、旋压技术等等沉积的钝化层、氮化物层、和聚酰亚胺层。半导体基板230可以还包括在先前工艺步骤中或在随后工艺步骤中形成的底层、覆层、器件、结、和其它部件。
器件200包括在密封环区域201中位于基板230上方的密封环结构210和220。在一个实施例中，密封环结构210和220互相同心并且可以同时或轮流形成。密封环结构210和220的每一个都可以由各种堆叠的导电层212和分布在介电层216中的通孔层214形成。密封环结构210包括外部部分210a和内部部分210b，而密封环结构220包括外部部分220a和内部部分220b。外部部分220a邻近芯片边缘和划线，而内部部分210b邻近组装隔离204和电路区域。外部部分220a包括顶部金属层212a，内部部分220b包括顶部金属层212b，外部部分210a包括顶部金属层212c，以及内部部分210b包括顶部金属层212d。
第一钝化层或前部钝化层222位于密封环结构210和220的上方。在一个实施例中，可以通过高纵横比工艺(HARP)和/或高密度等离子体(HDP)CVD工艺沉积第一钝化层或前部钝化层222。在一个实施例中，第一钝化层或前部钝化层222包括电介质并且其为氧化物。
在一些实施例中，第二或多重前部钝化层(未示出)可以位于第一钝化层222上方。然后可以晶圆接合载具晶圆220和第一钝化层222。
在一个实施例中，基板230可以包括下层的第二钝化层或第一背部钝化层以作为密封圈区域的底层。在一个实例中，可以通过高纵横比工艺(HARP)和/或高密度等离子体(HDP)CVD工艺沉积氧掺杂或沉积钝化层从而形成第二钝化层或第一背部钝化层。在一个实例中，第二钝化层或第一背部钝化层包括电介质(ILD或IMD)而且其为氧化物。另外，在一个实例中，在形成第二钝化层之前，可以通过蚀刻来减薄基板230。
背部钝化层232可以位于基板230上。在一个实例中，背部钝化层232可以由氧化硅和/或氮化硅组成。各种钝化层可以经历图案化和蚀刻步骤从而形成所需的结构外观。
可以理解，半导体器件200可以经历电路区域中的进一步加工工艺以形成各种部件如接触/通孔、互连金属层、层间介质、钝化层等等，从而形成本领域公知的半导体电路。还可以理解，在一些实施例中，半导体器件200可以只包括前部金属焊盘或背部金属焊盘而不是两个金属焊盘都包括。
现参考图3B和3C，示出了图2中B部分和C部分的顶视图，其示出不具有载具晶圆220和前部钝化层222的密封环结构和器件200的实施例。部分B的顶视图示出了多重密封环结构的拐角部分，而部分C的顶视图示出了多重密封环结构的直线边部分。顶视图示出了密封环结构的金属层212，因此这些视图不具有覆盖的钝化层和载具晶圆。
在图3B示出的实施例中，外部密封圈结构220具有包含金属层212a的外部部分220a和包含金属层212b的内部部分220b。外部密封圈结构220具有线形部分并且在芯片的拐角处形成直角。内部密封圈结构210具有包含金属层212c的外部部分210a和包含金属层212d的内部部分210b。多重密封环结构的拐角处还包括位于密封环结构210和220之间的三角形内部密封环结构230。在一个实施例中，内部密封环结构230成形为等腰三角形，其中三角形的边与外部密封环结构220的边平行，而且三角形的斜边邻近内部密封环结构210。在其它实施例中，可以使用其它三角形形状。除了三角形形状，内部密封环结构230的结构可以在其它方面基本相似，其结构包括各种堆叠的导电层和分布在介电层中的通孔层。内部密封环结构210也具有包含金属层212d的内部部分210b。内部密封环结构210具有与外部密封环结构220的直线边和三角形内部密封环结构230的斜边平行的线形部分。其它金属层形状和几何形状在本发明的范围内。因此，图3B所示的实施例示出了至少在几何形状方面不同的密封环结构210和220。在一个实施例中，可以将外部密封环结构220称为“A-型”密封环，而可以将内部密封环结构210和230称为“B-型”密封环。有利地，这种A型和B-型密封环的组合在芯片的拐角处增加了对层脱落的防范，以前，所述芯片的拐角更容易遭受机械切割工艺引起的层脱落。
在图3C示出的实施例中，部分C示出了芯片的直线边，并且密封环结构210和220具有以基本相似的几何形状成形的金属层。在这个实施例中，密封环结构210和220都是“A-型”密封环并且具有线形的金属层。
现参考图4和图5，图4是根据本发明的各个方面的，图3A的密封环结构的实施例的横截面视图，其示出了半导体器件200上受阻的管芯切割效应，相反，图5是以前的密封环结构的横截面视图，其示出了器件上的管芯切割脱落效应。管芯切割效应，如锯齿线240a和240b所示，被限制在外部密封圈结构(如椭圆形区域260所示)和被多重内部密封环结构阻挡跨越到内部结构，从而保护内部密封环结构210免受管芯切割脱落效应(如方框区域250所示)和从而保护内部电路器件免受层脱落。
相反地，图5示出锯齿线340a和340b表示的管芯切割脱落效应跨越到密封圈结构的内部部分，因为缺乏多重内部密封环结构。尤其地，图5示出340a和340b表示的管芯切割脱落效应沿着钝化层222和230的界面，而图4示出管芯切割脱落效应240a和240b被多重内部密封环结构阻挡。在一个实施例中，根据本发明的各个方面，可以使用金刚石切割器而不是激光沿着具有多重密封环结构的器件的划线切割，从而降低生产成本。
本发明提供了许多不同的实施例。本发明的宽泛形式之一是包括一种半导体器件。半导体器件包括具有密封环区域和电路区域的基板，位于密封环区域上方的第一密封环结构，位于密封环区域上方并且邻近第一密封环结构的第二密封环结构，和位于第一密封环结构和第二密封环结构上方的第一钝化层。
本发明的另一个宽泛形式是包括一种半导体基板，其包括具有密封环区域和电路区域的基板，和位于密封环区域上方邻近电路区域的第一密封环结构，具有多个三角形形状金属层的第一密封环结构。器件还包括位于密封环区域上方邻近划线和第一密封环结构的第二密封环结构。第一钝化层位于第一密封环结构和第二密封环结构的上方。
本发明的又一个宽泛形式是包括一种制造半导体器件的方法。方法包括提供一种具有密封环区域和电路区域的基板，在密封环区域上方形成第一密封环结构，在密封环区域上方和邻近第一密封环结构形成第二密封环结构，和在第一密封环结构和第二密封环结构上方形成第一钝化层。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (11)

1.一种半导体器件，包括：
基板，具有密封环区域和电路区域；
围绕所述电路区域呈封闭环的第一密封环结构，位于所述密封环区域上方，具有包含金属层的外部部分(210a)和包含金属层的内部部分(210b)，其中，第一密封环结构的外部部分(210a)和第一密封环结构的内部部分(210b)构成间隔设置的双层环结构；
围绕所述电路区域呈封闭环的第二密封环结构，位于所述密封环区域上方并且邻近所述第一密封环结构，具有包含金属层的外部部分(220a)和包含金属层的内部部分(220b)，其中，第二密封环结构的外部部分(220a)和第二密封环结构的内部部分(220b)构成间隔设置的双层环结构，每个所述第一密封环结构和所述第二密封环结构都由围绕所述电路区域布置的金属层以及分布在介电层(216)中的通孔层(214)堆叠组成；
第一钝化层，位于所述第一密封环结构和所述第二密封环结构上方；和
三角形内部密封环结构(230)，位于第二密封环结构的内部部分(220b)和第一密封环结构的外部部分(210a)之间，并且所述第一密封环结构和所述第二密封环结构分别位于所述三角形内部密封环结构(230)的内侧和外侧，所述三角形内部密封环结构(230)与所述第一密封环结构的外部部分(210a)一起构成围绕所述第一密封环结构的内部部分(210b)的封闭环，其中，所述第一密封环结构具有与所述第二密封环结构的直角边和所述三角形内部密封环结构的斜边平行的线性部分；
其中，所述第二密封环结构临近划线，并且所述划线与所述第二密封环结构之间的区域完全被所述介电层填充。
2.根据权利要求1所述的半导体器件，其中，每个所述第一密封环结构和所述第二密封环结构都具有线形金属层。
3.根据权利要求1所述的半导体器件，其中，所述第二密封环结构与所述第一密封环结构同心。
4.根据权利要求1所述的半导体器件，其中，所述第一密封环结构邻近所述电路区域并且所述第二密封环结构邻近所述划线。
5.根据权利要求1所述的半导体器件，其中，每个所述第一密封环结构和所述第二密封环结构都具有多个线形金属层。
6.根据权利要求1所述的半导体器件，其中，所述第一钝化层由氧化硅组成。
7.根据权利要求1所述的半导体器件，还包括第二钝化层，位于所述第一密封环结构和所述第二密封环结构的下方。
8.一种制造半导体器件的方法，所述方法包括：
提供具有密封环区域和电路区域的基板；
形成在所述密封环区域上方的第一密封环结构，所述第一密封环结构围绕所述电路区域呈封闭环，且具有包含金属层的外部部分(210a)
和包含金属层的内部部分(210b)，其中，第一密封环结构的外部部分(210a)和第一密封环结构的内部部分(210b)构成间隔设置的双层环结构；
形成在所述密封环区域上方并且邻近所述第一密封环结构的第二密封环结构，所述第二密封环结构围绕所述电路区域呈封闭环，且具有包含金属层的外部部分(220a)和包含金属层的内部部分(220b)，其中，第二密封环结构的外部部分(220a)和第二密封环结构的内部部分(220b)构成间隔设置的双层环结构，每个所述第一密封环结构和所述第二密封环结构都由围绕所述电路区域布置的金属层以及分布在介电层(216)中的通孔层(214)堆叠组成；和
形成在所述第一密封环结构和所述第二密封环结构上方的第一钝化层；
形成三角形内部密封环结构(230),所述三角形内部密封环结构(230)
位于第二密封环结构的内部部分(220b)和第一密封环结构的外部部分(210a)之间，并且所述第一密封环结构和所述第二密封环结构分别位于所述三角形内部密封环结构(230)的内侧和外侧，所述三角形内部密封环结构(230)与所述第一密封环结构的外部部分(210a)一起构成围绕所述第一密封环结构的内部部分(210b)的封闭环，其中，所述第一密封环结构具有与所述第二密封环结构的直角边和所述三角形内部密封环结构的斜边平行的线性部分；
其中，所述第二密封环结构临近划线，并且所述划线与所述第二密封环结构之间的区域完全被所述介电层填充。
9.根据权利要求8所述的方法，其中，每个所述第一密封环结构和所述第二密封环结构都形成为具有多个线形金属层。
10.根据权利要求8所述的方法，其中，所述第二密封环结构形成为与所述第一密封环结构同心。
11.根据权利要求8所述的方法，其中，所述第一密封环结构形成为邻近所述电路区域并且所述第二密封环结构形成为邻近所述划线。
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