DE102011080066B4 - Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung, umfassend: – ein Substrat mit einem Dichtringbereich (201) und einem Schaltkreisbereich; – eine erste Dichtringstruktur (210), die über dem Dichtringbereich (201) angeordnet ist; – eine zweite Dichtringstruktur (220), die über dem Dichtringbereich (201) benachbart zur ersten Dichtringstruktur (210) angeordnet ist; – eine dritte Dichtringstruktur (230) zwischen der ersten und zweiten Dichtringstruktur (210, 220), wobei die dritte Dichtringstruktur (230) eine dreieckige Form aufweist; und eine Passivierungsschicht (222), die über der ersten, zweiten und dritten Dichtringstruktur (210, 220, 230) angeordnet ist, wobei die zweite Dichtringstruktur (220) und die erste Dichtringstruktur (210) zueinander konzentrische Strukturen sind und wobei die erste Dichtringstruktur (210) benachbart zum Schaltkreisbereich ist und wobei die zweite Dichtringstruktur (220) benachbart zu einer Ritzlinie ist.

Description

  • Beim Design und Verpacken von integrierten Halbleiterschaltkreisen (integrated circuits, ICs) gibt es einige Problembereiche. Feuchtigkeit muss daran gehindert werden, in die Schaltkreise einzudringen, da: (1) Feuchtigkeit in Oxiden eingefangen werden und deren dielektrische Konstante erhöhen kann; (2) Feuchtigkeit eingefangene Ladungszentren in Gate-Oxiden erzeugen kann, wodurch Verschiebungen einer Schwellenspannung in komplementären Metall-Oxid-Halbleitertransistoren (complementary metal-oxide-semiconductor, CMOS) verursacht werden; (3) Feuchtigkeit Grenzflächenzustände an der Si-Gate-Oxid-Grenzfläche erzeugen kann, wodurch eine Verschlechterung der Transistorlebensdauer durch erhöhte Suszeptibilität für Heiß-Elektronen verursacht wird; (4) Feuchtigkeit Korrosion der Metallverbindung verursachen kann, wodurch die Betriebssicherheit des IC reduziert wird; und (5) Feuchtigkeit die mechanische Stärke des Oxids reduzieren kann, wenn sie im Si-Oxid eingefangen ist, und das Oxid anfälliger für Rissbildungen aufgrund von Zugspannung werden kann. Auch ionische Verunreinigungen können dem IC Schaden zufügen, da sie in Siliziumoxid schnell diffundieren können. Beispielsweise können ionische Verunreinigungen eine Instabilität der Schwellenspannung in CMOS-Transistoren verursachen und das Oberflächenpotenzial der Si-Oberfläche in der Nähe der ionischen Verunreinigungen verändern. Schneidverfahren, die benachbarte IC-Chips voneinander trennen, können dem IC ebenfalls möglichen Schaden zufügen.
  • In der Industrie wurde ein Dichtring verwendet, um den IC vor Verschlechterung aufgrund von Feuchtigkeit, ionischer Verunreinigung und Schneidverfahren zu schützen, aber eine Verbesserung war wünschenswert. Insbesondere kann ein Schneidverfahren unter Verwendung einer mechanischen Chipsäge ein Abplatzen von Schichten durch die Chipsägenschneidkräfte verursachen. Von hinten beleuchtete Vorrichtungen, die dielektrische Zwischenmetall- oder Zwischenschichtfilme mit niedrigen dielektrischen Konstanten (niedrig-k) aufweisen, sind besonders anfällig für Abplatzen beim Chipsägen. Dementsprechend sind verbesserte Verfahren für eine Herstellung von Halbleitervorrichtungen und verbesserte durch solche Verfahren hergestellte Vorrichtungen erwünscht.
  • US 2006/0055005 A1 beschreibt eine Halbleitervorrichtung, die einen ersten und einen zweiten Dichtring aufweist, zwischen denen eine Anzahl von Opfermustern angeordnet ist, die aus geraden Linien gebildet werden, die schräg zur ersten und zweiten Dichtringstruktur verlaufen. Ferner ist eine Passivierungsschicht über den Dichtringen und den Opfermustern ausgebildet. Alternativ kann eine Verbindungschicht zwischen den linienförmigen Opfermustern ausgebildet sein, um die einzelnen Linien miteinander zu verbinden.
  • US 2005/0151239 A1 zeigt eine integrierte Schaltungsvorrichtung, die eine Kantendichtung aufweist, das aus einer Hauptdichtung und einer Hilfsdichtung besteht, die um die Hauptdichtung herum verläuft.
  • US 2010/0078769 A1 zeigt eine Halbleitervorrichtung, die eine Ritzdichtung und eine zweite Ritzdichtung aufweist, die um die Ritzdichtung herum verläuft.
  • US 2005/0263855 A1 zeigt ein integriertes Spannungsabbaumuster für eine Halbleitervorrichtung, die einen Schaltkreisbereich, einen Dichtring, der um den Schaltkreisbereich herum ausgebildet ist und sich in einem Eckbereich der Halbleitervorrichtung verzweigt, sowie erste und zweite Spannungsabbaubereiche aufweist. Dabei verzweigt sich der Dichtring im Eckbereich so, dass er den dreieckigen, ersten Spannungsabbaubereich einschließt und der zweite Eckenspannungsabbaubereich innerhalb des Dichtrings angeordnet wird.
  • Kurze Beschreibung der Zeichnungen
  • Aufgabe der Erfindung ist es deshalb eine verbesserte Halbleitervorrichtung und ein verbessertes Verfahren zur Herstellung einer Halbleitervorrichtung anzugeben.
  • Die Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen sind den Unteransprüchen zu entnehmen.
  • 1 zeigt ein Ablaufdiagramm für ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Mehrfach-Dichtringstruktur zum Verhindern von Abplatzen beim Chipsägen.
  • 2 zeigt eine Draufsicht eines Integrierter-Schaltkreis-(IC)-Chips mit einer Dichtringstruktur gemäß verschiedenen Aspekten der vorliegenden Erfindung.
  • 3A zeigt eine Schnittansicht entlang Linie A-A' in 2 gemäß verschiedenen Aspekten der vorliegenden Erfindung.
  • 3B und 3C sind Draufsichten in Detailansicht von den Bereichen B und C in 2 und zeigen Ausführungsbeispiele von Dichtringstrukturen gemäß verschiedenen Aspekten der vorliegenden Erfindung.
  • 4 ist eine Schnittansicht eines Ausführungsbeispiels der Vorrichtung, die blockierte Effekte beim Chipsägen infolge der Wirkung der vorliegenden Erfindung zeigt.
  • 5 ist eine Schnittansicht einer bisherigen Dichtringstruktur, die Effekte beim Chipsägen auf die bisherige Halbleitervorrichtung zeigt.
  • Ausführliche Beschreibung
  • Mit Bezug auf die Figuren zeigt 1 ein Ablaufdiagramm eines Verfahrens 100 zum Herstellen einer Halbleitervorrichtung mit einer Mehrfach-Dichtringstruktur zum Verhindern oder Blockieren von Abplatzeffekten beim Chipsägen. 2 ist eine Draufsicht einer Halbleitervorrichtung, die einen Integrierter-Schaltkreis-(IC)-Chip und eine Dichtringstruktur um den IC-Chip gemäß verschiedenen Aspekten der vorliegenden Erfindung enthält. 3A ist eine Schnittansicht eines Ausführungsbeispiels der Mehrfach-Dichtringstruktur gemäß verschiedenen Aspekten der vorliegenden Erfindung und 3B und 3C sind Draufsichten in Detailansicht von Ausführungsbeispielen der Dichtringstruktur (ohne darüberliegende Passivierungsschicht und Träger-Wafer) gemäß verschiedenen Aspekten der vorliegenden Erfindung 4 ist eine Schnittansicht eines Ausführungsbeispiels der Dichtringstruktur von 3, die blockierte Effekte beim Chipsägen auf die Halbleitervorrichtung infolge der Wirkung der vorliegenden Erfindung zeigt. Dahingegen veranschaulicht 5 eine Schnittansicht einer bisherigen Dichtringstruktur, die Abplatzeffekte beim Chipsägen auf die Vorrichtung zeigt.
  • Es wird angemerkt, dass ähnliche Merkmale zur Vereinfachung und Klarheit ähnlich nummeriert sind. Es wird ferner angemerkt, dass die Halbleitervorrichtung 200 teilweise in einem CMOS-Prozessablauf hergestellt werden kann. Dementsprechend ist es offensichtlich, dass zusätzliche Prozesse vor, während und nach dem Verfahren 100 von 1 vorgesehen sein können, und dass einige andere Prozesse hierin nur kurz beschrieben werden können. Die Halbleitervorrichtung 200 kann so hergestellt sein, dass sie eine von hinten beleuchtete Vorrichtung (backside illuminated, BSI) mit einem Zwischenschicht-Dielektrikum (interlayer dielectric, ILD) enthält, beispielsweise einem Niedrig-k Zwischenmetall-Dielektrikum (inter-metal dielectric, IMD).
  • Mit Bezug auf 1 beginnt das Verfahren 100 nun mit Block 102, in dem ein Halbleitersubstrat mit einem Dichtringbereich und einem Schaltkreisbereich versehen wird. In einem anderen Verfahren wird der Dichtringbereich um den Schaltkreisbereich herum ausgebildet und der Dichtringbereich dient dazu, darauf eine Dichtringstruktur auszubilden, und der Schaltkreisbereich dient dazu, darin zumindest eine Transistorvorrichtung auszubilden. Das Verfahren 100 fährt fort mit Block 104, in dem ein integrierter Schaltkreis über dem Schaltkreisbereich ausgebildet wird, und mit Block 106, in dem eine erste Dichtringstruktur über dem Dichtringbereich ausgebildet wird. Das Verfahren 100 geht weiter mit Block 108, in dem über dem Dichtringbereich eine zweite Dichtringstruktur benachbart zur ersten Dichtringstruktur ausgebildet wird, und mit Block 110, in dem eine erste Passivierungsschicht über den ersten und zweiten Dichtringstrukturen ausgebildet wird. Andere Schichten, Leitungen, Durchkontaktierungen und Strukturen können ebenfalls vor, während oder nach den Schritten des Verfahrens 100 vorgesehen sein, wie beispielsweise zusätzliche Passivierungsschichten über und unter der durch das Verfahren 100 ausgebildeten Struktur, und ein Träger-Wafer, der auf die erste Passivierungsschicht gebondet ist.
  • Zweckmäßigerweise werden Abplatzeffekte beim Chipsägen abgeblockt, um einen inneren Bereich der Dichtringstrukturen nicht zu beeinflussen, da die mehreren Dichtringstrukturen im Dichtringbereich benachbart ausgebildet sind, und daher ist auch der innere integrierte Schaltkreis geschützt. Mit anderen Worten kann beispielsweise ein Doppeldichtring Abplatzeffekte davon abhalten, in den inneren Dichtring einzudringen, wie es im Folgenden weiter erläutert wird.
  • Mit Bezug auf 2 wird nun eine Draufsicht einer Vorrichtung 200 veranschaulicht, die gemäß verschiedenen Aspekten der vorliegenden Erfindung einen Integrierter-Schaltkreis-(IC)-Chip 202, eine Vielzahl von konzentrischen Dichtringstrukturen 210 und 220 um den IC-Chip 202 herum und einen Anordnungsisolationsbereich 204 dazwischen enthält. Eine Schnittansicht des Dichtringbereichs entlang Linie A-A' ist in 3A veranschaulicht und in 3B und 3C sind jeweils Draufsichten in Detailansicht von Bereichen B und C veranschaulicht, die Ausführungsbeispiele der Vielzahl von Dichtringstrukturen zeigen.
  • Mit Bezug auf 3A in Verbindung mit 2 wird nun eine Schnittansicht eines Ausführungsbeispiels einer Halbleitervorrichtung 200 in einem Herstellungsstadium gemäß dem Verfahren 100 von 1 veranschaulicht. Die Halbleitervorrichtung 200 kann ein Halbleitersubstrat 230, wie beispielsweise ein Siliziumsubstrat (z. B. ein P-dotiertes Substrat), mit einem Dichtringbereich 201 und einem Anordnungsisolationsbereich 204 enthalten, der den IC-Chip 202 in einem Schaltkreisbereich umgibt. In einer Ausführungsform ist der Dichtringbereich 201 um den Schaltkreisbereich herum ausgebildet und der Dichtringbereich dient dazu, darauf eine Mehrfach-Dichtringstruktur auszubilden, und der Schaltkreisbereich dient dazu, darin mindestens eine Transistorvorrichtung auszubilden. Alternativ kann das Substrat 230 Silizium-Germanium, Gallium-Arsen oder andere geeignete Halbleitermaterialien enthalten. Das Substrat 230 kann ferner dotierte Bereiche enthalten, wie beispielsweise eine P-Quelle, eine N-Quelle und/oder einen dotierten aktiven Bereich wie beispielsweise einen P+-dotierten aktiven Bereich. Gemäß einem Aspekt können die dotierten aktiven Bereiche innerhalb anderer Bereiche angeordnet sein. Das Substrat 230 kann ferner andere Merkmale enthalten, wie beispielweise eine verdeckte Schicht und/oder eine Epitaxie-Schicht. Des Weiteren kann das Substrat 230 ein Halbleiter auf einem Isolator sein, wie beispielsweise Silizium auf Isolator (silicon an insulator, SOI). In anderen Ausführungsbeispielen kann das Halbleitersubstrat 230 eine dotierte Epitaxie-Schicht, eine Gradient-Halbleiterschicht enthalten und/oder es kann ferner eine Halbleiterschicht enthalten, die eine andere Halbleiterschicht eines anderen Typs überlagert, wie beispielsweise eine Siliziumschicht auf einer Silizium-Germanium-Schicht. In anderen Beispielen kann ein Mischhalbleitersubstrat eine vielschichtige Siliziumstruktur enthalten oder ein Siliziumsubstrat kann eine vielschichtige Mischhalbleiterstruktur enthalten.
  • Die Vorrichtung 200 kann ferner Isolationsstrukturen enthalten, wie beispielsweise Flachgrabenisolationsmerkmale (shallow trench isolation, STI), oder LOCOS-Merkmale, die im Substrat 230 ausgebildet sind, um aktive Bereiche von anderen Bereichen des Substrats zu isolieren. Die aktiven Bereiche können beispielsweise als NMOS-Vorrichtung (z. B. nFET) oder als PMOS-Vorrichtung (z. B. pFET) gestaltet sein.
  • Außerdem kann die Vorrichtung 200 ein Attrappen-Gate und/oder das Substrat 230 überlagernde Gate-Strukturen (nicht gezeigt) enthalten, das bzw. die aus verschiedenen Materialschichten und durch verschiedene Ätz-/Strukturierungstechniken über verschiedenen Bereichen der Vorrichtung 200 ausgebildet sein kann bzw. können.
  • Die Vorrichtung enthält ferner Kontaktstäbe 218, um aktive Bereiche mit den anschließend ausgebildeten Dichtringstrukturen 210 und 220 elektrisch zu koppeln. Es wird darauf hingewiesen, dass andere Schichten im Dichtringbereich vorgesehen sein können, um verschiedene Merkmale über und/oder unter der Dichtringstruktur auszubilden, wie beispielsweise Passivierungsschichten, Nitrid-Schichten und Polyimid-Schichten, die durch CVD, Spin-On-Techniken und ähnlichem abgeschieden werden. Das Halbleitersubstrat 230 kann ferner darunter liegende Schichten, darüberliegende Schichten, Vorrichtungen, Anschlüsse und andere Merkmale enthalten, die während vorausgehender Prozessschritte ausgebildet wurden, oder die während anschließender Prozessschritte ausgebildet werden können.
  • Die Vorrichtung 200 enthält die Dichtringstrukturen 210 und 220, die über dem Substrat 230 im Dichtringbereich 201 angeordnet sind. Erfindungsgemäß sind die Dichtringstrukturen 210 und 220 konzentrisch zueinander und können in einem Ausführungsbeispiel gleichzeitig oder abwechselnd ausgebildet werden. Jede Dichtringstruktur 210 und 220 kann verschiedene gestapelte leitfähige Schichten 212 und Durchgangsschichten 214 enthalten, die durch dielektrische Schichten 216 hindurch angeordnet sind. Die Dichtringstruktur 210 enthält einen äußeren Bereich 210a und einen inneren Bereich 210b, und die Dichtringstruktur 220 enthält einen äußeren Bereich 220a und einen inneren Bereich 220b. Der äußere Bereich 220a ist benachbart zum Chiprand und zu einer Ritzlinie und der innere Bereich 210b ist benachbart zum Anordnungsisolationsbereich 204 und zum Schaltkreisbereich. Der äußere Bereich 220a enthält eine obere Metallschicht 212a, der innere Bereich 220b enthält eine obere Metallschicht 212b, der äußere Bereich 210a enthält eine obere Metallschicht 212c und der innere Bereich 210b enthält eine obere Metallschicht 212d.
  • Eine erste Passivierungsschicht oder vorderseitige Passivierungsschicht 222 wird über den Dichtringstrukturen 210 und 220 angeordnet. In einem Beispiel kann die erste Passivierungsschicht oder vorderseitige Passivierungsschicht 222 durch einen Prozess mit hohem Aspektverhältnis (high aspect ratio process, HARP), und/oder einen CVD-Prozess mit Plasma von hoher Dichte (high density plasma CVD-process, HDP CVD-Prozess) abgeschieden werden. Die erste Passivierungsschicht oder vorderseitige Passivierungsschicht 222 enthält beispielsweise ein Dielektrikum und ist ein Oxid.
  • In einigen Ausführungsbeispielen kann eine oder mehrere zweite vorderseitige Passivierungsschichten (nicht gezeigt) über der ersten Passivierungsschicht 222 angeordnet werden. Ein Träger-Wafer 220 kann dann an die erste Passivierungsschicht 222 gebondet werden.
  • In einem Ausführungsbeispiel kann das Substrat 230 eine darunter liegende zweite Passivierungsschicht oder eine erste rückseitige Passivierungsschicht als eine Grundschicht im Dichtringbereich enthalten. Beispielsweise kann die zweite Passivierungsschicht oder die erste rückseitige Passivierungsschicht durch Abscheiden eines Sauerstoff-Dotierstoffes oder durch Abscheiden einer Passivierungsschicht mittels eines Prozesses mit hohem Aspektverhältnis (HARP) und/oder einem CVD-Prozess mit Plasma von hoher Dichte (HDP CDV-Prozess) ausgebildet werden. In einem Beispiel enthält die zweite Passivierungsschicht oder die erste rückseitige Passivierungsschicht ein Dielektrikum (ILD oder IMD) und ist ein Oxid. Des Weiteren kann das Substrat 230 beispielsweise durch einen Ätzvorgang vor dem Ausbilden der zweiten Passivierungsschicht ausgedünnt werden.
  • Eine rückseitige Passivierungsschicht 232 kann über dem Substrat 230 angeordnet sein. Beispielsweise kann die rückseitige Passivierungsschicht 232 Siliziumoxid und/oder Siliziumnitrid enthalten. Die verschiedenen Passivierungsschichten können Strukturierungs- und Ätzschritten unterzogen werden, um die gewünschten Strukturprofile auszubilden.
  • Es ist offensichtlich, dass die Halbleitervorrichtung 200 einer weiteren Verarbeitung im Schaltkreisbereich unterzogen werden kann, um verschiedene Merkmale wie beispielsweise Kontakte/Durchkontaktierungen, Verbindungsmetallschichten, Zwischenschichtdielektrika, Passivierungsschichten, etc. zur Herstellung von Halbleiterschaltkreisen auszubilden, wie es in der einschlägigen Technik bekannt ist. Es ist ferner offensichtlich, dass in einigen Ausführungsbeispielen die Halbleitervorrichtung 200 nur ein vorderseitiges Metallpad oder ein rückseitiges Metallpad und nicht beide Metallpads enthalten kann.
  • Mit Bezug auf 3B und 3C werden nun Draufsichten der Bereiche B und C von 2 veranschaulicht, die Ausführungsbeispiele der Dichtringstrukturen und der Vorrichtung 200 ohne Trägerschicht 220 und vorderseitige Passivierungsschicht 222 zeigen. Die Draufsicht von Bereich B veranschaulicht einen Eckbereich der Mehrfach-Dichtringstruktur und die Draufsicht von Bereich C veranschaulicht einen linearen Seitenbereich der Mehrfach-Dichtringstruktur. Die Draufsichten zeigen die Metallschichten 212 der Dichtringstrukturen und sind daher Ansichten ohne die darüberliegende Passivierungsschicht und den Träger-Wafer.
  • In dem in 3B veranschaulichten Ausführungsbeispiel weist die äußere Dichtringstruktur 220 einen äußeren Bereich 220a, der eine Metallschicht 212a aufweist, und einen inneren Bereich 220b auf, der eine Metallschicht 212b aufweist. Die äußere Dichtringstruktur 220 weist linear geformte Bereiche auf und bildet einen rechten Winkel mit der Ecke des Chips. Die innere Dichtringstruktur 210 weist einen äußeren Bereich 210a, der eine Metallschicht 212c aufweist, und einen inneren Bereich 210b auf, der eine Metallschicht 212d aufweist. In der Ecke enthält die Mehrfach-Dichtringstruktur ferner eine dreieckige innere Dichtringstruktur 230 zwischen den Dichtringstrukturen 210 und 220. In einem Ausführungsbeispiel ist die innere Dichtringstruktur 230 wie ein gleichschenkliges Dreieck geformt, wobei die Schenkel des Dreiecks parallel zu den Schenkeln der äußeren Dichtringstruktur 220 verlaufen und die Hypotenuse des Dreiecks benachbart zur inneren Dichtringstruktur 210 ist. In anderen Ausführungsbeispielen können andere Dreiecksformen verwendet werden. Bis auf die dreieckige Form kann die innere Dichtringstruktur 230 andererseits im Wesentlichen ähnlich in der Struktur sein, einschließlich verschiedener gestapelter leitfähiger Schichten und Durchgangsschichten, die durch die dielektrischen Schichten hindurch angeordnet sind. Die innere Dichtringstruktur 210 weist ebenfalls einen inneren Bereich 210b auf, der eine Metallschicht 212d aufweist. Die innere Dichtringstruktur 210 weist linear geformte Bereiche auf, die parallel zu den linearen Schenkeln der äußeren Dichtringstruktur 220 und zur Hypotenuse der dreieckigen inneren Dichtringstruktur 230 angeordnet sind. Andere Metallschichtformen und Geometrien fallen innerhalb des Schutzbereichs der vorliegenden Erfindung. Dementsprechend zeigt das in 3B veranschaulichte Beispiel Dichtringstrukturen 210 und 220, die sich zumindest in geometrischer Hinsicht unterscheiden. In einem Beispiel kann die äußere Dichtringstruktur 220 als ein „A-artiger” Dichtring bezeichnet werden und die inneren Dichtringstrukturen 210 und 230 können als ein „B-artiger” Dichtring bezeichnet werden. Zweckmäßigerweise stellt eine solche Kombination von A-artigen und B-artigen Dichtringen einen erhöhten Schutz vor Schichtabplatzen an den Ecken des Chips bereit, der früher empfänglicher für Schichtabplatzen bei mechanischen Schneidprozessen war.
  • Im in 3C veranschaulichten Ausführungsbeispiel veranschaulicht der Bereich C eine lineare Seite des Chips und die Dichtringstrukturen 210 und 220 weisen Metallschichten auf, die in geometrischer Hinsicht im Wesentlichen ähnlich geformt sind. In diesem Ausführungsbeispiel sind beide Dichtringstrukturen 210 und 220 „A-artige” Dichtringe und weisen Metallschichten auf, die linear geformt sind.
  • Mit Bezug auf 4 und 5 zeigt 4 nun eine Schnittansicht eines Ausführungsbeispiels der Dichtringstruktur von 3A, die die unterdrückten Effekte beim Chipsägen auf die Halbleitervorrichtung 200 gemäß der Wirkung der vorliegenden Erfindung zeigt. Im Gegensatz dazu veranschaulicht 5 eine Schnittansicht einer bisherigen Dichtringstruktur, die Abplatzeffekte beim Chipsägen auf die Vorrichtung zeigt. Effekte beim Chipsägen, wie sie durch die gezackten Linien 240a und 240b veranschaulicht sind, werden durch die äußere Dichtringstruktur begrenzt (wie durch einen ovalen Bereich 260 gezeigt) und durch die mehreren inneren Dichtringstrukturen daran gehindert, zu den inneren Strukturen durchzudringen, wodurch die innere Dichtringstruktur 210 vor Abplatzeffekten beim Chipsägen geschützt wird (wie durch einen kastenförmigen Bereich 250 gezeigt) und die innere Schaltkreisvorrichtung vor Schichtabplatzen geschützt wird.
  • Im Gegensatz dazu veranschaulicht 5 Abplatzeffekte beim Chipsägen, die durch die gezackten Linien 340a und 340b gezeigt sind, die in Ermangelung von mehreren inneren Dichtringstrukturen zum inneren Bereich der Dichtringstruktur vordringen. Insbesondere veranschaulicht 5 Abplatzeffekte beim Chipsägen 340a und 340b, die entlang der Grenzflächen der Passivierungsschichten 222 und 230 gezeigt sind. Hingegen zeigt 4, dass Abplatzeffekte beim Chipsägen 240a und 240b durch die mehreren inneren Dichtringstrukturen blockiert werden. Weiterhin kann anstelle eines Lasers ein Diamantschneider verwendet werden, um entlang der Ritzlinien einer Vorrichtung mit Mehrfach-Dichtringstruktur gemäß verschiedenen Aspekten der vorliegenden Erfindung zu schneiden, wodurch die Herstellungskosten reduziert werden.

Claims (8)

  1. Halbleitervorrichtung, umfassend: – ein Substrat mit einem Dichtringbereich (201) und einem Schaltkreisbereich; – eine erste Dichtringstruktur (210), die über dem Dichtringbereich (201) angeordnet ist; – eine zweite Dichtringstruktur (220), die über dem Dichtringbereich (201) benachbart zur ersten Dichtringstruktur (210) angeordnet ist; – eine dritte Dichtringstruktur (230) zwischen der ersten und zweiten Dichtringstruktur (210, 220), wobei die dritte Dichtringstruktur (230) eine dreieckige Form aufweist; und eine Passivierungsschicht (222), die über der ersten, zweiten und dritten Dichtringstruktur (210, 220, 230) angeordnet ist, wobei die zweite Dichtringstruktur (220) und die erste Dichtringstruktur (210) zueinander konzentrische Strukturen sind und wobei die erste Dichtringstruktur (210) benachbart zum Schaltkreisbereich ist und wobei die zweite Dichtringstruktur (220) benachbart zu einer Ritzlinie ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste und zweite Dichtringstruktur (210, 220) jeweils einen Stapel von Metallschichten (212) enthalten, der um den Schaltkreisbereich herum angeordnet ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die Passivierungsschicht (222) Siliziumoxid enthält.
  4. Halbleitervorrichtung nach Anspruch 1, ferner umfassend: – eine weitere Passivierungsschicht (232), die unter der ersten und zweiten Dichtringstruktur (210, 220) angeordnet ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei: – die erste Dichtringstruktur (210) eine Vielzahl von geradlinig geformten Metallschichten (212) aufweist; – die zweite Dichtringstruktur (220) eine Vielzahl von geradlinig geformten Metallschichten (212) aufweist; und – die dritte Dichtringstruktur (230) eine Vielzahl von dreieckig geformten Metallschichten (212) aufweist.
  6. Halbleitervorrichtung nach Anspruch 5, wobei die Vielzahl von geradlinig geformten Metallschichten und die Vielzahl von dreieckig geformten Metallschichten der ersten, zweiten und dritten Dichtringstruktur (210, 220, 230) Stapel von Metallschichten (212) enthält, die um den Schaltkreisbereich herum angeordnet sind.
  7. Halbleitervorrichtung nach Anspruch 5, wobei Seiten der zweiten Dichtringstruktur (220) parallel zu Schenkeln der dritten Dichtringstruktur (230) verlaufen.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren die Schritte umfasst: – Bereitstellen eines Substrats mit einem Dichtringbereich (201) und einem Schaltkreisbereich; – Ausbilden einer ersten Dichtringstruktur (210) über dem Dichtringbereich (201); – Ausbilden einer zweiten Dichtringstruktur (220) über dem Dichtringbereich (201) benachbart zur ersten Dichtringstruktur (210); – Ausbilden einer dritten Dichtringstruktur (230) zwischen der ersten und zweiten Dichtringstruktur (230), wobei die dritte Dichtringstruktur (230) eine dreieckige Form aufweist; und – Ausbilden einer Passivierungsschicht (222), die über der ersten, zweiten und dritten Dichtringstruktur (210, 220, 230) angeordnet ist, wobei die zweite Dichtringstruktur (220) und die erste Dichtringstruktur (210) zueinander konzentrisch sind, wobei die erste Dichtringstruktur (210) benachbart zum Schaltkreisbereich und die zweite Dichtringstruktur (220) benachbart zu einer Ritzlinie ist.
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